JPH1050951A - Semiconductor device, and its manufacture - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にルテニウム金属及びルテニウム
酸化物をキャパシタ電極に用いるシリンダ構造の情報蓄
積電極に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a cylinder structure information storage electrode using ruthenium metal and ruthenium oxide for a capacitor electrode.
【0002】[0002]
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにDRAMがある。ここで、このD
RAMのメモリセルは、1個のトランスファトランジス
タと、1個のキャパシタとからなるものが構造的に簡単
であり、半導体記憶装置の高集積化に最も適するものと
して広く用いられている。2. Description of the Related Art Among semiconductor memory devices, there is a DRAM capable of arbitrarily inputting and outputting stored information. Where D
The memory cell of the RAM, which includes one transfer transistor and one capacitor, is structurally simple, and is widely used as the most suitable for high integration of a semiconductor memory device.
【0003】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い、3次元構造の
ものが開発され使用されてきている。このキャパシタの
3次元化は次のような理由による。半導体素子の微細化
及び高密度化に伴いキャパシタの占有面積の縮小化が必
須となっている。しかし、DRAMの安定動作及び信頼
性確保のためには、一定以上の容量値は必要とされる。
そこで、キャパシタの電極を平面構造から3次元構造に
変えて、縮小した占有面積の中でキャパシタ電極の表面
積を拡大することが必要となる。In such a memory cell capacitor,
With further increase in the degree of integration of semiconductor devices, those having a three-dimensional structure have been developed and used. The three-dimensional structure of the capacitor is based on the following reasons. 2. Description of the Related Art With miniaturization and higher density of semiconductor elements, it is essential to reduce the area occupied by capacitors. However, in order to ensure stable operation and reliability of the DRAM, a capacitance value equal to or more than a certain value is required.
Therefore, it is necessary to change the electrode of the capacitor from a planar structure to a three-dimensional structure, and to increase the surface area of the capacitor electrode within the reduced occupied area.
【0004】このDRAMのメモリセルの3次元構造の
キャパシタにはスタック構造のものとトレンチ構造のも
のとがある。これらの構造にはそれぞれ一長一短がある
が、スタック構造のものはアルファー線の入射あるいは
回路等からのノイズに対する耐性が高く、比較的に容量
値の小さい場合でも安定動作する。このために、半導体
素子の設計基準が0.12μm程度となる4ギガ(G)
ビットDRAMにおいても、スタック構造のキャパシタ
は有効であると考えられている。The three-dimensional structure of the DRAM memory cell includes a stack structure and a trench structure. Each of these structures has advantages and disadvantages, but the stacked structure has high resistance to the incidence of alpha rays or noise from circuits and the like, and operates stably even when the capacitance value is relatively small. For this reason, 4 giga (G), which is a design standard of the semiconductor element of about 0.12 μm.
It is considered that a stacked capacitor is also effective in a bit DRAM.
【0005】このスタック構造のキャパシタ(以下、ス
タック型のキャパシタと呼称する)として、特開平3−
232271号公報や特開平6−29463号公報に
は、キャパシタの情報蓄積電極をシリンダ構造に形成し
て表面積を増加させようとする提案がなされている。こ
のシリンダ構造のキャパシタ電極を形成する主要の工程
では、シリコン酸化膜(コアー絶縁膜)と情報蓄積電極
となる材料膜とを積層しこれらの膜をドライエッチング
した後、このキャパシタの情報蓄積電極の形状加工用に
用いたシリコン酸化膜(コアー絶縁膜)がフッ酸水溶液
の化学薬液を用いたエッチングで除去され形成される。Japanese Patent Laid-Open Publication No. Hei 3 (1994) discloses a stacked capacitor (hereinafter referred to as a stacked capacitor).
JP-A-232271 and JP-A-6-29463 propose that the information storage electrode of a capacitor is formed in a cylinder structure to increase the surface area. In the main process of forming the capacitor electrode having the cylinder structure, a silicon oxide film (core insulating film) and a material film serving as an information storage electrode are laminated, and these films are dry-etched. The silicon oxide film (core insulating film) used for the shape processing is removed and formed by etching using a chemical solution of a hydrofluoric acid aqueous solution.
【0006】そして、キャパシタ電極の下層の層間絶縁
膜がエッチングされないように、シリコン酸化膜(コア
ー絶縁膜)とエッチングの選択比がとれる材料で、層間
絶縁膜とキャパシタ電極特に情報蓄積電極との間に層間
絶縁膜エッチング防止層(ストッパ膜)を設ける必要が
ある。現在、このストッパ膜には、フッ酸水溶液による
エッチレートが、シリコン酸化膜の1/100程度であ
るシリコン窒化膜が広く用いられている。In order to prevent the interlayer insulating film below the capacitor electrode from being etched, a material having a selective ratio between the silicon oxide film (core insulating film) and the etching is used. It is necessary to provide an interlayer insulating film etching prevention layer (stopper film). At present, a silicon nitride film whose etch rate by a hydrofluoric acid aqueous solution is about 1/100 of a silicon oxide film is widely used for the stopper film.
【0007】以下、図面を参照して従来のキャパシタ電
極の形成方法について説明する。ここで、図12はシリ
ンダ構造の電極の工程要部の断面図である。Hereinafter, a conventional method for forming a capacitor electrode will be described with reference to the drawings. Here, FIG. 12 is a cross-sectional view of a main part of a process of an electrode having a cylinder structure.
【0008】図12(a)に模式的に示すように、シリ
コン基板31の表面に素子分離絶縁膜であるフィールド
酸化膜32を形成する。そして、メモリセルのトランス
ファトランジスタのゲート電極33、ソース・ドレイン
領域となる容量用拡散層34とビット線用拡散層35を
形成する。また、ワード線33’をフィールド酸化膜3
2上に形成する。次に、このゲート電極33およびワー
ド線33’を被覆する層間絶縁膜36をシリコン酸化膜
等で形成し、ビット線コンタクトプラグ37を上記のビ
ット線用拡散層35上に形成する。そして、このビット
線コンタクトプラグ37に電気接続するビット線38を
配設し、さらに、このビット線38を被覆する層間絶縁
膜36を堆積させる。As schematically shown in FIG. 12A, a field oxide film 32 as an element isolation insulating film is formed on a surface of a silicon substrate 31. Then, a gate electrode 33 of the transfer transistor of the memory cell, a capacity diffusion layer 34 to be a source / drain region, and a bit line diffusion layer 35 are formed. The word line 33 'is connected to the field oxide film 3
2 is formed. Next, an interlayer insulating film 36 covering the gate electrode 33 and the word line 33 'is formed of a silicon oxide film or the like, and a bit line contact plug 37 is formed on the bit line diffusion layer 35. Then, a bit line 38 electrically connected to the bit line contact plug 37 is provided, and an interlayer insulating film 36 covering the bit line 38 is deposited.
【0009】次に、層間絶縁膜36上に積層するストッ
パ絶縁膜39を形成する。ここで、このストッパ絶縁膜
39はシリコン窒化膜で構成される。Next, a stopper insulating film 39 to be laminated on the interlayer insulating film 36 is formed. Here, the stopper insulating film 39 is formed of a silicon nitride film.
【0010】次に、前述の容量用拡散層34上にコンタ
クト孔を開口し、キャパシタの情報蓄積電極となる下部
電極40と側部電極41および情報蓄積電極の形状加工
用のコアー絶縁膜42からなる、図12(a)に示すよ
うな構造体を形成する。ここで、下部電極40および側
部電極41はリンとの不純物を含むポリシリコンで形成
される。そして、コアー絶縁膜42はシリコン酸化膜で
形成される。Next, a contact hole is opened on the above-mentioned capacitance diffusion layer 34, and the lower electrode 40 and the side electrode 41 serving as the information storage electrode of the capacitor and the core insulating film 42 for processing the shape of the information storage electrode are formed. A structure as shown in FIG. 12A is formed. Here, the lower electrode 40 and the side electrode 41 are formed of polysilicon containing an impurity with phosphorus. The core insulating film 42 is formed of a silicon oxide film.
【0011】次に、フッ酸水溶液によってコアー絶縁膜
42を選択的にエッチング除去して、図12(b)に示
すように、キャパシタの情報蓄積電極を形成する。Next, the core insulating film 42 is selectively removed by etching with a hydrofluoric acid aqueous solution to form an information storage electrode of a capacitor as shown in FIG.
【0012】このようにして、シリコン基板31表面の
フイールド酸化膜32以外の活性領域に、トランスファ
トランジスタのゲート電極33およびソース・ドレイン
領域となる容量用拡散層34、ビット線用拡散層35、
さらに、容量用拡散層34に電気接続して情報蓄積電極
である下部電極40と側部電極41、ビット線用拡散層
35にビット線コンタクトプラグ37を介して電気接続
するビット線38が形成される。ここで、下部電極40
は、層間絶縁膜36とストッパ絶縁膜39に形成される
コンタクト孔に埋設され、ストッパ絶縁膜39表面を被
覆して形成される。In this manner, in the active region other than the field oxide film 32 on the surface of the silicon substrate 31, the gate electrode 33 of the transfer transistor and the diffusion layer 34 for the capacitance which becomes the source / drain region, the diffusion layer 35 for the bit line,
Further, a lower electrode 40 serving as an information storage electrode and a side electrode 41 electrically connected to the capacitor diffusion layer 34, and a bit line 38 electrically connected to the bit line diffusion layer 35 via a bit line contact plug 37 are formed. You. Here, the lower electrode 40
Is embedded in a contact hole formed in the interlayer insulating film 36 and the stopper insulating film 39, and is formed so as to cover the surface of the stopper insulating film 39.
【0013】[0013]
【発明が解決しようとする課題】この従来技術のよう
に、シリコン材料をシリンダ構造の情報蓄積電極に用い
キャパシタ電極の表面積を増やす方法は、Gビット級の
DRAMまたは電極幅が0.15μm以下のDRAMに
は対応できなくなる。As in this prior art, a method of increasing the surface area of a capacitor electrode by using a silicon material for an information storage electrode having a cylindrical structure is to use a G-bit DRAM or an electrode having an electrode width of 0.15 μm or less. It cannot support DRAM.
【0014】このような電極では、容量絶縁膜としてチ
タン酸ストロンチウム膜(以下、STO膜という)ある
いはチタン酸バリウムストロンチウム膜(以下、BST
膜という)等の高誘電率膜を使用してもその効果が小さ
くなる。これは、このようなシリコン材料では酸化処理
でシリコン酸化膜が形成され容量が低下するようになる
ためである。In such an electrode, a strontium titanate film (hereinafter referred to as STO film) or a barium strontium titanate film (hereinafter referred to as BST) is used as a capacitive insulating film.
Even if a high dielectric constant film (such as a film) is used, the effect is reduced. This is because in such a silicon material, a silicon oxide film is formed by the oxidation treatment, and the capacity is reduced.
【0015】なお、通常のDRAMで必要とされる25
fF以上の容量値を得るためには1μmを越える情報蓄
積電極の高さが必要となる。これは、DRAMを作製す
るプロセス技術を非常に困難にする。It is to be noted that 25 required in a normal DRAM is used.
To obtain a capacitance value of fF or more, a height of the information storage electrode exceeding 1 μm is required. This makes the process technology for fabricating DRAM very difficult.
【0016】また、従来の技術のように層間絶縁膜エッ
チング防止層(ストッパ膜)に、シリコン窒化膜を用い
た場合、シリコン窒化膜の応力が大きいために、層間絶
縁膜、シリコン窒化膜に割れ(クラック)がしばしば発
生し、半導体装置の製造工程において支障をきたす。さ
らに、シリコン窒化膜は、電気的なトラップ密度の高い
絶縁膜であるため、チャージアップを惹き起こし半導体
装置の動作にも悪影響を及ぼしてしまう。また、このシ
リコン窒化膜は水素ガスの透過を阻止力が高い。このた
め、半導体装置の動作の安定化に必須となる水素ガスに
よるアニールが不十分になる。そして、半導体装置の信
頼性および歩留りの低下につながる。Further, when a silicon nitride film is used as an interlayer insulating film etching prevention layer (stopper film) as in the prior art, the stress of the silicon nitride film is large, so that the silicon nitride film is broken into an interlayer insulating film and a silicon nitride film. (Cracks) often occur and hinder the manufacturing process of the semiconductor device. Furthermore, since the silicon nitride film is an insulating film having a high electric trap density, it causes charge-up and adversely affects the operation of the semiconductor device. Further, this silicon nitride film has a high blocking power for permeating hydrogen gas. Therefore, annealing with hydrogen gas, which is essential for stabilizing the operation of the semiconductor device, becomes insufficient. As a result, the reliability and yield of the semiconductor device are reduced.
【0017】このためにシリコン窒化膜を薄くする方法
も考えられるが、シリコン酸化膜との選択比が100倍
程度であるため、数10nm以上の膜厚が必要になって
しまい、前述した影響を低減する程の薄膜化は難しい。For this purpose, a method of reducing the thickness of the silicon nitride film can be considered. However, since the selectivity with respect to the silicon oxide film is about 100 times, a film thickness of several tens nm or more is required. It is difficult to make the film thin enough to reduce it.
【0018】本発明の目的は、ルテニウム金属あるいは
ルテニウム酸化物を用いたシリンダ構造の情報蓄積電極
を安定して形成できる半導体装置およびその製造方法を
提供することである。It is an object of the present invention to provide a semiconductor device capable of stably forming an information storage electrode having a cylinder structure using ruthenium metal or ruthenium oxide, and a method of manufacturing the same.
【0019】[0019]
【課題を解決するための手段】このために本発明の半導
体装置は、情報蓄積電極と対向電極と容量絶縁膜とで構
成されるシリンダ構造のキャパシタを有し、この記情報
蓄積電極あるいは対向電極はルテニウム金属またはルテ
ニウム酸化物で構成される。For this purpose, a semiconductor device according to the present invention has a cylinder-structured capacitor composed of an information storage electrode, a counter electrode, and a capacitor insulating film. Is composed of ruthenium metal or ruthenium oxide.
【0020】また、本発明の半導体装置の製造方法は、
半導体基板上に絶縁膜を介してルテニウム金属膜および
ルテニウム酸化膜のうち少なくとも一種類以上の膜を成
膜する工程と、前記ルテニウム金属膜またはルテニウム
酸化膜上にコアー絶縁膜を形成する工程と、再びルテニ
ウム金属膜およびルテニウム酸化膜のうち少なくとも一
種類以上の膜で前記コアー絶縁膜を被覆する工程と、前
記コアー絶縁膜を被覆した前記ルテニウム金属膜あるい
はルテニウム酸化膜をドライエッチングでエッチバック
しシリンダ構造の情報蓄積電極を形成する工程とを含
む。Further, a method of manufacturing a semiconductor device according to the present invention
Forming a film of at least one of a ruthenium metal film and a ruthenium oxide film via an insulating film on a semiconductor substrate, and forming a core insulating film on the ruthenium metal film or the ruthenium oxide film; A step of coating the core insulating film again with at least one of a ruthenium metal film and a ruthenium oxide film, and etching back the ruthenium metal film or the ruthenium oxide film coated with the core insulating film by dry etching to form a cylinder. Forming an information storage electrode having a structure.
【0021】ここで、前記コアー絶縁膜はレジスト膜で
構成される。Here, the core insulating film is formed of a resist film.
【0022】また、前記ドライエッチングによるエッチ
バック工程の終点検出に、ルテニウム原子からの発光ス
ペクトルが用いられる。Further, an emission spectrum from ruthenium atoms is used for detecting the end point of the etch-back step by the dry etching.
【0023】あるいは、他の本発明の半導体装置の製造
方法は、半導体基板上に絶縁膜を形成し前記絶縁膜上に
エッチング防止層であるストッパ金属膜を形成する工程
と、前記ストッパ金属膜上にルテニウム金属膜およびル
テニウム酸化膜のうち少なくとも一種類以上の膜を成膜
する工程と、前記ルテニウム金属膜またはルテニウム酸
化膜上にコアー絶縁膜を形成する工程と、再びルテニウ
ム金属膜およびルテニウム酸化膜のうち少なくとも一種
類以上の膜で前記コアー絶縁膜を被覆する工程と、前記
コアー絶縁膜を被覆した前記ルテニウム金属膜あるいは
ルテニウム酸化膜をドライエッチングでエッチバックし
シリンダ構造にする工程と、前記エッチバック後、前記
ストッパ金属膜でもって前記絶縁膜のエッチングを防止
しながら前記コアー絶縁膜をエッチング除去する工程
と、前記シリンダ構造となったルテニウム金属膜あるい
はルテニウム酸化膜をエッチングマスクにして前記スト
ッパ金属膜をドライエッチングする工程とを含む。Alternatively, in another method of manufacturing a semiconductor device according to the present invention, there is provided a method of forming an insulating film on a semiconductor substrate and forming a stopper metal film as an etching prevention layer on the insulating film; Forming a film of at least one of a ruthenium metal film and a ruthenium oxide film, forming a core insulating film on the ruthenium metal film or the ruthenium oxide film, and again forming a ruthenium metal film and a ruthenium oxide film Coating the core insulating film with at least one or more films of the following, etching back the ruthenium metal film or ruthenium oxide film coated with the core insulating film by dry etching to form a cylinder structure, and After the backing, the core is formed while the etching of the insulating film is prevented by the stopper metal film. A step of etching and removing the insulating film, said stopper metal film is ruthenium metal film or ruthenium oxide film became the cylinder structure as an etching mask and a step of dry etching.
【0024】ここで、前記ストッパ金属膜は窒化チタン
で構成される。Here, the stopper metal film is made of titanium nitride.
【0025】[0025]
【発明の実施の形態】次に、本発明の第1の実施の形態
を図1乃至図5に基づいて説明する。図1乃至図5はD
RAMメモリセルの製造工程要所における要部断面を模
式的に示した図である。なお、本発明のキャパシタの構
造はこの製造工程順の断面図の中で示される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, a first embodiment of the present invention will be described with reference to FIGS. 1 to 5 show D
FIG. 4 is a diagram schematically illustrating a cross section of a main part at a main point in a manufacturing process of a RAM memory cell. The structure of the capacitor of the present invention is shown in the sectional views in the order of the manufacturing steps.
【0026】図1に示すように、先ず、LOCOS(L
ocal Oxidation of Silico
n)等、通常の素子分離方法によりシリコン基板1上に
非活性領域であるフィールド酸化膜2を形成し、それら
により取り囲まれる素子活性領域を形成する。As shown in FIG. 1, first, LOCOS (L
ocal Oxidation of Silico
n) The field oxide film 2 which is a non-active region is formed on the silicon substrate 1 by a normal device isolation method such as n), and a device active region surrounded by them is formed.
【0027】次に、素子活性領域上にゲート酸化膜を介
したゲート電極3、容量用拡散層4、ビット線用拡散層
5等からなるMOSトランジスタを形成する。このMO
Sトランジスタがメモリセルのトランスファトランジス
タとなる。また、ワード線3’をフィールド酸化膜2上
に形成する。このワード線3’は、隣接メモリセルのト
ランスファトランジスタのゲート電極につながる。そし
て、このゲート電極3およびワード線3’を被覆するよ
うに層間絶縁膜6を形成する。ここで、層間絶縁膜6は
公知の化学気相成長(CVD)法によるシリコン酸化膜
である。Next, a MOS transistor including a gate electrode 3, a capacitor diffusion layer 4, a bit line diffusion layer 5, and the like via a gate oxide film is formed on the element active region. This MO
The S transistor becomes a transfer transistor of the memory cell. Further, a word line 3 ′ is formed on the field oxide film 2. This word line 3 'is connected to the gate electrode of the transfer transistor of the adjacent memory cell. Then, an interlayer insulating film 6 is formed so as to cover the gate electrode 3 and the word line 3 '. Here, the interlayer insulating film 6 is a silicon oxide film formed by a known chemical vapor deposition (CVD) method.
【0028】次に、上記MOSトランジスタのビット線
用拡散層5上にコンタクト孔を開口し、このコンタクト
孔にタングステン、窒化チタン、タングステンシリサイ
ド等の導電体材を埋設しビット線コンタクトプラグ7を
形成する。そして、タングステン等の導電体膜を堆積し
た後、既知の写真蝕刻工程によりパターニングして、ビ
ット線8を形成する。Next, a contact hole is opened on the bit line diffusion layer 5 of the MOS transistor, and a conductive material such as tungsten, titanium nitride or tungsten silicide is buried in the contact hole to form a bit line contact plug 7. I do. Then, after depositing a conductor film such as tungsten, the bit line 8 is formed by patterning by a known photolithography process.
【0029】次に、ビット線8を被覆する層間絶縁膜6
として再びシリコン酸化膜をCVD法により成膜し、化
学的機械研磨(CMP)法で平坦化する。そして、容量
用拡散層4上の層間絶縁膜を開口しコンタクト孔を形成
するとともにこのコンタクト孔にリン不純物を含むポリ
シリコンを充填する。このようにして、容量コンタクト
プラグ9を形成する。Next, the interlayer insulating film 6 covering the bit line 8
Then, a silicon oxide film is formed again by the CVD method and flattened by the chemical mechanical polishing (CMP) method. Then, an interlayer insulating film on the capacitance diffusion layer 4 is opened to form a contact hole, and the contact hole is filled with polysilicon containing a phosphorus impurity. Thus, the capacitor contact plug 9 is formed.
【0030】次に、直流マグネトロン放電を利用したス
パッタ法により、純度99.9%のルテニウム(Ru)
金属をターゲットにし、酸素とアルゴンガスの混合ガス
を用いて第1ルテニウム酸化膜10を成膜する。ここ
で、第1ルテニウム酸化膜10の膜厚は100nm程度
に設定される。なお、このスパッタでの圧力は数mTo
rr、成膜温度は室温である。Next, ruthenium (Ru) having a purity of 99.9% was formed by a sputtering method using a DC magnetron discharge.
The first ruthenium oxide film 10 is formed using a mixed gas of oxygen and argon gas with a metal as a target. Here, the thickness of the first ruthenium oxide film 10 is set to about 100 nm. The pressure in this sputtering is several mTo.
rr, the film formation temperature is room temperature.
【0031】次に、第1ルテニウム酸化膜10上にレジ
スト膜11を塗布する。ここで、このレジスト膜の膜厚
は600nm程度である。Next, a resist film 11 is applied on the first ruthenium oxide film 10. Here, the thickness of the resist film is about 600 nm.
【0032】次に、図2に示すように、例えば電子ビー
ム露光法によりレジスト膜11を露光しその後現像処理
を行って、第1ルテニウム酸化膜10上にコアーレジス
ト12を形成する。コアーレジスト12はその硬度を増
すためのベーク炉での焼きしめ処理を施される。でき上
がったコアーレジスト12の高さは550nm程度、縦
横の寸法は250nmである。Next, as shown in FIG. 2, the resist film 11 is exposed by, for example, an electron beam exposure method, and then is subjected to a development process, thereby forming a core resist 12 on the first ruthenium oxide film 10. The core resist 12 is subjected to a baking process in a baking furnace to increase its hardness. The height of the completed core resist 12 is about 550 nm, and the vertical and horizontal dimensions are 250 nm.
【0033】次に、図3に示すように第1ルテニウム酸
化膜10およびコアーレジスト12を被覆するように、
ルテニウム膜13をスパッタ法で堆積させる。このスパ
ッタでは酸素ガスは使用されずアルゴンガスのみ用いら
れる。なお、ルテニウム膜13の膜厚は20nmであ
る。引き続き、ルテニウム膜13上に第2ルテニウム酸
化膜14を積層して堆積させる。ここで、第2ルテニウ
ム酸化膜14の膜厚は100nmである。Next, as shown in FIG. 3, the first ruthenium oxide film 10 and the core resist 12 are covered.
A ruthenium film 13 is deposited by a sputtering method. In this sputtering, no oxygen gas is used and only argon gas is used. The ruthenium film 13 has a thickness of 20 nm. Subsequently, a second ruthenium oxide film 14 is stacked and deposited on the ruthenium film 13. Here, the thickness of the second ruthenium oxide film 14 is 100 nm.
【0034】次に、電子サイクロトロン共鳴によるプラ
ズマ放電(ECR)を利用したドライエッチング装置を
用いて、第2ルテニウム酸化膜14とルテニウム膜13
を異方性エッチングの条件で順次にエッチバックする。Next, the second ruthenium oxide film 14 and the ruthenium film 13 are formed by using a dry etching apparatus utilizing plasma discharge (ECR) by electron cyclotron resonance.
Are sequentially etched back under the conditions of anisotropic etching.
【0035】ここで、エッチバックに用いる反応ガス
は、塩素と酸素の混合ガスである。塩素ガスの添加率を
10〜30%に調整し、ガス総流量を240sccmと
した。そして、反応ガスの圧力は15mTorrに設定
される。また、このドライエッチングでのマイクロ波パ
ワーは300Wであり、シリコン基板1を支える基板電
極に印加する2MHzの高周波パワーは150Wであ
り、基板電極の温度は室温になるように設定される。Here, the reaction gas used for the etch back is a mixed gas of chlorine and oxygen. The chlorine gas addition rate was adjusted to 10 to 30%, and the total gas flow rate was set to 240 sccm. Then, the pressure of the reaction gas is set to 15 mTorr. The microwave power in this dry etching is 300 W, the 2 MHz high-frequency power applied to the substrate electrode supporting the silicon substrate 1 is 150 W, and the temperature of the substrate electrode is set to room temperature.
【0036】このときに得られるルテニウム酸化膜およ
びルテニウム膜のエッチング速度は、250nm/mi
n程度となった。そして、コアーレジスト12の上面部
にあるルテニウム膜13と第2ルテニウム酸化膜14が
完全にエッチバックされる時間は約30秒となった。The etching rate of the ruthenium oxide film and the ruthenium film obtained at this time is 250 nm / mi.
about n. The time required for completely etching back the ruthenium film 13 and the second ruthenium oxide film 14 on the upper surface of the core resist 12 was about 30 seconds.
【0037】引き続き、上記と同一のエッチバック条件
で第1ルテニウム酸化膜10の異方性エッチングを行
う。ここで、約30秒で第1ルテニウム酸化膜10はエ
ッチング除去され、コアーレジスト12の膜厚も約半分
に減少する。Subsequently, anisotropic etching of the first ruthenium oxide film 10 is performed under the same etch-back conditions as described above. Here, the first ruthenium oxide film 10 is removed by etching in about 30 seconds, and the thickness of the core resist 12 is reduced to about half.
【0038】ここで、ルテニウム酸化膜あるいはルテニ
ウム膜のエッチングの終点検出の方法について説明す
る。図6はエッチング終点検出に用いるルテニウム原子
の発光スペクトル強度の時間変化を示したものである。
波長として、381nm、409nm、420nmのい
ずれを選択してもよい。例えば、上記エッチバック開始
と同時に発光スペクトル強度が増加する。エッチバック
が第2ルテニウム酸化膜14からルテニウム膜13へ移
行するとき、特に顕著なスペクトル強度の変化は見られ
ない。しかし、コアーレジスト12の上面部から完全に
除去されると、発光強度は約10%減少した。さらに、
第1ルテニウム酸化膜10が完全にドライエッチングさ
れる時間に、急激に発光強度が減衰する。この時点がエ
ッチバック終点時となる。このように、ルテニウム原子
からの発光スペクトルは終点検出として有用であること
がわかる。Here, a method of detecting the end point of the etching of the ruthenium oxide film or the ruthenium film will be described. FIG. 6 shows a temporal change in the emission spectrum intensity of ruthenium atoms used for detecting the etching end point.
Any of 381 nm, 409 nm, and 420 nm may be selected as the wavelength. For example, the emission spectrum intensity increases simultaneously with the start of the etchback. When the etch-back shifts from the second ruthenium oxide film 14 to the ruthenium film 13, no particularly remarkable change in spectral intensity is observed. However, when completely removed from the upper surface of the core resist 12, the emission intensity was reduced by about 10%. further,
During the time when the first ruthenium oxide film 10 is completely dry-etched, the light emission intensity is rapidly attenuated. This point is the end point of the etch back. Thus, it can be seen that the emission spectrum from the ruthenium atom is useful as endpoint detection.
【0039】次に、同一のエッチング装置内で、酸素ガ
スのみのエッチング条件に切り換えコアーレジスト12
を除去する。この時のコアーレジスト12のエッチング
速度は800nm/minであるが、ルテニウム膜やル
テニウム酸化のエッチング速度は5nm/minであ
る。この結果、図4に示すように、層間絶縁膜6上に高
さ約500nmのシリンダ構造の情報蓄積電極が形成さ
れる。ここで、情報蓄積電極は下部電極15と側部電極
17aとで構成される。そして、下部電極15は、第1
ルテニウム酸化膜10のエッチングでパターニングされ
るものであり、側部電極17aは上記エッチバック後に
コアーレジスト12の側壁に形成される側壁ルテニウム
膜16と側壁ルテニウム酸化膜17とで構成される。Next, in the same etching apparatus, the etching condition is changed to the etching condition using only oxygen gas, and the core resist 12 is etched.
Is removed. At this time, the etching rate of the core resist 12 is 800 nm / min, but the etching rate of the ruthenium film or ruthenium oxidation is 5 nm / min. As a result, as shown in FIG. 4, an information storage electrode having a cylinder structure with a height of about 500 nm is formed on the interlayer insulating film 6. Here, the information storage electrode includes the lower electrode 15 and the side electrode 17a. Then, the lower electrode 15 is
The side electrode 17a is formed by etching the ruthenium oxide film 10 and includes a side wall ruthenium film 16 and a side wall ruthenium oxide film 17 formed on the side wall of the core resist 12 after the above-described etch back.
【0040】次に、図5に示すように下部電極15およ
び側部電極17aの表面を被覆するように容量絶縁膜1
8を形成する。ここで、この容量絶縁膜18はプラズマ
CVD法で堆積される膜厚50nmのBST膜である。
このBST膜の比誘電率は500程度である。続いて、
上部電極19として膜厚200nmのルテニウム酸化膜
を成膜する。Next, as shown in FIG. 5, the capacitance insulating film 1 is formed so as to cover the surfaces of the lower electrode 15 and the side electrode 17a.
8 is formed. Here, the capacitance insulating film 18 is a 50 nm-thick BST film deposited by a plasma CVD method.
The relative dielectric constant of this BST film is about 500. continue,
A 200 nm-thick ruthenium oxide film is formed as the upper electrode 19.
【0041】このようにして、シリコン基板1表面のフ
イールド酸化膜2以外の活性領域に、メモリセルを構成
するトランスファトランジスタのゲート電極3およびソ
ース・ドレイン領域となる容量用拡散層4、ビット線用
拡散層5、さらに、容量用拡散層4に容量コンタクトプ
ラグ9を介した電気接続し情報蓄積電極となる下部電極
15と側部電極17a、ビット線用拡散層5にビット線
コンタクトプラグ7を介して電気接続するビット線8が
形成される。そして、情報蓄積電極の対向電極である上
部電極19と容量絶縁膜18と共にシリンダ構造のスタ
ック型のキャパシタを構成する。As described above, in the active region other than the field oxide film 2 on the surface of the silicon substrate 1, the gate electrode 3 of the transfer transistor constituting the memory cell, the capacity diffusion layer 4 serving as the source / drain region, and the bit line The lower electrode 15 and the side electrode 17a, which are electrically connected to the diffusion layer 5 and the capacitance diffusion layer 4 via the capacitance contact plug 9 via the capacitance contact plug 9, and the bit line diffusion layer 5 via the bit line contact plug 7 as the information storage electrode. A bit line 8 for electrical connection is formed. Then, a stack-type capacitor having a cylinder structure is formed together with the upper electrode 19 which is an opposite electrode of the information storage electrode and the capacitance insulating film 18.
【0042】以上の実施の形態ではコアー絶縁膜として
パターニングしたレジスト膜が使用されているが、その
他のパターニングした有機膜が用いられてもよい。例え
ば、ポリイミド膜でもよい。この場合に、感光性の膜で
フォトリソグラフィ工程でパターニングされる材料であ
れば工程が短縮され効率的である。In the above embodiment, a patterned resist film is used as the core insulating film, but other patterned organic films may be used. For example, a polyimide film may be used. In this case, if the material is a photosensitive film that is patterned in a photolithography process, the process is shortened and the process is efficient.
【0043】このようなキャパシタの情報蓄積電極で
は、容量絶縁膜としてSTO膜あるいはBST膜等の高
誘電率膜さらには強誘電体膜が使用できるようになるた
め、4GビットDRAMの実現が容易になる。In such an information storage electrode of a capacitor, a high-dielectric-constant film such as an STO film or a BST film or a ferroelectric film can be used as a capacitive insulating film, so that a 4-Gbit DRAM can be easily realized. Become.
【0044】また、この実施の形態ではストッパ膜は不
要になるため、情報蓄積電極の形成工程が大幅に短縮す
る。そして、従来の技術のようにストッパ膜としてシリ
コン窒化膜を用いないために信頼性の高い半導体装置が
形成できる。In this embodiment, since a stopper film is not required, the step of forming an information storage electrode is greatly reduced. Since a silicon nitride film is not used as a stopper film as in the prior art, a highly reliable semiconductor device can be formed.
【0045】次に、本発明の第2の実施の形態を図7乃
至図11に基づいて説明する。図7乃至図11はDRA
Mメモリセルの製造工程要所における要部断面を模式的
に示した図である。Next, a second embodiment of the present invention will be described with reference to FIGS. 7 to 11 show DRA.
FIG. 4 is a diagram schematically illustrating a cross section of a main part at a key point in a manufacturing process of the M memory cell.
【0046】第2の実施の形態の工程では、図7に示す
層間絶縁膜6および容量コンタクトプラグ9の形成工程
までは、第1の実施の形態と同一であるので省略する。In the steps of the second embodiment, the steps up to the step of forming the interlayer insulating film 6 and the capacitor contact plug 9 shown in FIG.
【0047】層間絶縁膜6上にストッパ金属膜20を形
成する。このストッパ金属膜20はスパッタ法で形成さ
れる膜厚100nmの窒化チタン膜である。The stopper metal film 20 is formed on the interlayer insulating film 6. The stopper metal film 20 is a 100 nm-thick titanium nitride film formed by a sputtering method.
【0048】次に、第1の実施の形態で説明したよう
に、ストッパ金属膜20上に第1ルテニウム酸化膜10
を成膜する。ここで、第1ルテニウム酸化膜10の膜厚
は50nm程度に設定される。そして、第1ルテニウム
酸化膜10上にシリコン酸化膜21を形成する。ここ
で、このシリコン酸化膜の膜厚は500nmである。Next, as described in the first embodiment, the first ruthenium oxide film 10 is formed on the stopper metal film 20.
Is formed. Here, the thickness of the first ruthenium oxide film 10 is set to about 50 nm. Then, a silicon oxide film 21 is formed on the first ruthenium oxide film 10. Here, the thickness of the silicon oxide film is 500 nm.
【0049】次に、フォトリソグラフィ技術とドライエ
ッチング技術を用いてシリコン酸化膜21と第1ルテニ
ウム酸化膜10を加工し、図8に示すような下部電極1
5とコアー絶縁膜22を形成する。Next, the silicon oxide film 21 and the first ruthenium oxide film 10 are processed by using the photolithography technique and the dry etching technique, and the lower electrode 1 as shown in FIG.
5 and a core insulating film 22 are formed.
【0050】次に、図9に示すようにストッパ金属膜2
0、下部電極15およびコアー絶縁膜22を被覆するよ
うに、第2ルテニウム酸化膜14を積層して堆積させ
る。ここで、第2ルテニウム酸化膜14の膜厚は150
nmである。Next, as shown in FIG.
0, the second ruthenium oxide film 14 is stacked and deposited so as to cover the lower electrode 15 and the core insulating film 22. Here, the thickness of the second ruthenium oxide film 14 is 150
nm.
【0051】次に、ECRを利用したドライエッチング
装置を用いて、第2ルテニウム酸化膜14を異方性エッ
チングの条件でエッチバックする。ここで、エッチバッ
クに用いる反応ガスは、第1の実施の形態で説明したよ
うに塩素と酸素の混合ガスである。そして、塩素ガスの
添加率を10%程度に調整し、その他のエッチング条件
は第1の実施の形態と同一に設定される。なお、エッチ
バックの終点検出は第1の実施の形態で説明したように
ルテニウム原子からの発光で行われる。Next, the second ruthenium oxide film 14 is etched back under the conditions of anisotropic etching using a dry etching apparatus utilizing ECR. Here, the reaction gas used for the etch back is a mixed gas of chlorine and oxygen as described in the first embodiment. Then, the chlorine gas addition rate is adjusted to about 10%, and the other etching conditions are set to be the same as those in the first embodiment. The end point of the etch-back is detected by light emission from ruthenium atoms as described in the first embodiment.
【0052】次に、このエッチバックで露出したコアー
絶縁膜22をフッ酸水溶液でエッチング除去する。この
コアー絶縁膜22のエッチング除去の工程で、ストッパ
金属膜20は層間絶縁膜6のエッチングを保護する。Next, the core insulating film 22 exposed by the etch back is removed by etching with a hydrofluoric acid aqueous solution. In the step of removing the core insulating film 22 by etching, the stopper metal film 20 protects the etching of the interlayer insulating film 6.
【0053】このようにして、図10に示すように、ス
トッパ金属膜20上にルテニウム酸化膜で構成される下
部電極15と側部電極17bとが形成される。In this manner, as shown in FIG. 10, the lower electrode 15 and the side electrode 17b composed of a ruthenium oxide film are formed on the stopper metal film 20.
【0054】引き続き、図11に示すように、下部電極
15と側部電極17bとをエッチングマスクにしてスト
ッパ金属膜20を選択的にドライエッチングし、窒化チ
タンで形成される下部電極23を形成する。ここで、窒
化チタンのドライエッチングは上記のドライエッチング
装置で行われる。そして、エッチングの反応ガスとして
は、3塩化硼素(BCl3 )と塩素の混合ガスが使用さ
れる。Subsequently, as shown in FIG. 11, the stopper metal film 20 is selectively dry-etched using the lower electrode 15 and the side electrode 17b as an etching mask to form a lower electrode 23 made of titanium nitride. . Here, the dry etching of titanium nitride is performed by the above-described dry etching apparatus. A mixed gas of boron trichloride (BCl 3 ) and chlorine is used as a reaction gas for etching.
【0055】このようにして、キャパシタの情報蓄積電
極を形成した後、図5で説明したように下部電極15お
よび側部電極17bの表面を被覆するように容量絶縁膜
18を形成し、続いて、上部電極19として膜厚200
nmのルテニウム酸化膜を成膜する。なお、ここで、容
量絶縁膜18はSTOあるいはBST等の高誘電率膜で
ある。After forming the information storage electrode of the capacitor in this way, as described with reference to FIG. 5, the capacitance insulating film 18 is formed so as to cover the surfaces of the lower electrode 15 and the side electrode 17b. And a film thickness of 200 as the upper electrode 19.
A ruthenium oxide film having a thickness of nm is formed. Here, the capacitance insulating film 18 is a high dielectric constant film such as STO or BST.
【0056】この実施の形態では、ストッパ金属膜とし
て窒化チタンを使用する場合について説明したが、この
他チタン等の高融点金属を用いてもよい。また、コアー
絶縁膜として、BPSG膜(ボロンガラスとリンガラス
を含有するシリコン酸化膜)を用いてもよい。また、下
部電極、側部電極あるいは上部電極をルテニウム酸化膜
の代わりにルテニウム膜で形成してもよい。In this embodiment, the case where titanium nitride is used as the stopper metal film has been described. Alternatively, a high melting point metal such as titanium may be used. Further, a BPSG film (a silicon oxide film containing boron glass and phosphorus glass) may be used as the core insulating film. Further, the lower electrode, the side electrode or the upper electrode may be formed of a ruthenium film instead of the ruthenium oxide film.
【0057】[0057]
【発明の効果】本発明によれば、キャパシタの情報蓄積
電極表面積を大きくすることができると共に、容量絶縁
膜として高誘電率材料を使用することができるようにな
るため、DRAMメモリセルの更なる縮小化が容易にな
る。According to the present invention, the surface area of the information storage electrode of the capacitor can be increased, and a high dielectric constant material can be used as the capacitor insulating film. It is easy to reduce the size.
【0058】また、ルテニウム膜あるいはルテニウム酸
化膜を情報蓄積電極に用いることで、シリンダ構造の電
極形成が容易になる。そして、高い再現性と安定性でも
って半導体装置を製造することが可能になる。これは、
このような金属膜のエッチバック工程の制御性が高いか
らである。特に、ルテニウム原子から出る発光スペクト
ルの感度が高く、エッチバックの終点検出に効果的にな
るからである。The use of a ruthenium film or a ruthenium oxide film for the information storage electrode facilitates the formation of a cylinder-structured electrode. Then, a semiconductor device can be manufactured with high reproducibility and stability. this is,
This is because the controllability of such an etch-back process of the metal film is high. In particular, the sensitivity of the emission spectrum emitted from the ruthenium atom is high, which is effective for detecting the end point of the etch back.
【0059】このようにして、本発明はDRAMの超高
集積化および高密度化をさらに促進するようになる。Thus, the present invention further promotes ultra-high integration and high density of DRAM.
【0060】また、本発明の半導体装置の製造方法によ
れば、立体構造の蓄積電極を形成する際、層間絶縁膜エ
ッチング防止層として従来用いられていたシリコン窒化
膜を用いる必要がなくなり、シリコン窒化膜の使用に伴
うクラックの発生や、素子分離特性の劣化を防でき、信
頼性や、歩留りが向上するという効果がある。Further, according to the method of manufacturing a semiconductor device of the present invention, when forming a storage electrode having a three-dimensional structure, it is not necessary to use a silicon nitride film which has been conventionally used as an interlayer insulating film etching preventing layer. It is possible to prevent the occurrence of cracks and the deterioration of element isolation characteristics due to the use of the film, and to improve the reliability and yield.
【図1】本発明の第1の実施の形態を説明するための断
面図である。FIG. 1 is a cross-sectional view for explaining a first embodiment of the present invention.
【図2】本発明の第1の実施の形態を説明するための断
面図である。FIG. 2 is a sectional view for explaining the first embodiment of the present invention.
【図3】本発明の第1の実施の形態を説明するための断
面図である。FIG. 3 is a cross-sectional view for explaining the first embodiment of the present invention.
【図4】本発明の第1の実施の形態を説明するための断
面図である。FIG. 4 is a cross-sectional view for explaining the first embodiment of the present invention.
【図5】本発明の第1の実施の形態を説明するための断
面図である。FIG. 5 is a cross-sectional view for explaining the first embodiment of the present invention.
【図6】上記実施の形態でのエッチバック終点検出を説
明するためのグラフである。FIG. 6 is a graph for explaining an etch-back end point detection in the embodiment.
【図7】本発明の第2の実施の形態を説明するための断
面図である。FIG. 7 is a cross-sectional view for explaining a second embodiment of the present invention.
【図8】本発明の第2の実施の形態を説明するための断
面図である。FIG. 8 is a cross-sectional view for explaining a second embodiment of the present invention.
【図9】本発明の第2の実施の形態を説明するための断
面図である。FIG. 9 is a cross-sectional view illustrating a second embodiment of the present invention.
【図10】本発明の第2の実施の形態を説明するための
断面図である。FIG. 10 is a sectional view for explaining a second embodiment of the present invention.
【図11】本発明の第2の実施の形態を説明するための
断面図である。FIG. 11 is a cross-sectional view illustrating a second embodiment of the present invention.
【図12】従来の技術を説明するための断面図である。FIG. 12 is a cross-sectional view for explaining a conventional technique.
1,31 シリコン基板 2,32 フィールド酸化膜 3,33 ゲート電極 3’,33’ ワード線 4,34 容量用拡散層 5,35 ビット線用拡散層 6,36 層間絶縁膜 7,37 ビット線コンタクトプラグ 8、38 ビット線 9 容量コンタクトプラグ 10 第1ルテニウム酸化膜 11 レジスト膜 12 コアーレジスト 13 ルテニウム膜 14 第2ルテニウム酸化膜 15,23,40 下部電極 16 側壁ルテニウム膜 17 側壁ルテニウム酸化膜 17a,17b,41 側部電極 18 容量絶縁膜 19 上部電極 20 ストッパ金属膜 21 シリコン酸化膜 22,42 コアー絶縁膜 39 ストッパ絶縁膜 1,31 silicon substrate 2,32 field oxide film 3,33 gate electrode 3 ', 33' word line 4,34 capacitance diffusion layer 5,35 bit line diffusion layer 6,36 interlayer insulating film 7,37 bit line contact Plug 8, 38 Bit line 9 Capacitance contact plug 10 First ruthenium oxide film 11 Resist film 12 Core resist 13 Ruthenium film 14 Second ruthenium oxide film 15, 23, 40 Lower electrode 16 Side wall ruthenium film 17 Side wall ruthenium oxide film 17a, 17b 41, 41 side electrode 18 capacitive insulating film 19 upper electrode 20 stopper metal film 21 silicon oxide film 22, 42 core insulating film 39 stopper insulating film
Claims (6)
で構成されるシリンダ構造のキャパシタを有し、前記情
報蓄積電極あるいは対向電極がルテニウム金属またはル
テニウム酸化物で構成されていることを特徴とする半導
体装置。1. A capacitor having a cylinder structure comprising an information storage electrode, a counter electrode, and a capacitor insulating film, wherein the information storage electrode or the counter electrode is formed of ruthenium metal or ruthenium oxide. Semiconductor device.
ム金属膜およびルテニウム酸化膜のうち少なくとも一種
類以上の膜を成膜する工程と、前記ルテニウム金属膜ま
たはルテニウム酸化膜上にコアー絶縁膜を形成する工程
と、再びルテニウム金属膜およびルテニウム酸化膜のう
ち少なくとも一種類以上の膜で前記コアー絶縁膜を被覆
する工程と、前記コアー絶縁膜を被覆した前記ルテニウ
ム金属膜あるいはルテニウム酸化膜をドライエッチング
でエッチバックしシリンダ構造の情報蓄積電極を形成す
る工程と、を含むことを特徴とする半導体装置の製造方
法。A step of forming at least one of a ruthenium metal film and a ruthenium oxide film on a semiconductor substrate via an insulating film; and forming a core insulating film on the ruthenium metal film or the ruthenium oxide film. Forming, again covering the core insulating film with at least one or more of a ruthenium metal film and a ruthenium oxide film, and dry etching the ruthenium metal film or ruthenium oxide film covering the core insulating film. Forming an information storage electrode having a cylinder structure by etching back with a semiconductor device.
れることを特徴とする請求項2記載の半導体装置の製造
方法。3. The method according to claim 2, wherein said core insulating film is formed of a resist film.
ク工程の終点検出に、ルテニウム原子からの発光スペク
トルを用いることを特徴とする請求項2または請求項3
記載の半導体装置の製造方法。4. The method according to claim 2, wherein an emission spectrum from ruthenium atoms is used for detecting an end point of the etch-back process by the dry etching.
The manufacturing method of the semiconductor device described in the above.
膜上にエッチング防止層であるストッパ金属膜を形成す
る工程と、前記ストッパ金属膜上にルテニウム金属膜お
よびルテニウム酸化膜のうち少なくとも一種類以上の膜
を成膜する工程と、前記ルテニウム金属膜またはルテニ
ウム酸化膜上にコアー絶縁膜を形成する工程と、再びル
テニウム金属膜およびルテニウム酸化膜のうち少なくと
も一種類以上の膜で前記コアー絶縁膜を被覆する工程
と、前記コアー絶縁膜を被覆した前記ルテニウム金属膜
あるいはルテニウム酸化膜をドライエッチングでエッチ
バックしシリンダ構造にする工程と、前記エッチバック
後、前記ストッパ金属膜でもって前記絶縁膜のエッチン
グを防止しながら前記コアー絶縁膜をエッチング除去す
る工程と、前記シリンダ構造となったルテニウム金属膜
あるいはルテニウム酸化膜をエッチングマスクにして前
記ストッパ金属膜をドライエッチングする工程と、を含
むことを特徴とする半導体装置の製造方法。5. A step of forming an insulating film on a semiconductor substrate and forming a stopper metal film as an etching prevention layer on the insulating film, and forming at least one of a ruthenium metal film and a ruthenium oxide film on the stopper metal film. Forming a core insulating film on the ruthenium metal film or the ruthenium oxide film; and again forming the core insulating film with at least one or more of the ruthenium metal film and the ruthenium oxide film. A step of coating a film; a step of etching back the ruthenium metal film or the ruthenium oxide film coated with the core insulating film to form a cylinder structure by dry etching; and, after the etch back, the insulating film with the stopper metal film. Etching the core insulating film while preventing etching of the core; Dry etching the stopper metal film using the ruthenium metal film or ruthenium oxide film having the dam structure as an etching mask.
されることを特徴とする請求項5記載の半導体装置の製
造方法。6. The method according to claim 5, wherein said stopper metal film is made of titanium nitride.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8200638A JPH1050951A (en) | 1996-07-30 | 1996-07-30 | Semiconductor device, and its manufacture |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP8200638A JPH1050951A (en) | 1996-07-30 | 1996-07-30 | Semiconductor device, and its manufacture |
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Publication Number | Publication Date |
---|---|
JPH1050951A true JPH1050951A (en) | 1998-02-20 |
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ID=16427726
Family Applications (1)
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JP8200638A Pending JPH1050951A (en) | 1996-07-30 | 1996-07-30 | Semiconductor device, and its manufacture |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1050951A (en) |
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-
1996
- 1996-07-30 JP JP8200638A patent/JPH1050951A/en active Pending
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