KR100370169B1 - Method for manufacturing capacitor of semiconductor - Google Patents
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Abstract
본 발명은 하부 전극 물질과 폴리 실리콘과의 반응을 통해 생성되는 실리사이드를 산화하여 캐패시터의 셀간 스토리지 노드를 분리시키는 반도체 소자의 캐패시터 제조 방법을 제공하기 위한 것으로써, 셀 트랜지스터를 포함하는 반도체 기판의 전면에 제 1 산화막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 플러그층과 베리어층을 차례로 적층하여 매립하는 단계와, 전면에 제 2 산화막과 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층을 선택적으로 식각하여 이를 마스크층으로 제 2 산화막을 식각하여 트랜치를 형성하는 단계와, 상기 트랜치의 전면에 하부 전극 형성용 물질층을 형성하는 동시에 상기 폴리 실리콘층과 반응되도록 하여 실리사이드층을 형성하는 단계와, 상기 실리사이드층을 산화시켜 하부 전극들간의 격리가 이루어지도록 하는 단계와, 전면에 고유전층과 상부전극 형성용 물질을 차례로 증착하는 단계를 포함하여 이루어지는 것을 특징으로 한다.The present invention provides a method of manufacturing a capacitor of a semiconductor device that oxidizes a silicide generated through a reaction between a lower electrode material and polysilicon to separate an inter-cell storage node of a capacitor, the front surface of a semiconductor substrate including a cell transistor. Forming a contact hole by forming a first oxide film in the contact hole and selectively etching, forming a contact layer by sequentially stacking a plug layer and a barrier layer in the contact hole, and forming a second oxide film and a polysilicon layer on the entire surface of the contact hole And selectively etching the polysilicon layer to etch a second oxide layer using the mask layer to form a trench, and forming a lower electrode forming material layer on the entire surface of the trench to simultaneously react with the polysilicon layer. Forming a silicide layer, and oxidizing the silicide layer It is characterized in that it comprises the step of the isolation between the secondary electrodes, and the step of depositing a high-k dielectric layer and a material for forming the upper electrode on the front.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 하부 전극 물질과 폴리 실리콘과의 반응으로 생성되는 실리사이드를 산화시켜 셀간의 스토리지 노드를 분리하는반도체 소자의 캐패시터 제조 방법에 대한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device in which a storage node between cells is separated by oxidizing silicide generated by a reaction between a lower electrode material and polysilicon.
일반적으로 디램(DRAM)의 집적도가 증가함에 따라 셀(cell)의 단위 면적 당의 에어리어(area)가 작아지고, 이에 더불어 캐패시터(capacitor)의 유효 면적이 줄어들게 된다. 이에 대한 대안으로 BST (Ba : barium, Sr : strontium, Ti : titanium)를 고유전막으로 하는 캐패시터(capacitor)가 도입되었으며, 이러한 고유전막의 증착이 산화 분위기에서 주로 진행되므로 고유전막의 하부전극은 필연적으로 내산화성 및 내열성의 물질인 Pt(platinum), Ru(ruthnum) 또는 이러한 물질들의 산화물들로 구성된다.In general, as the integration degree of DRAM increases, an area per unit area of a cell becomes small, and in addition, an effective area of a capacitor decreases. As an alternative to this, a capacitor having BST (Ba: barium, Sr: strontium, Ti: titanium) as a high dielectric film was introduced. Since the deposition of the high dielectric film proceeds mainly in an oxidizing atmosphere, the lower electrode of the high dielectric film is inevitable. It is composed of Pt (platinum), Ru (ruthnum) or oxides of these materials.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 캐패시터 제조 방법을 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 1a 내지 도 1d는 종래의 방법에 따른 캐패시터의 제조 공정 단면도이다.1A to 1D are cross-sectional views of a manufacturing process of a capacitor according to a conventional method.
종래 반도체 소자의 캐패시터를 설명하기 전에 도면에는 도시하지 않았지만 제 1옥사이드(101) 하부의 반도체 기판에 소오스, 드레인 및 게이트 전극을 구비한 트랜지스터가 형성되어 있다.Before describing a capacitor of a conventional semiconductor device, a transistor having a source, a drain, and a gate electrode is formed on a semiconductor substrate under the first oxide 101, although not shown in the drawing.
도 1a에 도시된 바와 같이, 상기 드레인 전극과 콘택되도록 하기 위해 폴리 플러그(102)를 형성할 영역의 제 1 옥사이드(101)를 트랜지스터의 드레인 전극이 드러나도록 식각하여 콘택홀을 형성하고 전면에 폴리 실리콘을 증착한다.As shown in FIG. 1A, the first oxide 101 in the region where the poly plug 102 is to be formed is etched to expose the drain electrode of the transistor so as to be in contact with the drain electrode to form a contact hole. Silicon is deposited.
이후, 상기 폴리 실리콘을 CMP(chemical mechanical polishing) 공정으로 평탄화하여 콘택홀 내에 폴리 플러그(102)를 형성한다.Thereafter, the polysilicon is planarized by a chemical mechanical polishing (CMP) process to form a poly plug 102 in the contact hole.
상기 폴리 플러그(102)와 제 1 옥사이드(101) 상에 나이트라이드막(103)과제 2 옥사이드(104)를 차례로 증착하여 형성한다.The nitride film 103 and the second oxide 104 are sequentially deposited on the poly plug 102 and the first oxide 101.
상기 나이트라이드막(103)은 스토리지 노드의 크기를 정의할 때 하부의 제 1 옥사이드(101)를 보호하도록 하는 에치 스탑퍼(each spopper) 역할을 한다.The nitride layer 103 serves as an etch spopper to protect the lower first oxide 101 when defining the size of the storage node.
도 1b에 도시된 바와 같이, 셀간 격리 영역을 제외한 스토리지 노드 형성 영역의 제 2 옥사이드(104)를 습식각(wet each)하여 제거한 후, 상기 식각된 제 2 옥사이드(104) 하부의 나이트라이드막(103)을 식각하여 실린더모양의 트랜치를 형성한다.As shown in FIG. 1B, after the second oxide 104 of the storage node forming region excluding the inter-cell isolation region is wet-etched and removed, the nitride layer under the etched second oxide 104 ( 103 is etched to form a cylindrical trench.
도 1c에 도시된 바와 같이, CVD(Chemical Vapor Deposition) 방법으로 제 2 옥사이드(104)의 상부 및 측면과 제 1 옥사이드(101)와 폴리 플러그(102)상에 베리어(barrier)층(105)을 증착한 후, MOCVD(Metal Organic Chemical Vapor Deposition)방법으로 상기 베리어 층(105) 상에 하부 전극(106)을 형성한다.As shown in FIG. 1C, the barrier layer 105 is formed on the upper and side surfaces of the second oxide 104 and the first oxide 101 and the poly plug 102 by a chemical vapor deposition (CVD) method. After deposition, the lower electrode 106 is formed on the barrier layer 105 by a metal organic chemical vapor deposition (MOCVD) method.
이후, 상기 실린더 모양의 트랜치에서 오목하게 들어간 영역의 하부 전극(106) 상에 포토레지스트(107)를 스핀 코트(spin caot) 방법으로 채워 넣는다.Thereafter, the photoresist 107 is filled on the lower electrode 106 in the concave region of the cylindrical trench by a spin coat method.
상기에서 하부 전극(106)은 내열성과 내산화성을 갖는 Pt(platinum, Ru(ruthenium) 혹은 이러한 물질들의 산화물로 구성된다.The lower electrode 106 is composed of Pt (platinum, Ru (ruthenium) or oxides of such materials having heat resistance and oxidation resistance.
도 1d에 도시된 바와 같이 포토레지스트(107)를 에치 백(each back)하고 제 2 옥사이드(104)가 드러나도록 포토레지스트(107)로 감싸지지 않은 부분의 하부 전극(106)과 베리어 층(105)을 차례로 제거하여 셀간 스토리지 노드를 격리한 후, 포토레지스트(107) 제거 및 세정 공정을 실시하고 MOCVD 방법으로 전면에 고유전층(108)을 증착한다.Lower electrode 106 and barrier layer 105 in the portion not covered with photoresist 107 to etch back photoresist 107 and expose second oxide 104 as shown in FIG. 1D. In order to isolate the inter-cell storage nodes in order, the photoresist 107 is removed and cleaned, and the high-k dielectric layer 108 is deposited on the entire surface by the MOCVD method.
상기의 공정에서 고유전층(108)은 BST(Ba : barium, Sr : strontium, Ti : titanium) 등의 물질을 사용하여 형성한다.In the above process, the high dielectric layer 108 is formed using a material such as BST (Ba: barium, Sr: strontium, Ti: titanium).
이후, 상기 고유전층(108) 상에 상부 전극(109)을 형성하여 종래의 방법에 의한 캐패시터를 완성한다.Thereafter, an upper electrode 109 is formed on the high dielectric layer 108 to complete a capacitor by a conventional method.
그러나 상기와 같은 종래의 반도체 소자의 캐패시터 제조 방법은 다음과 같은 문제점이 있다.However, the conventional capacitor manufacturing method of the semiconductor device as described above has the following problems.
첫째, 스토리지 노드 영역을 정의할 때 하부 절연층을 보호하기 위한 에치 스탑퍼층으로 사용한 나이트라이드막을 다시 식각해야 하므로 공정이 복잡하다.First, when defining the storage node area, the process is complicated because the nitride film used as the etch stopper layer to protect the lower insulating layer must be etched again.
둘째, 셀간 노드 분리시에 포토레지스트 에치백 및 하부 전극 물질과 베리어 층의 에치백으로 공정의 재현성(performance)이 좋지 않고, 웨이퍼(wafer) 내의 불균일도가 생겨서 스토리지 노드의 탑(top)부분의 손실이 발생한다.Second, the photoresist etch back and the etch back of the lower electrode material and barrier layer at the inter-cell node separation result in poor process reproducibility and unevenness in the wafer resulting in the top portion of the storage node. Loss occurs.
셋째, 고유전층 물질과 베리어층의 물질이 접촉하게 되어 소자가 형성된 후에 전류 누설 경로(current leakage path)가 발생하여 소자의 신뢰성이 저하된다.Third, the high dielectric material material and the material of the barrier layer is in contact with each other to form a current leakage path (current leakage path) after the device is formed to reduce the reliability of the device.
넷째, 식각이 어려운 물질인 Pt(platinum, Ru(ruthenium) 혹은 이러한 물질들로 구성된 하부 전극을 식각해야 하므로 공정이 어렵다.Fourth, the process is difficult because the etching of Pt (platinum, Ru (ruthenium)) or the lower electrode composed of these materials is difficult to etch.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 하부 전극과 폴리 실리콘과의 반응을 통해 생성되는 실리사이드를 산화시켜 스토리지 노드를 분리시키는 반도체 소자의 캐패시터 제조 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device for separating a storage node by oxidizing a silicide generated through a reaction between a lower electrode and polysilicon. .
도 1a 내지 도 1d는 종래의 기술의 반도체 소자의 캐패시터 제조 공정 단면도1A to 1D are cross-sectional views of a capacitor manufacturing process of a semiconductor device of the related art.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 공정 단면도2A to 2E are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.
도면의 주요부분에 대한 부호설명Explanation of Signs of Major Parts of Drawings
201 : 제 1 옥사이드 202 : 베리어 플러그201: first oxide 202: barrier plug
203 : 제 2 옥사이드 204 : 폴리 실리콘203: second oxide 204: polysilicon
205 : 하부 전극 206 : 실리사이드205: lower electrode 206: silicide
207 : 실리사이드 산화층 208 : 고유전층207: silicide oxide layer 208: high dielectric layer
209 : 상부 전극209: upper electrode
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 셀 트랜지스터를 포함하는 반도체 기판의 전면에 제 1 산화막을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계와, 상기 콘택홀 내에 플러그층과 베리어층을 차례로 적층하여 매립하는 단계와, 전면에 제 2 산화막과 폴리 실리콘층을 형성하는 단계와, 상기 폴리 실리콘층을 선택적으로 식각하여 이를 마스크층으로 제 2 산화막을 식각하여 트랜치를 형성하는 단계와, 상기 트랜치의 전면에 하부 전극 형성용 물질층을 형성하는 동시에 상기 폴리 실리콘층과 반응되도록 하여 실리사이드층을 형성하는 단계와, 상기 실리사이드층을 산화시켜 하부 전극들간의 격리가 이루어지도록 하는 단계와, 전면에 고유전층과 상부전극 형성용 물질을 차례로 증착하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of manufacturing a capacitor of a semiconductor device, the method comprising: forming a contact hole by forming a first oxide film on an entire surface of a semiconductor substrate including a cell transistor and selectively etching the contact hole; Stacking and burying a plug layer and a barrier layer in order, forming a second oxide film and a polysilicon layer on the entire surface, selectively etching the polysilicon layer, and etching the second oxide film with a mask layer to form a trench Forming a silicide layer by forming a material layer for forming a lower electrode on the front surface of the trench and reacting with the polysilicon layer; and oxidizing the silicide layer to isolate the lower electrodes. And depositing a material for forming a high dielectric layer and an upper electrode on the front surface in turn. It characterized in that comprises the system.
이하, 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 방법에 관하여 첨부된 도면을 참조하여 설명하면 다음과 같다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조 공정 단면도이다.2A to 2B are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.
본 발명의 반도체 소자의 캐패시터를 설명하기 전에 도면에는 도시하지 않았지만, 제 1 옥사이드(201) 하부의 반도체 기판에는 소오스, 드레인 및 게이트 전극을 구비한 트랜지스터가 형성되어 있다.Although not shown in the drawings before describing the capacitor of the semiconductor device of the present invention, a transistor having a source, a drain, and a gate electrode is formed on the semiconductor substrate under the first oxide 201.
도 2a에 도시된 바와 같이, 상기 드레인 전극과 콘택되도록 하기위해 베리어 플러그(202)를 형성할 영역의 제 1 옥사이드(201)를 트랜지스터의 드레인 전극이 드러나도록 식각하여 콘택홀을 형성하고 전면에 베리어 물질을 증착한다.As shown in FIG. 2A, the first oxide 201 in the region where the barrier plug 202 is to be formed is etched to expose the drain electrode of the transistor so as to contact the drain electrode to form a contact hole, and a barrier on the front surface thereof. Deposit the material.
이후, 상기 베리어 물질을 CMP(Chemical Mechanical Polishing) 공정으로 평탄화 하여 콘택홀 내에 베리어 플러그(202)를 형성한다.Thereafter, the barrier material is planarized by a chemical mechanical polishing (CMP) process to form the barrier plug 202 in the contact hole.
상기 베리어 플러그(202)와 제 1 옥사이드(201) 상에 제 2 옥사이드(203)와 폴리 실리콘(204)을 차례로 증착하여 형성한다.A second oxide 203 and a polysilicon 204 are sequentially formed on the barrier plug 202 and the first oxide 201.
상기 제 2 옥사이드(203)의 두께는 DRAM 캐피시터의 용량을 고려하여 결정한다.The thickness of the second oxide 203 is determined in consideration of the capacity of the DRAM capacitor.
상기 폴리 실리콘(204)은 차후에 제 2 옥사이드(203)를 식각하기 위한 마스크이며, 동시에 셀간 스토리지 노드를 분리하는데 사용된다.The polysilicon 204 is a mask for later etching the second oxide 203 and is used to simultaneously separate the inter-cell storage nodes.
도 2b에 도시된 바와 같이 포토 리소그래피(photo-lithography)를 통하여 셀간 격리 영역을 제외한 스토리지 노드 형성 영역의 폴리 실리콘(204)습식각(wet each)하여 제거한 후 상기 식각된 폴리 실리콘(204) 하부의 제 2 옥사이드(203)를 베리어 플러그(202)와 제 1 옥사이드(201)가 드러나도록 식각하여 실린더 모양의 트랜치를 형성한다.As shown in FIG. 2B, the polysilicon 204 wets and removes the storage node forming region except for the inter-cell isolation region through photo-lithography, and then removes the lower portion of the etched polysilicon 204. The second oxide 203 is etched to expose the barrier plug 202 and the first oxide 201 to form a cylindrical trench.
도 2c에 도시된 바와 같이 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 폴리 실리콘(204) 상부와 제 2 옥사이드(203)의 측면과 제 1 옥사이드(201)와 베리어 플러그(202) 상에 하부 전극(205)을 증착한다.As shown in FIG. 2C, the lower electrode (top) of the polysilicon 204 and the side of the second oxide 203 and the first oxide 201 and the barrier plug 202 may be formed by a metal organic chemical vapor deposition (MOCVD) method. 205 is deposited.
상기에서 하부 전극(205)은 내열성과 내산화성을 갖는 Pt(platinum, Ru(ruthenium) 혹은 이러한 물질들의 산화물로 구성된다.The lower electrode 205 is made of Pt (platinum, Ru (ruthenium) or oxides of such materials having heat resistance and oxidation resistance.
상기 공정에서 폴리 실리콘(204)과 하부 전극(205)이 반응하여실리사이드(206)를 형성하게 된다.In this process, the polysilicon 204 and the lower electrode 205 react to form the silicide 206.
도 2d에 도시된 바와 같이 O2분위기에서 열처리를 실시하여 상기 실리사이드(206)를 산화시켜 실리사이드 산화층(207)을 형성한다.As shown in FIG. 2D, heat treatment is performed in an O 2 atmosphere to oxidize the silicide 206 to form a silicide oxide layer 207.
도 2e에 도시된 바와 같이 상기 실리사이드 산화층(207)과 하부 전극(205) 상에 MOCVD(Metal Organic Chemical Vapor Deposition) 방법으로 고유전층(208)을 증착한다.As shown in FIG. 2E, a high dielectric layer 208 is deposited on the silicide oxide layer 207 and the lower electrode 205 by a metal organic chemical vapor deposition (MOCVD) method.
상기 고유전층(208)은 BST(Ba : barium, Sr : strontium, Ti : titanium), TaO2, Al03 및 산소를 포함한 고유전막으로 구성된다.The high dielectric layer 208 is made of a high dielectric layer including BST (Ba: barium, Sr: strontium, Ti: titanium), TaO 2, Al03, and oxygen.
상기의 과정으로 실리사이드 산화층(207)이 완전히 산화되어 스토리지 노드를 분리한다.In the above process, the silicide oxide layer 207 is completely oxidized to separate the storage node.
이후, 상부 전극(209)을 증착하여 본 발명의 실시예에 의한 반도체 소자의 캐패시터를 완성한다.Thereafter, the upper electrode 209 is deposited to complete the capacitor of the semiconductor device according to the embodiment of the present invention.
상기와 같은 본 발명의 반도체 소자의 캐패시터 제조 방법은 다음과 같은 효과가 있다.The method of manufacturing a capacitor of the semiconductor device of the present invention as described above has the following effects.
첫째, 단순한 공정으로 원하는 프로파일을 갖는 하부 전극을 형성하므로 하부 전극의 미세 패턴을 형성할 수 있다.First, since a lower electrode having a desired profile is formed by a simple process, a fine pattern of the lower electrode can be formed.
둘째, 셀간 스토리지 노드 분리시 공정이 단순하여 공정의 재현성이 좋고, 소자의 신뢰성이 향상된다.Second, when the storage node is separated between cells, the process is simple, so the process is reproducible and the reliability of the device is improved.
셋째, 실리사이드를 형성하여 셀간 스토리지 노드를 분리하므로 식각에 의한 고유전막의 플라즈마 데미지(plasma damage)를 없앨 수 있다Third, since silicides are formed to separate storage nodes between cells, plasma damage of the high-k dielectric layer due to etching can be eliminated.
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