KR20000041405A - Manufacturing method of capacitor of memory device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a capacitor of a memory device is to avoid a diffusion of an oxygen atom from a Ta2O5 layer to a TiN layer so as to prevent the capacitor from degrading of electric characteristics and to improve a step coverage of an electrode. CONSTITUTION: A capacitor manufacturing method for a memory device comprises the steps of: forming a silicon layer as a storage electrode substance of the capacitor; depositing a first TiN layer(102) on the silicon layer using a CVD(chemical vapor deposition); oxidizing a surface of the first TiN layer; depositing a second TiN layer(104) on the oxidized first TiN layer using the CVD; depositing a Ta2O5 layer(105) as a dielectric thin film on the second TiN layer; and heat-treating the Ta2O5 layer to crystallize the same.

Description

메모리소자의 커패시터 제조방법Capacitor Manufacturing Method of Memory Device

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 탄탈륨산화막(Ta2O5)을 유전체로 사용하는 고집적 메모리 소자의 커패시터(capacitor) 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a method of manufacturing a capacitor of a highly integrated memory device using a tantalum oxide film (Ta 2 O 5 ) as a dielectric.

현재 반도체 메모리소자는 크게 리드/라이트(read/write) 메모리와 리드전용메모리(ROM)로 구분할 수 있다. 특히 리드/라이트 메모리는 다이나믹램(Dynamic RAM, 이하 DRAM이라 칭함)과 스태틱램(static RAM)으로 나뉘어진다. DRAM은 1개의 트랜지스터(transistor)와 1개의 커패시터로 1개의 단위 셀(unit cell)이 구성되어 집적도에서 가장 앞서고 있는 소자이다.Currently, semiconductor memory devices can be classified into read / write memory and read-only memory (ROM). In particular, the read / write memory is divided into a dynamic RAM (hereinafter referred to as DRAM) and a static RAM. DRAM is one of the most advanced devices in terms of integration density because one unit cell consists of one transistor and one capacitor.

한편, 고집적화의 진전으로 3년에 메모리의 용량이 4배씩 증가되어 현재에는 256Mb(mega bit) DRAM 및 1Gb(giga bit)에 대한 연구에 많은 진전을 보이고 있다. 이와 같이 DRAM의 집적도가 높아질수록 전기 신호를 읽고 기록하는 역할을 하는 셀의 면적은 256Mb의 경우 0.5 μm2 이고, 셀의 기본 구성요소중의 하나인 커패시터의 면적은 0.3 μm2 이하로 작아져야 한다. 이러한 이유로 256Mb 급 이상의 고집적 소자에서는 종래의 반도체 공정에서 사용되는 기술이 한계를 보이기 시작하고 있다. 즉, 64Mb DRAM에서 지금까지 사용되어 온 유전재료인 SiO2/Si3N4등을 사용하여 커패시터를 제조할 경우 필요한 커패시턴스를 확보하기 위해서는 박막의 두께를 최대한 얇게 하더라도 커패시터가 차지하는 면적은 셀 면적의 6배가 넘어야 한다. 이러한 이유로 커패시터를 평탄한 형태로는 이용할 수 없음으로 단면적을 다른 방법으로 늘려야 한다. 단면적을 늘이기 위해서, 즉 커패시터의 스토리지노드 표면적을 증가시키기 위해서 사용되는 기술은, 스택 커패시터구조 또는 트렌치형 커패시터 구조 또는 반구형 폴리실리콘막을 사용하는 기술 등 여러 가지 기술이 제안된바 있다.On the other hand, due to the progress of high integration, the capacity of the memory has been increased by four times in three years, and now it is showing a lot of progress in the research on 256Mb (mega bit) DRAM and 1Gb (giga bit). As the density of DRAM increases, the area of a cell that reads and writes an electrical signal is 0.5 in 256Mb. μm 2 One of the basic components of the cell, the area of the capacitor is 0.3 μm 2 Should be smaller than For this reason, the techniques used in the semiconductor process of the 256Mb or higher integrated devices are starting to show a limit. In other words, in order to obtain the required capacitance when manufacturing a capacitor using SiO 2 / Si 3 N 4 , a dielectric material that has been used in 64 Mb DRAM, the area occupied by the capacitor should be as small as possible. It should be over six times. For this reason, capacitors are not available in flat form, so the cross-sectional area must be increased in other ways. As a technique used to increase the cross-sectional area, that is, increase the storage node surface area of a capacitor, various techniques have been proposed, such as a stack capacitor structure, a trench capacitor structure, or a technique using a hemispherical polysilicon film.

그러나, 256Mb급 이상의 소자에서는 유전율이 낮은 SiO2/Si3N4계 유전물질로는 커패시턴스를 늘이기 위해 더 이상 두께를 줄일 수도 없고, 커패시터의 단면적을 늘이기 위해 그 구조를 더 복잡하게 만드는 경우 공정과정이 너무 복잡하여 제조단가의 상승과 수율이 떨어지는 등의 문제점이 많다. 그러므로 커패시터를 3차원적 입체구조로 형성하여서 커패시터의 단면적을 증가시켜 저장정전용량을 충족시키는 방법은 256Mb급 이상의 DRAM에 적용시키기에는 매우 어렵다.However, in devices above 256Mb, low dielectric constant SiO 2 / Si 3 N 4 -based dielectrics can no longer reduce the thickness to increase the capacitance, and make the structure more complex to increase the cross-sectional area of the capacitor. This is too complicated, and there are many problems such as an increase in manufacturing cost and a drop in yield. Therefore, the method of forming the capacitor in three-dimensional structure to increase the cross-sectional area of the capacitor to meet the storage capacitance is very difficult to be applied to the DRAM of 256Mb or more.

이와 같은 문제점을 해결하기 위해서, SiO2/Si3N4계 유전체를 대체할 목적으로 Ta2O5유전박막에 대한 연구가 진행되고 있지만, 커패시턴스가 SiO2/Si3N4계에 비해서 2-3배에 지나지 않아서 이를 256Mb급 이상의 DRAM에 적용하기 위해서는 유전박막의 두께를 최대한 줄여야 하나, 이 경우 누설전류 값이 증가하는 어려움이 있다. 즉, Ta205박막의 경우 비정질 상태에서는 Ta205커패시터의 누설전류 특성은 양호한 것으로 알려져 있으나, 비정질상태에서 Ta205박막은 유효산화막(Tox) 두께가 두꺼워 그 자체로는 사용 할 수 없다. 따라서, 유효산화막(Tox) 두께를 감소시키기 위해서는 Ta205박막을 고온에서 결정화시키는 방법이 있으나, 이 경우에는 Ta205커패시터의 누설전류 값이 증가되는 것이다.In order to solve such a problem, research on Ta 2 O 5 dielectric thin films has been conducted to replace SiO 2 / Si 3 N 4 based dielectrics, but the capacitance is 2- compared to SiO 2 / Si 3 N 4 based dielectrics. In order to apply it to DRAM of 256Mb or more, it is only three times smaller, but the thickness of the dielectric thin film needs to be reduced as much as possible. In this case, the leakage current value is difficult to increase. That is, in the amorphous state, the Ta 2 0 5 thin film is known to have a good leakage current characteristic of the Ta 2 0 5 capacitor. However, in the amorphous state, the Ta 2 0 5 thin film has a thick effective oxide film (Tox) and thus cannot be used by itself. Can't. Therefore, in order to reduce the effective oxide thickness, there is a method of crystallizing the Ta 2 0 5 thin film at a high temperature. In this case, the leakage current of the Ta 2 0 5 capacitor is increased.

한편, Ta2O5를 이용한 종래의 커패시터 제조기술은 Ta2O5와 하부전극과의 계면 반응을 억제하고 커패시터 특성의 열화를 방지하기 위하여, 하부전극인 폴리실리콘과 Ta2O5유전체 사이에 TiN을 형성하고 있다. 이 TiN은 화학기상증착법(Chemical Vapor Deposition : CVD)에 의해 증착되는 바, TiCl4를 원료 물질로 사용하는 CVD TiN은 스텝 커버리지(step coverage)가 우수하지만 후속 열 공정시 Ta205막으로부터의 산소 확산을 방지하지 못하여 Ta205/TiN 계면과, TiN 막내의 입계 및 TiN과 폴리실리콘 간의 계면에 산화물이 형성하게 된다. 따라서, 특히 폴리실리콘과 TiN 계면에 생성되는 산화막에 의해 Ta205의 유효산화막 두께가 증가하게 되며 Ta205막의 산소가 확산하여 정전용량이나 누설전류 특성이 열화되는 문제를 갖는다.On the other hand, Ta 2 O 5 to a conventional capacitor manufacturing technology used is in between in order to suppress the interface reaction between the Ta 2 O 5 and the lower electrode, and preventing deterioration of the capacitor characteristics, and a lower electrode of polysilicon and Ta 2 O 5 dielectric TiN is formed. This TiN is deposited by Chemical Vapor Deposition (CVD), and CVD TiN using TiCl 4 as a raw material has excellent step coverage, but it can be removed from the Ta 2 0 5 film in subsequent thermal processes. Oxygen diffusion is not prevented and oxides are formed at the Ta 2 0 5 / TiN interface, the grain boundaries in the TiN film, and the interface between TiN and polysilicon. Therefore, the thickness of the effective oxide film of Ta 2 0 5 is increased by the oxide film formed at the polysilicon and TiN interface, and the oxygen and Ta 2 0 5 film is diffused to deteriorate capacitance or leakage current characteristics.

본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로서, 스텝커버리지가 우수한 CVD TiN막을 사용하면서도 후속 열공정에 의해서 Ta205막으로부터 TiN막으로 산소원자가 확산하는 것을 방지하여, 커패시터의 전기적 특성 저하는 방지하는 동시에 전극의 스텝커버리지를 개선한 반도체 메모리소자의 커패시터 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art, while using a CVD TiN film with excellent step coverage, but prevents the diffusion of oxygen atoms from the Ta 2 0 5 film to the TiN film by a subsequent thermal process, thereby preventing the electrical SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor memory device which prevents deterioration and improves step coverage of an electrode.

도1 내지 도3은 본 발명에 따른 커패시터 제조방법을 나타내는 공정 단면도.1 to 3 is a process cross-sectional view showing a capacitor manufacturing method according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

101 : 폴리실리콘막 102, 104 : TiN막101: polysilicon film 102, 104: TiN film

102a : 그 표면이 산화처리된 TiN막 103 : 산화처리102a: TiN film whose surface is oxidized 103: oxidation

105 : Ta2O5막105: Ta 2 O 5 membrane

상기 목적을 달성하기 위한 본 발명은, 고집적 반도체 메모리소자의 커패시터 제조방법에 있어서, 커패시터의 하부전극 물질로서 실리콘막을 형성하는 단계; 상기 실리콘막 상에 화학기상증착법(CVD)으로 제1 TiN막을 형성하는 단계; 상기 제1 TIN막 표면을 산화처리하는 단계; 상기 산화처리된 제1 TIN막 상에 화학기상증착법으로 제2 TiN막을 형성하는 단계; 상기 제2 TiN막 상에 유전박막으로서 Ta2O5막을 증착하는 단계; 및 상기 Ta2O5막을 열처리하여 결정화하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of manufacturing a capacitor of a highly integrated semiconductor memory device, the method including: forming a silicon film as a lower electrode material of a capacitor; Forming a first TiN film on the silicon film by chemical vapor deposition (CVD); Oxidizing the surface of the first TIN film; Forming a second TiN film on the oxidized first TIN film by chemical vapor deposition; Depositing a Ta 2 O 5 film as a dielectric thin film on the second TiN film; And crystallizing the Ta 2 O 5 film by heat treatment.

상술한 바와 같이, 본 발명은 Ta2O5유전박막을 사용하는 커패시터를 형성함에 있어 하부전극으로 TiN막을 사용할 경우, CVD 방법으로 2단계로 TiN을 증착하면서 그 중간에 저온 산화처리를 실시 하는데 그 특징이 있는 것으로서, 산화처리하게 되면 TiN막의 결정립계를 산소로 채워주어 후속 열공정에서 Ta2O5막으로부터 실리콘 표면으로 산소원자가 확산하는 것을 방지하여 주기 때문에, TiN막과 폴리실리콘막 간의 계면에 산화막이 성장하는 것을 방지하여 Ta2O5막의 유효산화막 두께를 감소시키므로써 정전용량을 크게 확보할 수 있으며, 아울러 누설전류를 방지할 수 있다. 또한 CVD 공정이 적용되기 때문에 스텝커버리지를 향상시킬 수 있다.As described above, when the TiN film is used as the lower electrode in forming the capacitor using the Ta 2 O 5 dielectric thin film, the low temperature oxidation treatment is performed in the middle while depositing TiN in two steps by the CVD method. It is characterized by the fact that the oxidation process fills the grain boundaries of the TiN film with oxygen, which prevents the diffusion of oxygen atoms from the Ta 2 O 5 film to the silicon surface in the subsequent thermal process, thus providing an oxide film at the interface between the TiN film and the polysilicon film. This growth can be prevented and the effective oxide film thickness of the Ta 2 O 5 film can be reduced to ensure a large capacitance and prevent leakage current. In addition, since the CVD process is applied, step coverage can be improved.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도1 내지 도3은 본 발명에 따른 커패시터 제조방법을 나타내는 공정 단면도이다.1 to 3 are cross-sectional views illustrating a method of manufacturing a capacitor according to the present invention.

도1을 참조하면, Ta2O5커패시터의 하부 전극으로 도핑된 폴리실리콘막(101)을 형성한 후, 이어서, CVD TiN막(102)을 100∼300Å 증착한 다음, 증착된 TiN막(102)의 표면을 산화처리(103) 한다.Referring to FIG. 1, after forming a polysilicon film 101 doped with a lower electrode of a Ta 2 O 5 capacitor, the CVD TiN film 102 is then deposited at 100 to 300 Å, and then the deposited TiN film 102 is formed. ) Surface is subjected to oxidation treatment (103).

TiN막(102)의 CVD 증착시 원료 물질로는 TiCI4를 사용하고 반응가스로는 NH3를 사용한다. 원료물질과 반응가스의 유량은 각각 10∼1000sccm 정도로 사용하여 증착하며, 반응로 내의 압력을 0.1∼2Torr로 유지하고 기판 온도는 300∼500℃를 유지시킨다.In the CVD deposition of the TiN film 102, TiCI 4 is used as a raw material and NH 3 is used as a reaction gas. The flow rate of the raw material and the reaction gas is deposited using about 10 to 1000 sccm, respectively, and the pressure in the reactor is maintained at 0.1 to 2 Torr and the substrate temperature is maintained at 300 to 500 ° C.

산화처리(103)는 급속열처리(RTP) 공정을 이용하며, O2또는 N2O와 N2를 1∼15%의 혼합비로 조절하여 이 혼합가스 분위기에서 200∼700℃의 온도로 20∼60초 동안 실시한다.The oxidation treatment 103 uses a rapid heat treatment (RTP) process, and adjusts O 2 or N 2 O and N 2 to a mixing ratio of 1 to 15%, and 20 to 60 at a temperature of 200 to 700 ° C. in this mixed gas atmosphere. Run for seconds.

이어서, 도2를 참조하면, 그 표면이 산화처리된 상기 TiN막(102a) 상에 다시 CVD TiN막(104)을 100∼300Å 증착한다. 역시 상기 TiN막(104)의 CVD 증착시 원료 물질로는 TiCI4를 사용하고 반응가스로는 NH3를 사용하며, 원료물질과 반응가스의 유량은 각각 10∼1000sccm 정도로 사용하여 증착하며, 반응로 내의 압력을 0.1∼2Torr로 유지하고 기판 온도는 300∼500℃를 유지시킨다.2, the CVD TiN film 104 is again deposited on the TiN film 102a whose surface is oxidized. In the CVD deposition of the TiN film 104, TiCI 4 is used as the raw material and NH 3 is used as the reaction gas, and the flow rates of the raw material and the reactant gas are about 10 to 1000 sccm, respectively. The pressure is maintained at 0.1 to 2 Torr and the substrate temperature is maintained at 300 to 500 ° C.

이어서, 도3을 참조하면 LPCVD 방법으로 유전박막인 Ta2O5막(105)을 100∼150Å증착하는바, 원료 물질로는 탄탈늄 에톡사이드(tantalum etoxide, [TA(C2H5O5])를 사용하고 반응 원료의 운반가스 및 산화제로는 각각 N2와 O2를 이용하고, N2가스 및 O2가스의 유량은 각각 350∼450 sccm, 20∼50 sccm으로 유지하며, 반응로 내의 압력을 0.1∼0.6 Torr로 유지하고 기판은 350∼450℃의 온도를 유지하도록 한다.Next, referring to FIG. 3, a Ta 2 O 5 film 105, which is a dielectric thin film, is deposited at 100 to 150 Pa by LPCVD. As a raw material, tantalum etoxide (TA (C 2 H 5 O 5) is used. ]) And N 2 and O 2 are used as carrier gas and oxidant of the reaction raw materials, respectively, and the flow rate of N 2 gas and O 2 gas is maintained at 350-450 sccm and 20-50 sccm, respectively. The pressure inside is maintained at 0.1 to 0.6 Torr and the substrate is maintained at a temperature of 350 to 450 캜.

이어서, 300∼500℃의 온도, 플라즈마 파워를 300∼2000W로 유지한 상태에서 플라즈마 N2O 처리를 실시하여 불순물을 제거하거나, 300∼450℃의 온도, 20∼35mW/cm2의 수은 램프의 강도, 및 10∼700Torr로 챔버압력을 유지한 상태에서 UV/O3처리를 실시하여 불순물을 제거한 후, 다시 750∼900℃에서 N2O 퍼니스(furnace) 어닐을 실시하여 Ta2O5막(302)을 결정화한다.Subsequently, plasma N 2 O treatment is performed at a temperature of 300 to 500 ° C. and plasma power is maintained at 300 to 2000 W to remove impurities, or a temperature of 300 to 450 ° C. and a mercury lamp of 20 to 35 mW / cm 2 are applied. After removing impurities by performing UV / O 3 treatment while maintaining the chamber pressure at a strength of 10 to 700 Torr, and further performing an annealing of a N 2 O furnace at 750 to 900 ° C., a Ta 2 O 5 film ( Crystallize 302).

상술한 바와 같이 본 발명은 Ta2O5유전박막을 사용하는 커패시터를 형성함에 있어 하부전극으로 TiN막을 사용할 경우, CVD 방법으로 2단계로 TiN을 증착하면서 그 중간에 저온 산화처리를 실시 하는데 그 특징이 있는 것으로서, 이 점을 적용하여 커패시터의 형상을 실리더형, 핀형 등으로 제조 가능하며, 또한 반구형폴리실리콘을 사용하는 커패시터 구조에도 본 발명은 적용 가능하다.As described above, when the TiN film is used as the lower electrode in forming the capacitor using the Ta 2 O 5 dielectric thin film, the low temperature oxidation treatment is performed in the middle while depositing TiN in two steps by the CVD method. By applying this point, the shape of the capacitor can be manufactured into a cylinder type, a pin type, and the like, and the present invention can be applied to a capacitor structure using hemispherical polysilicon.

이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.As such, although the technical idea of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

본 발명은 스텝커버리지가 우수한 CVD TiN막을 사용하면서도 후속 열공정에 의해서 Ta205막으로부터 TiN막으로 산소원자가 확산하는 것을 방지하여, 커패시터의 전기적 특성 저하는 방지하는 동시에 전극의 스텝커버리지를 개선한 반도체 메모리소자의 커패시터를 제공하는 탁월한 효과가 있다.The present invention prevents the diffusion of oxygen atoms from the Ta 2 0 5 film to the TiN film by a subsequent thermal process while using a CVD TiN film having excellent step coverage, thereby preventing the deterioration of the electrical characteristics of the capacitor and improving the step coverage of the electrode. There is an excellent effect of providing a capacitor of a semiconductor memory device.

Claims (8)

고집적 반도체 메모리소자의 커패시터 제조방법에 있어서,In the capacitor manufacturing method of a highly integrated semiconductor memory device, 커패시터의 하부전극 물질로서 실리콘막을 형성하는 단계;Forming a silicon film as a lower electrode material of the capacitor; 상기 실리콘막 상에 화학기상증착법으로 제1 TiN막을 형성하는 단계;Forming a first TiN film on the silicon film by chemical vapor deposition; 상기 제1 TIN막 표면을 산화처리하는 단계;Oxidizing the surface of the first TIN film; 상기 산화처리된 제1 TIN막 상에 화학기상증착법으로 제2 TiN막을 형성하는 단계;Forming a second TiN film on the oxidized first TIN film by chemical vapor deposition; 상기 제2 TiN막 상에 유전박막으로서 Ta2O5막을 형성하는 단계; 및Forming a Ta 2 O 5 film as a dielectric thin film on the second TiN film; And 상기 Ta2O5막을 열처리하여 결정화하는 단계Crystallizing the Ta 2 O 5 film by heat treatment 를 포함하여 이루어진 메모리소자의 커패시터 제조방법.Capacitor manufacturing method of the memory device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 TiN막을 각각 100∼300Å으로 증착하는 것을 특징으로 하는 메모리소자의 커패시터 제조방법.And depositing the first and second TiN films at 100 to 300 microseconds, respectively. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 산화처리는 O2또는 N2O 분위기에서 급속열처리(RTP)로 실시함을 특징으로 하는 메모리소자의 커패시터 제조방법.The oxidation process is a capacitor manufacturing method of a memory device, characterized in that performed by rapid thermal treatment (RTP) in the O 2 or N 2 O atmosphere. 제3항에 있어서,The method of claim 3, 상기 열처리는 200∼700℃의 온도로 20∼60초 동안 실시함을 특징으로 하는 메모리소자의 커패시터 제조방법.The heat treatment is a capacitor manufacturing method of the memory device, characterized in that performed for 20 to 60 seconds at a temperature of 200 ~ 700 ℃. 제3항에 있어서,The method of claim 3, 상기 열처리는 O2또는 N2O를 N2와 혼합비가 1∼15%가 되도록 혼합가스를 사용하여 실시함을 특징으로 하는 메모리소자의 커패시터 제조방법.The heat treatment method of producing the capacitor of the memory element, characterized in that the carried out using a mixed gas of O 2 or an N 2 O N 2 and a mixing ratio such that 1 to 15%. 제1항에 있어서,The method of claim 1, 상기 Ta2O5막은 350∼450℃의 온도에서 100∼150Å의 두께로 형성하는 것을 특징으로 하는 메모리소자의 커패시터 제조방법.The Ta 2 O 5 film is formed to a thickness of 100 ~ 150Å at a temperature of 350 ~ 450 ℃ capacitor of a memory device. 제1항에 있어서,The method of claim 1, 상기 Ta2O5막 형성 후, 300∼500℃의 온도, 플라즈마 파워를 300∼2000W로 유지한 상태에서 플라즈마 N2O 처리를 실시하여 불순물을 제거한 후 상기 결정화 열처리를 수행함을 특징으로 하는 메모리소자의 커패시터 제조방법.After the Ta 2 O 5 film is formed, plasma N 2 O treatment is performed at a temperature of 300 to 500 ° C. and plasma power is maintained at 300 to 2000 W to remove impurities, and then the crystallization heat treatment is performed. Capacitor manufacturing method. 제1항에 있어서,The method of claim 1, 상기 Ta2O5막 형성 후, 300∼450℃의 온도, 20∼35mW/cm2의 수은 램프의 강도, 및 10∼700Torr로 챔버압력을 유지한 상태에서 UV/O3처리를 실시하여 불순물을 제거한 후 상기 결정화 열처리를 수행함을 특징으로 하는 메모리소자의 커패시터 제조방법.After the Ta 2 O 5 film is formed, impurities are removed by UV / O 3 treatment at a temperature of 300 to 450 ° C., a mercury lamp of 20 to 35 mW / cm 2 , and a chamber pressure of 10 to 700 Torr. And removing the crystallization heat treatment after the removal.
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