KR100319874B1 - Capacitor of semiconductor device and manufacturing method thereof - Google Patents
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Abstract
확산장벽층 및 부착층의 측벽을 산화시켜서 고유전체막의 약화를 막고, 나아가서 커패시터의 용량저하를 방지하는 반도체장치의 커패시터 및 그 제조방법을 개시한다. 본, 발명의 커패시터는 반도체기판상에 형성된 트랜지스터, 상기 트랜지스터를 포함하는 상기 반도체기판상에 제1 컨택홀을 갖는 제1 절연막과, 상기 제1 컨택홀을 매립하여 형성된 제1도전층과, 상기 제l도전층 및 제1 절연막상에 형성된 제2 컨택홀을 갖는 제2 절연막과, 상기 제2 컨택홀의 측벽에 형성된 스페이스 (spacer)와, 상기 제2 컨택홀을 매립하여 형성된 제2 도전층과, 상기 제2 도전층 및 상기 제2 절연막상에 순차적으로 형성된 부착층, 확산장벽층 및 하부전극, 상기 하부전극의 상부 및 측벽과 상기 확산장벽층 및 부착층의 측벽으로 형성된 스토리지노드 패턴, 상기 확산장벽층 및 부착층의 측벽표면을 감싸는 모양으로 형성된 산화막, 상기 스토리지노드 패턴 전면에 형성된 고유전체막 및 상기 고유전체막 전면에 형성된 상부전극으로 구성된다. 본 발명에 의하면 상기 부착층 및 확산장벽층의 측벽에 산화막을 형성함으로써 상기 고유전체막의 약화를 막고, 따라서 누설전류를 감소시키며, 상기 하부전극의 측벽을 커패시터의 유효면적으로 활용할 수 있다.Disclosed are a capacitor of a semiconductor device and a method of manufacturing the same, which oxidize sidewalls of the diffusion barrier layer and the adhesion layer to prevent weakening of the high-k dielectric film and further prevent the capacitor from deteriorating. The capacitor of the present invention includes a transistor formed on a semiconductor substrate, a first insulating film having a first contact hole on the semiconductor substrate including the transistor, a first conductive layer formed by filling the first contact hole, A second insulating film having a first contact layer and a second contact hole formed on the first insulating film, a spacer formed on a sidewall of the second contact hole, a second conductive layer formed by filling the second contact hole; And a storage node pattern formed of an adhesion layer, a diffusion barrier layer and a lower electrode sequentially formed on the second conductive layer and the second insulating layer, and upper and sidewalls of the lower electrode and sidewalls of the diffusion barrier layer and the adhesion layer. An oxide film is formed to surround the sidewall surface of the diffusion barrier layer and the adhesion layer, a high dielectric film formed on the entire surface of the storage node pattern, and an upper electrode formed on the entire surface of the high dielectric film. . According to the present invention, by forming an oxide film on the sidewalls of the adhesion layer and the diffusion barrier layer, the high dielectric film is prevented from being weakened, thereby reducing leakage current, and the sidewall of the lower electrode can be utilized as an effective area of the capacitor.
Description
본 발명은 반도체장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 부착층 및 확산장벽층의 측벽표면을 산화시키는 반도체장치의 커패시터 및 그 제조방법을 제공한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same, and more particularly, to a capacitor of a semiconductor device for oxidizing sidewall surfaces of an adhesion layer and a diffusion barrier layer, and a method of manufacturing the same.
모든 장치들이 소형화되고 있는 지금, 반도체 장치분야의 소형화는 어떤 다른분야 보다도 그 진행정도가 빠르다. 그만큼 반도체장치에 있어서 장치들을 구성하는 소자의 집적도 또한 하루가 다르게 변하고 있다. 빠르게 변하는 만큼 소자들이 차지해야하는 공간은 놀라우리 만치 작아지고 있다. 이것은 그만큼 그와 관련된 공정기술이나, 제조기술이 또한 같이 고도화 되어야 한다는 것을 의미한다. 따라서 반도체장치의 소형화에 발 맞추기 위해서는 반도체장치의 메모리 셀의 집적도를 높혀야 하고 그렇게 하기 위해서는 메모리 셀의 구성소자인 트랜지스터와 커패시터의 절대 체적이 더욱 작아져야 한다. 커패시터의 경우는 원래 전하를 저장하는 기능을 갖고있으므로 거대 장비에서는 주 기능이 전하의 축적이다.As all devices are miniaturized, the miniaturization of the semiconductor device field is faster than any other field. In the semiconductor device, the integration of the elements constituting the devices is also changing day by day. As space changes rapidly, the space occupied by devices is surprisingly small. This means that related process technology and manufacturing technology should also be advanced as well. Therefore, in order to keep up with the miniaturization of the semiconductor device, the integration degree of the memory cell of the semiconductor device must be increased, and in order to do so, the absolute volumes of the transistors and capacitors, which are components of the memory cell, must be further reduced. In the case of capacitors, the original function is to store charge, so in large equipment, the main function is charge accumulation.
그러나 반도체장치의 메모리 셀에서는 정보의 저장과 표현에 사용되고 있고, 그 기능을 수행하기 위해서는 집적도와는 관계없이 어느 정도의 일정한 축전용량을 갖고 있어야 한다. 커패시터가 절대체적이 클때는 축전용량을 확보하는 데는 큰 문제가 없다. 하지만 현미경하의 크기로 작아지는 상황에서는 적정용량을 확보하기 위해서는 커패시터의 전극의 유효면적을 넓히든가 또는 두 극판사이의 거리를 아주 가깝게 한다든가 또는 극판간의 전위차를 낮추면서 극판의 전하량은 보존하든가 즉 극판간에 유전체를 삽입하든가, 해야한다.However, memory cells of semiconductor devices are used for storing and presenting information, and in order to perform their functions, they must have a certain amount of capacitance regardless of the degree of integration. When the capacitor is large in volume, there is no big problem in securing the capacitance. However, in a situation where the size becomes smaller under the microscope, in order to secure a proper capacity, the effective area of the electrode of the capacitor or the distance between the two plates is very close, or the charge of the plate is preserved while lowering the potential difference between the plates. The genome should be inserted or not.
마이크로 크기를 갖는 체적을 줄이기 위해서는 그 두께를 얇게 하는 것이 가장 효과적이다. 따라서 마이크로크기를 갗는 커패시터의 경우 필요한 적정량의 캐패시턴스를 확보하기 위해서는 극소의 공간에서 전극의 모양을 복잡한 3차원적인 원통형이나 핀(Fin)형, 트랜치(trench)형등으로 변형해서 유효면적을 넓히는 것 보다는 고유전체막을 사용하여 막의 두께를 가능한 얇게 해야한다. 이와같은 고유전체막은 매우얇은 두께로 인해 발생되는 누설전류나 파괴전장같은 문제점을 극복해야 하며, 리프레쉬(refresh)나 소프트 에라(soft error)와 같은 문제점도 고려해야 한다.In order to reduce the volume having a micro size, it is most effective to thin the thickness. Therefore, in order to secure the required capacitance of a micro-sized capacitor, it is necessary to deform the shape of the electrode in a very small space into a complex three-dimensional cylindrical, fin or trench type to increase the effective area. A high dielectric film should be used to make the film as thin as possible. Such a high-k dielectric must overcome problems such as leakage current and breakdown electric field caused by a very thin thickness, and must also consider problems such as refresh or soft error.
우리들이 관심을 갖고 있는 고유전체막의 재료가 (Ba,Sr)TiO3[이하 BSTO라 한다.]계열의 재료이다. 상기 BSTO계열의 재료는 고유전율을 갖고 있으나 실리콘과 반응해서 저유전체막을 형성하기 때문에 BSTO계열의 고유전막을 사용하기 위해서는 전극으로서 내열성금속을 사용해야한다. 또한 BSTO막은 형성 후 열처리 단계에서 하부전극의 내열성금속 예를들어 백금(Pt)과 하부전극의 패드실리콘과의 상호 확산에 의해 BSTO계열막의 전기적 특성 열화 및 하부전극의 전기적 저항이 커진다. 따라서 이와같은 바람직하지 않은 결과를 해결하기 위해 티타늄(Ti)계 확산방지층을 사용해야 한다. Ti계열의 확산방지층을 사용하는 종래의 커패시터(참조:응용물리 11월호 vol 63 No.11 1994. page 1139 "커패시터에 이용하는 백금과 고유전막의 식각기술")는 BSTO계열의 막이 확산방지층과 접촉하여 금속산화물을 형성하여 약화된다. 상기 Ti계열의 확산방지층을 사용하는 반도체장치의 커패시터 제조방법에 대해서 첨부된 도면과 함께 상세하게 설명한다.The material of the high dielectric film we are interested in is (Ba, Sr) TiO 3 (hereinafter referred to as BSTO). The material of the BSTO series has a high dielectric constant, but because it reacts with silicon to form a low dielectric film, in order to use the BSTO series high dielectric film, a heat resistant metal must be used as an electrode. In addition, the BSTO film is deteriorated in electrical properties and the electrical resistance of the lower electrode is increased by interdiffusion of the heat-resistant metal of the lower electrode, for example, platinum (Pt) and pad silicon of the lower electrode, in the heat treatment step after formation. Therefore, in order to solve such an undesirable result, a titanium (Ti) -based diffusion barrier layer should be used. Conventional capacitors using Ti-based diffusion barrier layers (see Application Physics Nov. Vol. 63, No. 11 1994. page 1139 "Etching Technology of Platinum and High-Electroelectric Films for Capacitors") are in contact with the diffusion barrier layers of BSTO series. It weakens by forming metal oxides. A capacitor manufacturing method of a semiconductor device using the Ti-based diffusion barrier layer will be described in detail with reference to the accompanying drawings.
제1A도 내지 제1D도는 종래의 기술을 이용한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.1A to 1D are diagrams illustrating, in stages, a capacitor of a semiconductor device and a method of manufacturing the same according to the related art.
제1A도는 제1 컨택홀을 형성하는 단계를 나타낸다. 구체적으로 P형 실리콘기판(1)에 N형 웰(well:3)을 형성하고, 필드 옥사이드(field oxide:5)를 형성한다. 상기 필드 옥사이드에 의해 소자분리영역을 확보하고 활성영역(도시안함)을 형성한다. 상기 결과물을 포함하는 반도체기판(1) 전면에 게이트 산화막(7a)을 증착한다. 상기 게이트산화막상(7a)에 게이트전극(7)을 형성하고 P+형 불순물을 주입하여 소오스(source:6) 및 드레인(drain:6a)을 형성한다. 상기 결과물을 포함하는 상기 반도체기판(1) 전면에 얇은 금속막을 증착해서 상기 게이트전극(7)상에 실리사이드 (silicide:도시안함)를 형성하여 워드-라인(word-line:도시안함)을 형성한다. 계속해서 상기 게이트전극(7)상에 절연막(9)을 얇게 형성한다. 상기 결과물을 포함하는 상기 반도체기판(1)전면에 제1 절연막(11)을 증착한다. 상기 제1 절연막(11)상에 포토레지스트(12)를 도포한다. 상기 포토레지스트(12)를 마스크로하여 상기 제1 절연막(11)을 건식식각하여 제1 컨택홀(13)을 형성한다. 이때, 식각은 상기 소오스 (6)의 표면이 드러날 때 까지 실시한다. 계속해서 상기 포토레지스트(12)를 제거한다.1A illustrates a step of forming a first contact hole. Specifically, an N-type well 3 is formed in the P-type silicon substrate 1, and a field oxide 5 is formed. A device isolation region is secured by the field oxide to form an active region (not shown). A gate oxide film 7a is deposited on the entire surface of the semiconductor substrate 1 including the resultant product. A gate electrode 7 is formed on the gate oxide layer 7a, and a P + type impurity is implanted to form a source 6 and a drain 6a. A thin metal film is deposited on the entire surface of the semiconductor substrate 1 including the resultant to form silicide (not shown) on the gate electrode 7 to form a word-line (not shown). . Subsequently, a thin insulating film 9 is formed on the gate electrode 7. The first insulating layer 11 is deposited on the entire surface of the semiconductor substrate 1 including the resultant product. The photoresist 12 is coated on the first insulating film 11. The first contact hole 13 is formed by dry etching the first insulating layer 11 using the photoresist 12 as a mask. At this time, etching is performed until the surface of the source 6 is exposed. Subsequently, the photoresist 12 is removed.
제1B도는 제2 컨택홀을 형성하는 단계를 나타낸다. 구체적으로 제1A도의 결과물을 포함하는 기판전면에 다결정실리콘(15)을 증착하여 도전성 불순물을 주입한다. 상기 도전성불순물이 주입된 다결정실리콘(15:이하 제1 도전층이라 한다.)을 에치-백(etch-back)한다. 상기 제1 도전층(15)을 갖는 제1 절연막(11)전면에 제2 절연막(17)으로서 BPSG(17)를 증착한다. 상기 제2 절연막상에 포토레지스트(18)를 증착한다.1B illustrates forming a second contact hole. Specifically, polycrystalline silicon 15 is deposited on the front surface of the substrate including the resultant of FIG. 1A to inject conductive impurities. The polycrystalline silicon 15 (hereinafter referred to as a first conductive layer) into which the conductive impurities are injected is etched back. The BPSG 17 is deposited on the entire surface of the first insulating film 11 having the first conductive layer 15 as the second insulating film 17. A photoresist 18 is deposited on the second insulating film.
상기 포토레지스트(18)를 마스크로 해서 상기 제2 절연막을 건식식각하여 제2 컨택홀(19)을 형성한다. 이때 상기 제2 컨택홀(19)의 하부면적이 상기 제1 도전층(15)의 상부면적보다 작게 형성하여 상기 제2 컨택홀(19)의 하부가 상기 제1 도전층(15)의 상부에 완전히 포함되도록 형성한다. 또한 식각은 상기 제1 도전층 (15)의 계면이 드러날 때 까지 실시한다. 계속해서 상기 포토레지스트(18)를 제거한다. 이어서 상기 제2 컨택홀(19)의 측벽에 질화막스페이서(Si3N4spacer:21)를 형성한다. 상기 질화막스페이서(21)는 저압화학기상증착(Low Pressure Chemical Vapor Deposition:이하 LPCVD라한다.)방식을 이용해서 300Å두께로 형성한 다음, 에치-백(etch-back)한다.The second contact hole 19 is formed by dry etching the second insulating layer using the photoresist 18 as a mask. At this time, the lower area of the second contact hole 19 is formed smaller than the upper area of the first conductive layer 15 so that the lower portion of the second contact hole 19 is formed on the upper portion of the first conductive layer 15. Form to be completely included. In addition, etching is performed until the interface of the said 1st conductive layer 15 is revealed. Subsequently, the photoresist 18 is removed. Then a side wall of the second contact hole 19, nitride spacers: to form a (Si 3 N 4 spacer 21) . The nitride film spacer 21 is formed to a thickness of 300 kW using a Low Pressure Chemical Vapor Deposition (hereinafter referred to as LPCVD) method, and then etched back.
제1C도는 확산장벽층 및 하부전극을 순착적으로 형성하는 단계를 나타낸다. 구체적으로, 제1B도에서 상기 제2 컨택홀(19)을 포함하는 제2 절연막(17)전면에 다결정실리콘(23)을 5,000Å정도 증착한다. 이어서 상기 다결정실리콘(23)상에 도전성 불순물을 주입하여 도전성을 갖게 한다. 상기 도전성 불순물이 주입된 다결정실리콘(23: 이하 제2 도전층이라 한다.)을 에치-백(etch-back)하여 제2 도전층(23)을 형성한다. 계속해서 다음 공정에서 부착층의 양호한 증착을 위해 100:1의 HF로 상기 제2 도전층을 세척한다. 상기 제2 도전층(23)을 갖는 제2 절연막(17)전면에 부착층(adhesion layer:25)을 형성한다. 상기 부착층(25)으로서는 티타늄(Ti)이나 탄탈륨(Ta)을 사용해서 형성한다. 상기 부착층(25)전면에는 확산장벽층(27)을 계속해서 형성한다. 상기 확산장벽층(27)은 하기의 하부전극(29)과 상기 제2 도전층(23)이 반응하여 하기 하부전극(29)의 전기적 저항치가 높아지는 것을 막고 하기 고유전체막(33)의 전기적 특성열화를 막기 위한 것이다. 상기 확산장벽층(27)은 질화티타늄(TiN)을 사용하여, 200-300Å의 두께로 형성한다. 계속해서 상기 확산장벽층(27)상에 하부전극(29)을 형성한다. 상기 하부전극(29)은 내열성 금속인 백금(Pt)을 사용하고, 스퍼트(sputter)방식을 이용해서 2,000-3,000Å두께로 형성한다. 계속해서 상기 하부전극(29)상에 포토레지스트(31)를 증착한다.FIG. 1C illustrates a step of forming the diffusion barrier layer and the lower electrode in sequence. Specifically, in FIG. 1B, polysilicon 23 is deposited on the entire surface of the second insulating layer 17 including the second contact hole 19 by about 5,000 kPa. Subsequently, a conductive impurity is injected onto the polysilicon 23 to make it conductive. The second conductive layer 23 is formed by etching back the polysilicon (23) (hereinafter referred to as a second conductive layer) into which the conductive impurities are injected. Subsequently, the second conductive layer is washed with 100: 1 HF for good deposition of the adhesion layer in the next process. An adhesion layer 25 is formed on the entire surface of the second insulating layer 17 having the second conductive layer 23. As said adhesion layer 25, it forms using titanium (Ti) or tantalum (Ta). A diffusion barrier layer 27 is continuously formed on the entire surface of the adhesion layer 25. The diffusion barrier layer 27 prevents the lower electrode 29 and the second conductive layer 23 from reacting with each other to increase the electrical resistance of the lower electrode 29 and the electrical characteristics of the high-k dielectric layer 33. It is to prevent deterioration. The diffusion barrier layer 27 is formed using a titanium nitride (TiN) to a thickness of 200-300-. Subsequently, a lower electrode 29 is formed on the diffusion barrier layer 27. The lower electrode 29 uses platinum (Pt), which is a heat resistant metal, and is formed to have a thickness of 2,000-3,000 kPa using a sputter method. Subsequently, a photoresist 31 is deposited on the lower electrode 29.
제1D도는 상부전극을 형성하는 단계를 나타낸다. 구체적으로, 제1C도에서 상기 포토레지스트(31)를 마스크로 해서 상기 하부전극(29), 확산장벽층(27) 및 부착층(25)을 순차적으로 건식식각한다. 상기 하부전극(29)의 상부 및 측벽과 상기 확산장벽층(27) 및 부착층(25)의 측벽은 스토리지 노드 패턴을 형성한다. 계속되는 공정으로 상기 스토리지 노드 패턴전면에 고유전체막(33)을 형성한다. 상기 고유전체막(33)으로는 BSTO계열의 재료를 사용하며, 유기금속화학기상증착(Metal Organic Chemical Vapor Deposition 이하 MOCVD라 한다.)을 이용해서 500Å두께로 형성한다. 계속해서, 상기 고유전체막(33)상에 상부전극(35)을 형성한다. 상기 상부전극 (35)의 재료는 상기 하부전극(29)과 같은 내열성금속인 백금(Pt)을 사용하며 스퍼트(sputter)방식을 이용해서 1,000-2,000Å두께로 형성한다. 계속해서 통상의 수순을 거쳐서 상부금속배선을 형성하여 커패시터를 완성한다.1D illustrates a step of forming the upper electrode. Specifically, in FIG. 1C, the lower electrode 29, the diffusion barrier layer 27, and the adhesion layer 25 are sequentially dry-etched using the photoresist 31 as a mask. Upper and sidewalls of the lower electrode 29 and sidewalls of the diffusion barrier layer 27 and the adhesion layer 25 form a storage node pattern. Subsequently, a high dielectric film 33 is formed on the entire surface of the storage node pattern. As the high dielectric film 33, a BSTO-based material is used. The high dielectric film 33 is formed to have a thickness of 500 mV using organic metal chemical vapor deposition (hereinafter referred to as MOCVD). Subsequently, an upper electrode 35 is formed on the high dielectric film 33. The material of the upper electrode 35 is made of platinum (Pt), which is the same heat resistant metal as the lower electrode 29, and is formed to a thickness of 1,000-2,000 kPa using a sputter method. Subsequently, the upper metal wiring is formed through the usual procedure to complete the capacitor.
종래의 기술을 이용한 반도체장치의 커패시터 제조방법은 고유전체막으로서 BSTO계열의 고유전체를 이용함으로써 커패시터의 전극구조를 단순한 스택(stack)형으로 형성할 수 있다. 따라서 공정의 복잡함을 피할 수 있고 캐패시턴스를 크게할수 있는 장점은 있으나, 상기 확산방지층 및 부착층의 Ti이나 TiN이 상기 고유전체막인 BSTO계열막의 산소와 반응하여 금속산화물(Ti2O3, TiO 및 TiO2)을 형성하는 단점도 있다. 따라서 상기 BSTO막의 산소가 부족해지고, 이러한 산소의 유출에 의한 상기 BSTO계열막의 산소 빈자리(Vacancy)를 통해서 상, 하부전극간에 누설전류가 증가하게 되어 막이 약화된다. 이와같은 고유전체막의 약화는 상기 스토리지노드 패턴의 확산방지층 및 부착층의 측벽에 산화막(SiO2)간격자를 형성함으로써 막을 수는 있지만, 상기 산화막간격자를 형성하는 만큼, 스토리지노드사이의 간격은 좁아지게 된다. 따라서 256M DRAM이상의 디바이스(Device)에서는 노드사이의 간격이 0.16-0.20㎛이기 때문에 상기 산화막간격자가 붙거나 BST막이 붙어버리게 되고 상기 산화막간격자에 의해 커패시터의 캐패시턴스가 감소하게 된다.In the method of manufacturing a capacitor of a semiconductor device using a conventional technology, an electrode structure of a capacitor can be formed in a simple stack type by using a BSTO series high dielectric material as a high dielectric film. Therefore, the complexity of the process can be avoided and the capacitance can be increased. However, Ti or TiN of the diffusion barrier layer and the adhesion layer reacts with oxygen of the BSTO-based film, which is the high-k dielectric film, such as metal oxides (Ti 2 O 3 , TiO and There is also a disadvantage of forming TiO 2 ). Therefore, the oxygen of the BSTO film is insufficient, and the leakage current increases between the upper and lower electrodes through the oxygen vacancies of the BSTO series film due to the outflow of oxygen, thereby weakening the film. Such weakening of the high-k dielectric film can be prevented by forming an oxide film (SiO 2 ) gap on the sidewalls of the diffusion barrier layer and the adhesion layer of the storage node pattern, but the gap between the storage nodes is narrowed as much as the oxide film gap is formed. do. Therefore, in devices of 256M DRAM or larger, the interval between nodes is 0.16-0.20 탆, so that the oxide gap or the BST layer is stuck, and the capacitance of the capacitor is reduced by the oxide gap.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로 확산방지층 및 부착층의 측벽표면을 산화시킨 반도체장치의 커패시터를 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a capacitor of a semiconductor device in which the sidewall surfaces of the diffusion barrier layer and the adhesion layer are oxidized to solve the above problems.
본 발명의 또 다른 목적은 상기 커패시터를 제조하기에 적합한 반도체장치의 커패시터 제조방법을 제공하는 것이다.Still another object of the present invention is to provide a capacitor manufacturing method of a semiconductor device suitable for manufacturing the capacitor.
상기 목적달성을 위해 본 발명은 반도체기판상에 형성된 트랜지스터:The present invention for achieving the above object is a transistor formed on a semiconductor substrate:
상기 트랜지스터를 포함하는 반도체기판 전면에 형성된 제1 컨택홀을 갖는 제1 절연막:A first insulating film having a first contact hole formed on an entire surface of a semiconductor substrate including the transistor;
상기 제1 컨택홀을 매립하여 형성된 제1 도전층;A first conductive layer formed by filling the first contact hole;
상기 제1 도전층 및 제1 절연막상에 형성된 제2 컨택홀을 갖는 제2 절연막;A second insulating film having a second contact hole formed on the first conductive layer and the first insulating film;
상기 제2 컨택홀의 측벽에 형성된 스페이서(spacer):A spacer formed on the sidewall of the second contact hole:
상기 제2 컨택홀을 매립하여 형성된 제2 도전층:A second conductive layer formed by filling the second contact hole;
상기 제2 도전층 및 제2 절연막상에 순차적으로 형성된 부착층, 확산장벽층 및 하부전극:An adhesion layer, a diffusion barrier layer, and a lower electrode sequentially formed on the second conductive layer and the second insulating layer:
상기 하부전극의 상부 및 측벽과 상기 확산장벽층 및 부착층의 측벽으로 형성된 스토리지노드 패턴:A storage node pattern formed of upper and sidewalls of the lower electrode and sidewalls of the diffusion barrier layer and the adhesion layer:
상기 확산장벽층 및 부착층의 측벽의 표면을 감싸는 모양으로 형성된 산화막:An oxide film formed to surround surfaces of the sidewalls of the diffusion barrier layer and the adhesion layer:
상기 스토리지노드 패턴전면에 형성된 고유전체막; 및A high dielectric film formed on the entire surface of the storage node pattern; And
상기 고유전체막상에 형성된 상부전극으로 구성되는 것을 특징으로 하는 반도체장치의 커패시터를 제공한다.Provided is a capacitor of a semiconductor device, comprising: an upper electrode formed on the high dielectric film.
상기 하부전극을 Ru, RuO2및 Pt로 이루어진 일군중 선택된 어느 하나로 구성되어 있다. 또한 그 두께는 2000-3000Å를 갖는다. 그리고 상기 확산장벽층 및 부착층은 Ti 나 TiN으로 구성되어 있고, 스페이서는 질화막으로 구성되어 있다. 여기서 질화막은 300Å두께를 갖는다. 상기 측벽산화막은 상기 확산장벽층과 부착층의 측벽부분에만 형성되어 있고 감싸는 형태가 된다.The lower electrode is composed of any one selected from the group consisting of Ru, RuO 2 and Pt. The thickness also has 2000-3000 mm 3. The diffusion barrier layer and the adhesion layer are made of Ti or TiN, and the spacer is made of a nitride film. Here, the nitride film has a thickness of 300 mm 3. The sidewall oxide film is formed only on the sidewall portions of the diffusion barrier layer and the adhesion layer, and forms a wrap.
상기 또 다른 목적달성을 위해 본 발명은 반도체기판상에 트랜지스터를 형성하는 단계:According to another aspect of the present invention, a transistor is formed on a semiconductor substrate.
상기 반도체기판 전면에 제1 컨택홀을 갖는 제1 절연막을 형성하는 단계;Forming a first insulating film having a first contact hole on the entire surface of the semiconductor substrate;
상기 제1 컨택홀을 매립하여 제1 도전층을 형성하는 단계:Filling the first contact hole to form a first conductive layer:
상기 제1 도전층 및 제1 절연막상에 제2 컨택홀을 갖는 제2 절연막을 형성하는 단계:Forming a second insulating film having a second contact hole on the first conductive layer and the first insulating film:
상기 제2 컨택홀의 측벽에 스페이서(spacer)를 형성하는 단계;Forming a spacer on a sidewall of the second contact hole;
상기 제2 컨택홀을 매립하여 제2 도전층을 형성하는 단계:Filling the second contact hole to form a second conductive layer:
상기 제2 도전층 및 제2 절연막상에 부착층, 확산장벽층 및 하부전극을 순차적으로 형성하는 단계;Sequentially forming an adhesion layer, a diffusion barrier layer, and a lower electrode on the second conductive layer and the second insulating layer;
상기 하부전극의 상부 및 측벽과 상기 확산장벽층 및 부착층의 측벽으로 구성되는 스토리지노드 패턴을 형성하는 단계;Forming a storage node pattern including upper and sidewalls of the lower electrode and sidewalls of the diffusion barrier layer and the adhesion layer;
상기 확산장벽층 및 부착층의 측벽표면을 감싸는 산화막을 형성하는 단계;Forming an oxide film surrounding the sidewall surfaces of the diffusion barrier layer and the adhesion layer;
상기 스토리지노드 패턴상에 고유전체막을 형성하는 단계: 및Forming a high dielectric film on the storage node pattern:
상기 고유전체막상에 상부전극을 형성하는 단계를 포함하는 반도체장치의 커패시터 제조방법을 제공한다.It provides a method for manufacturing a capacitor of a semiconductor device comprising the step of forming an upper electrode on the high dielectric film.
상기 하부전극은 Ru, RuO2및 Pt로 이루어지는 일군중 선택된 어느 하나를 사용하여 형성하는 것이 바람직하다. 또한 상기 상부전극은 Pt, Ru, TiN 및 RuO2로 이루어지는 일군중 선택된 어느 하나를 사용해서 형성하는 것이 바람직하다. 그리고 상기 하부전극은 스퍼트(sputter)방식을 이용해서 2,000-3,000Å두께로 증착하며, 두께조절이 가능하다. 또한 상기 상부전극은 스퍼트(sputter)방식을 이용해서 1,000Å두께로 형성하는 것이 바람직하다. 상기 제2 절연막은 3,000Å의 두께로 형성하는 것이 바람직하다. 상기 스페이서(spacer)는 질화막(Si3N4)을 사용하고 LPCVD방식을 이용해서 300Å두께로 형성하는 것이 바람직하다. 상기 제2 도전층은 5,000Å의 두께로 증착하고, 상기 제2 도전층을 형성한 후 자연산화막(native oxide)을 제거하기 위해서 100:1의 HF를 45초간 진행하는 것이 바람직하다. 그리고 상기 부착층 및 확산장벽층은 Ti 및 TiN막을 각각 사용하여 형성하고, 그 두께는 200-300Å정도로 형성하는 것이 바람직하다. 상기 스토리지노드를 형성하는 확산장벽층 및 부착층의 측벽의 산화는 산소기체를 고온에서 흘려줌으로써 형성하며, 급속열처리(Rapid Thermal Processing: 이하 RTP라한다.)나 노(Furnace)에서 산화시키는 것도 가능하다. 그리고 상기 확산장벽층 및 부착층의 측벽의 산화는 상기 Ti 및 TiN의 Ti가 완전히 TiO2가 되도록 산화시키는 것이 바람직하다. 또한 산화시간은 TiO2가 상기 제2 도전층 내부까지 형성되지 않을 시간으로 하여 실시한다. 상기 고유전체막은 BSTO계열의 고유전체를 사용하여 형성하는 것이 바람직하고, 상기 BSTO계열의 막은 상기 부착층 및 확산장벽층의 측벽을 산화시킬 때와 같은 온도에서 인-시류(in-situ)로서 MOCVD방식을 이용해서 600℃이상의 고온에서 형성하는 것이 바람직하다.The lower electrode is preferably formed using any one selected from the group consisting of Ru, RuO 2 and Pt. In addition, the upper electrode is preferably formed using any one selected from the group consisting of Pt, Ru, TiN and RuO 2 . And the lower electrode is deposited to a thickness of 2,000-3,000- by the sputter method (sputter), the thickness can be adjusted. In addition, the upper electrode is preferably formed to a thickness of 1,000 kHz using a sputter method. The second insulating film is preferably formed to a thickness of 3,000 kPa. The spacer is preferably formed to have a thickness of 300 kHz using a nitride film (Si 3 N 4 ) and by LPCVD method. The second conductive layer is deposited to a thickness of 5,000 Å, and after forming the second conductive layer, it is preferable to proceed with 100: 1 HF for 45 seconds to remove the native oxide. The adhesion layer and the diffusion barrier layer are formed using Ti and TiN films, respectively, and the thickness thereof is preferably about 200-300 GPa. Oxidation of the sidewalls of the diffusion barrier layer and the adhesion layer forming the storage node is formed by flowing oxygen gas at a high temperature, and may be oxidized in Rapid Thermal Processing (hereinafter referred to as RTP) or Furnace. Do. The oxidation of the sidewalls of the diffusion barrier layer and the adhesion layer is preferably oxidized such that Ti of Ti and TiN is completely TiO 2 . In addition, the oxidation time is performed as a time when TiO 2 is not formed to the inside of the second conductive layer. Preferably, the high-k dielectric film is formed using a high-k dielectric of BSTO series, and the BSTO-based film is MOCVD as in-situ at the same temperature as oxidizing sidewalls of the adhesion layer and the diffusion barrier layer. It is preferable to form at high temperature of 600 degreeC or more using a system.
본 발명은 확산장벽층 및 부착층의 측벽의 표면자체를 고유전체막 증착전에 산화시켜 금속산화물로 바꿈으로써 상기 측벽으로 인한 고유전체막의 약화를 막을 수 있다. 따라서 누설전류를 막을 수 있고, 또한 측벽의 표면상에서 고유전체막에 의한 금속산화물의 발생을 방지함으로써 커패시터의 용량저하를 막을 수 있다.The present invention can prevent the weakening of the high dielectric film due to the side wall by oxidizing the surface itself of the side wall of the diffusion barrier layer and the adhesion layer to metal oxide by depositing the high dielectric film before deposition. Therefore, the leakage current can be prevented, and the capacity reduction of the capacitor can be prevented by preventing the generation of the metal oxide by the high dielectric film on the surface of the side wall.
이하, 본 발명의 실시예를 첨부된 도면과 함께 상세하게 설명한다.Hereinafter, embodiments of the present invention will be described in detail with the accompanying drawings.
제2A도 내지 제2E도는 본 발명을 이용한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.2A to 2E are diagrams showing step by step capacitors of a semiconductor device and a method of manufacturing the same according to the present invention.
제2A도는 제1 컨택홀을 형성하는 단계를 나타낸다. 구체적으로, 반도체기판 (50)상에 웰(Well:52)을 형성하고 필드 산화막(field oxide:54)를 성장시킨다. 상기 필드 산화막(54)에 의해 소자분리영역을 확보하고, 활성영역(도시되지 않음)을 형성한다. 상기 활성영역상에 게이트 산화막(55)을 증착한다. 상기 게이트 산화막(55)상에 게이트전극(56)을 형성한다. 상기 결과물을 포함하는 반도체기판(50) 전면에 p형이나 n형의 불순물을 주입하여 소오스(source:53) 및 드레인(drain:53a)을 형성하여 트랜지스터를 형성한다. 상기 게이트전극에 실리사이드(도시안함)를 형성하여 워드라인(word-line:도시안함)을 형성한다. 계속해서 상기 게이트전극(56)상에 게이트절연막(58)을 형성한다. 상기 결과물을 포함하는 상기 반도체기판(50)전면에 제1 절연막(60)을 형성한다. 이어서 상기 제1 절연막(60)상에 포토레지스트(61)를 도포한 다음, 상기 포토레지스트(61)를 마스크로 하여 상기 제1 절연막(60)을 건식식각하여 제1 컨택홀(62)을 형성한다. 이때 건식식각은 상기 소오스의 표면이 드러날 때 까지 실시한다. 계속해서 상기 포토레지스트(61)를 제거한다.2A illustrates forming a first contact hole. Specifically, a well 52 is formed on the semiconductor substrate 50, and a field oxide 54 is grown. An isolation region is ensured by the field oxide film 54, and an active region (not shown) is formed. A gate oxide film 55 is deposited on the active region. A gate electrode 56 is formed on the gate oxide film 55. A p-type or n-type impurity is implanted in the entire surface of the semiconductor substrate 50 including the resultant to form a source 53 and a drain 53a to form a transistor. Silicide (not shown) is formed on the gate electrode to form a word line (not shown). Subsequently, a gate insulating film 58 is formed on the gate electrode 56. The first insulating layer 60 is formed on the entire surface of the semiconductor substrate 50 including the resultant product. Subsequently, the photoresist 61 is coated on the first insulating layer 60, and then the first insulating layer 60 is dry-etched using the photoresist 61 as a mask to form a first contact hole 62. do. Dry etching is performed until the surface of the source is exposed. Subsequently, the photoresist 61 is removed.
제2B도는 제2 컨택홀을 형성하는 단계를 나타낸다. 구체적으로, 상기 제1 컨택홀을 포함하는 반도체기판 전면에 다결정실리콘(64)을 형성한 후 도전성불순물을 주입한다. 상기 도전성불순물이 주입된 다결정실리콘(64:이하 제1 도전층이라 한다.)을 에치-백(etch-back)하여 상기 제1 컨택홀에 제1 도전층을 형성한다. 계속해서 상기 제1 도전층을 갖는 제1 절연막(60)전면에 제2 절연막(66)으로서 BPSG를 증착하여 평탄화한다. 이때 BPSG는 3,500Å의 두께로 형성한다. 상기 제2 절연막(66)상에 포토레지스트(67)를 도포한다. 상기 포토레지스트(67)를 마스크로해서 상기 제2 절연막(66)을 건식식각하여 제2 컨택홀(68)을 형성한다. 상기 제2 절연막(66)의 식각은 상기 제1 도전층(64)의 계면이 드러날 때 까지 실시한다.2B illustrates a step of forming a second contact hole. Specifically, after the polysilicon 64 is formed on the entire surface of the semiconductor substrate including the first contact hole, conductive impurities are injected. The first conductive layer is formed in the first contact hole by etching back the polysilicon (64) (hereinafter referred to as a first conductive layer) into which the conductive impurities are injected. Subsequently, BPSG is deposited as a second insulating film 66 on the entire surface of the first insulating film 60 having the first conductive layer to planarize. At this time, BPSG is formed to a thickness of 3,500Å. The photoresist 67 is coated on the second insulating layer 66. The second contact hole 68 may be formed by dry etching the second insulating layer 66 using the photoresist 67 as a mask. The etching of the second insulating layer 66 is performed until the interface of the first conductive layer 64 is exposed.
제2C도는 확산장벽층 및 하부전극을 순차적으로 형성하는 단계를 나타낸다. 구체적으로, 상기 제2 컨택홀(68)을 갖는 제2 절연막(66)전면에 질화막(Si3N4)을 형성한 다음, 그대로 에치-백(etch-back)하면 상기 제2 컨택홀(68)의 측벽에 질화막 스페이서(spacer:70)가 형성된다. 상기 질화막 스페이서(70)는 LPCVD 방식을 이용해서 300Å두께로 형성한다. 상기 스페이서(spacer)는 이후 진행될 도전성 다결정실리콘을 증착하기 전에 상기 결과물에 형성된 자연 산화막(Native oxide)을 제거하기 위한 100:1HF에 의한 세척과정에서 제2 컨택홀(68)의 측벽이 침식을 받아 비트 라인(bit-line)이 침식되는 것을 막기 위한 것이다. 계속해서 상기 제2 컨택홀(68)을 갖는 제2 절연막(66)의 전면에 다결정실리콘(72)을 증착한다. 이때 상기 다결정실리콘은 그 두께를 5,000Å으로 형성한다. 상기 다결정실리콘(72)상에 도전성 불순물을 주입하고 에치-백(etch-back)을 실시한다. 이렇게 함으로써 상기 제2 컨택홀(68)에 상기 도전성불순물이 주입된 다결정실리콘(72:이하 제2 도전층이라 한다.)이 형성된다. 계속해서 상기 증착과정에서 형성된 자연산화막 (NativeOxide)을 제거하기 위해 100:1HF를 45초간 진행한다. 계속해서 상기 제2 도전층 (72)을 갖는 상기 제2 절연막(66)전면에 부착층(74)을 형성한 다음, 그 위에 확산방지층(76)을 형성한다. 계속해서 상기 확산방지층(76)상에 하부전극(78)을 형성한다. 상기 부착층(74)은 티타늄(Ti)을 사용하고 상기 확산방지층(76)으로는 질화티타늄(TiN)막을 사용하여 형성한다. 상기 Ti 및 TiN막을 대신해서 탄탈늄(Ta)막도 사용 가능하다. 상기 부착층(74) 및 확산방지층(76)의 두께는 200-300Å정도로 형성한다. 상기 하부전극(78)은 Ru, RuO2및 Pt로 이루어지는 일군중 선택된 어느하나를 사용하고(예컨데, 백금(Pt)), 스퍼트(Sputter)방식을 이용해서 2,000-3,000Å정도의 두께로 형성한다. 그리고 그 두께는 조절이 가능하다. 이때 상기 하부전극(78)은 힐록(Hillock)을 제거하기 위해서 높은 전력(High power)으로 증착해야 하며, 계속해서 상기 하부전극(78)상에 포토레지스트(80)를 형성한다.2C illustrates a step of sequentially forming the diffusion barrier layer and the lower electrode. Specifically, when the nitride film (Si 3 N 4 ) is formed on the entire surface of the second insulating film 66 having the second contact hole 68, and then etch-back as it is, the second contact hole 68 The nitride film spacers 70 are formed on the sidewalls of the substrate. The nitride film spacer 70 is formed to have a thickness of 300 mW using the LPCVD method. The spacer is eroded by sidewalls of the second contact hole 68 during the cleaning process by 100: 1HF to remove the native oxide formed on the resultant before depositing the conductive polysilicon. This is to prevent bit-line erosion. Subsequently, polysilicon 72 is deposited on the entire surface of the second insulating layer 66 having the second contact hole 68. At this time, the polysilicon forms a thickness of 5,000 kPa. Conductive impurities are implanted onto the polysilicon 72 and etch-back is performed. In this way, polycrystalline silicon 72 (hereinafter referred to as a second conductive layer) into which the conductive impurities are injected is formed in the second contact hole 68. Subsequently, 100: 1HF is performed for 45 seconds to remove the native oxide film formed during the deposition process. Subsequently, an adhesion layer 74 is formed on the entire surface of the second insulating layer 66 having the second conductive layer 72, and then a diffusion barrier layer 76 is formed thereon. Subsequently, a lower electrode 78 is formed on the diffusion barrier layer 76. The adhesion layer 74 is formed of titanium (Ti), and the diffusion barrier layer 76 is formed of a titanium nitride (TiN) film. A tantalum (Ta) film can also be used in place of the Ti and TiN films. The thickness of the adhesion layer 74 and the diffusion barrier layer 76 is about 200-300Å. The lower electrode 78 is formed of any one selected from the group consisting of Ru, RuO 2, and Pt (for example, platinum (Pt)), and is formed to a thickness of about 2,000-3,000 μs using a sputter method. . And the thickness is adjustable. In this case, the lower electrode 78 must be deposited at high power to remove the hillock, and then the photoresist 80 is formed on the lower electrode 78.
제2D는 부착층 및 확산방지층의 측벽에 산화막을 형성하는 단계를 나타낸다. 구체적으로, 상기 포토레지스트(80)를 마스크로해서 상기 하부전극(78), 확산방지층(76) 및 부착층(74)을 순차적으로 건식식각한다. 이때 식각은 상기 제2 절연막(66)의 계면이 드러날 때까지 실시한다. 이렇게 함으로써 상기 제2 도전층(72)의 상부와 상기 제2 도전층(72)을 감싸는 상기 제2 절연막(66)의 상부 일부를 점유하는 상기 부착층(74)의 측벽과 상기 확산방지층(76)의 측벽 및 상기 하부전극(78)의 상부와 측벽으로 구성되는 스토리지노드 패턴이 형성된다. 이어서 상기 포토레지스트(80)는 플라즈마를 이용해서 제거한후 남아있는 찌꺼기는 유기용액으로 씻어낸다. 계속해서 상기 부착층(74)과 확산방지층(76)의 측벽을 산화시켜서 다음 공정에서 형성되는 고유전체막과의 접촉을 막는다. 상기 부착층(74) 및 확산방지층(76)의 측벽의 산화는 하기의 고유전체막 증착전 고온에서 산소가스를 흘려줌으로써 가능하며, 급속열처리(Rapid Thermal Processing)또는 노(Furnace)에서 산화시키는 것도 가능하다. 이때, 산화는 상기 부착층(74)이나, 확산장벽층(76)의 측벽의 표면에서 Ti가 완전히 TiO2로 되도록 산화시키는 것이 바람직하다. 또한, 상기 산화는 금속산화물(TiO2)이 제2 도전층(72)의 표면과 상기 확산장벽층(76) 및 부착층(74)의 측벽의 표면사이에서 임의의 두께를 갖도록 형성하되, 상기 금속산화물이 도전층(72)의 표면까지는 미치지 않도록 진행시간을 설정한다.2D shows forming an oxide film on sidewalls of the adhesion layer and the diffusion barrier layer. Specifically, the lower electrode 78, the diffusion barrier layer 76, and the adhesion layer 74 are sequentially dry-etched using the photoresist 80 as a mask. In this case, etching is performed until the interface of the second insulating layer 66 is exposed. In this way, the sidewalls of the adhesion layer 74 and the diffusion barrier layer 76 occupy an upper portion of the second conductive layer 72 and an upper portion of the second insulating layer 66 surrounding the second conductive layer 72. A storage node pattern including a sidewall of the bottom side and an upper sidewall of the lower electrode 78 is formed. Subsequently, the photoresist 80 is removed using a plasma, and the remaining residue is washed out with an organic solution. Subsequently, sidewalls of the adhesion layer 74 and the diffusion barrier layer 76 are oxidized to prevent contact with the high dielectric film formed in the next step. Oxidation of the sidewalls of the adhesion layer 74 and the diffusion barrier layer 76 may be performed by flowing oxygen gas at a high temperature before deposition of the high dielectric film, and may also be oxidized in a rapid thermal processing or a furnace. It is possible. At this time, the oxidation is preferably oxidized such that Ti is completely TiO 2 on the surface of the adhesion layer 74 or the sidewall of the diffusion barrier layer 76. In addition, the oxidation is formed so that the metal oxide (TiO 2 ) has a predetermined thickness between the surface of the second conductive layer 72 and the surface of the side wall of the diffusion barrier layer 76 and the adhesion layer 74, The running time is set so that the metal oxide does not reach the surface of the conductive layer 72.
제2E도는 상부전극을 형성하는 단계를 나타낸다. 구체적으로, 상기 스토리지노드 패턴상에 고유전체막(84)을 MOCVD방법으로 증착한다. 이때, 600℃이상의 고온에서 상기 부착층(74) 및 확산장벽층(76)의 측벽의 표면을 산화 할 때와 같은 온도에서 인-시튜(in-situ)로 형성한다. 또한 상기 고유전체막은 BSTO계열의 재료를 사용하여 형성한다. 계속해서 상기 고유전체막(84)상에 상부전극(86)을 형성한다. 상기 상부전극(86)으로는 Pt, Ru, TiN 및 RuO2로 이루어지는 일군중 선택된 어느 하나(예컨데 백금(Pt))를 사용해서 스퍼트(sputter)방식으로, 1,1000Å정도의 두께로 형성한다.2E shows a step of forming the upper electrode. Specifically, a high dielectric film 84 is deposited on the storage node pattern by MOCVD. At this time, the surfaces of the sidewalls of the adhesion layer 74 and the diffusion barrier layer 76 are formed in-situ at a temperature equal to or higher than 600 ° C. In addition, the high dielectric film is formed using a material of the BSTO series. Subsequently, an upper electrode 86 is formed on the high dielectric film 84. The upper electrode 86 is sputtered using any one selected from the group consisting of Pt, Ru, TiN, and RuO 2 (for example, platinum (Pt)), and is formed to a thickness of about 1,1000 kPa.
이상의 본 발명은 상기 고유전체막(84)을 이용하여 커패시터를 형성할 때, 상기 부착층(74) 및 확산장벽층(76)의 Ti 및 TiN막의 측벽의 표면이 상기 고유전체막(84)인 BSTO계열막과의 직접접촉을 방지하기 위해 상기 부착층(74) 및 확산방지층(76)의 측벽표면에서 Ti을 산화시켜 금속산화물(TiO2)을 형성한다. 이렇게 함으로써 상기 고유전체막(84)의 약화를 방지 할 수 있다. 상기 부착층(74) 및 확산방지층(76)의 측벽의 표면을 산화시킴으로써 커패시터의 유효면적은 감소되나, 이것은 상기 확산장벽층(76) 및 부착층(74)의 두께를 얇게하고 상기 하부전극(78)을 두껍게 하여 해결할 수 있다. 따라서 256M 이상의 고집적 디바이스(Device)에서 스토리지노드 측벽을 이용하여 캐패시턴스를 얻는것이 가능하며, 상기 Ti 및 TiN 막 대신 Ta막을 사용해서 상기 부착층(74) 및 확산장벽층(76)을 형성하더라도 동일한 효과를 얻을 수 있다.When the capacitor is formed using the high dielectric film 84, the surface of the sidewalls of the Ti and TiN films of the adhesion layer 74 and the diffusion barrier layer 76 is the high dielectric film 84. In order to prevent direct contact with the BSTO-based film, Ti is oxidized on the sidewall surfaces of the adhesion layer 74 and the diffusion barrier layer 76 to form a metal oxide (TiO 2 ). By doing so, the weakening of the high dielectric film 84 can be prevented. The effective area of the capacitor is reduced by oxidizing the surfaces of the sidewalls of the adhesion layer 74 and the diffusion barrier layer 76, but this decreases the thickness of the diffusion barrier layer 76 and the adhesion layer 74 and reduces the thickness of the lower electrode ( 78) can be solved by thickening. Therefore, it is possible to obtain capacitance by using storage node sidewalls in a high-density device of 256M or more, and the same effect is achieved even when the adhesion layer 74 and the diffusion barrier layer 76 are formed by using a Ta film instead of the Ti and TiN films. Can be obtained.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서의 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications can be made by those skilled in the art within the technical spirit of the present invention.
제1A도 내지 제1D도는 종래의 기술을 이용한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.1A to 1D are diagrams illustrating, in stages, a capacitor of a semiconductor device and a method of manufacturing the same according to the related art.
제2A도 내지 제2E도는 본 발명을 이용한 반도체장치의 커패시터 및 그 제조방법을 단계별로 나타낸 도면들이다.2A to 2E are diagrams showing step by step capacitors of a semiconductor device and a method of manufacturing the same according to the present invention.
*도면의 주요부분에 대한 부호 설명** Description of symbols on the main parts of the drawings *
50: 반도체기판. 54: 필드 옥사이드(field oxide).50: semiconductor substrate. 54: field oxide.
60: 제1 절연막. 66: 제2 절연막.60: first insulating film. 66: second insulating film.
74: 부착층. 76: 확산장벽층.74: adhesion layer. 76: diffusion barrier layer.
78: 상부전극. 84: 고유전체막.78: upper electrode. 84: high dielectric film.
82: 산화막. 86: 상부전극82: oxide film. 86: upper electrode
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