KR20000044884A - Method for forming capacitor of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming capacitor of semiconductor device is provided to deposit a thin Pt film and a thick oxide and then remove them by dry etching method to form charge storage electrodes, thereby stabilizing process and increasing capacitance. CONSTITUTION: A method for forming capacitor of semiconductor device comprises steps of: forming a first interlayer insulation film on a substrate and then forming a plug on the insulation film; forming a second interlayer insulation film on the first insulation film and then forming a contact hole to expose the plug; forming a Pt layer for storing charges and a third interlayer insulation film; sequentially etching the third interlayer insulation film and the Pt layer and then removing the third and second insulation films to form charge storage electrodes; and forming a dielectric film and cell plate to complete a capacitor.

Description

반도체 소자의 캐패시터 형성 방법Capacitor Formation Method of Semiconductor Device

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세히는 전하저장 전극으로 백금(Pt)을 사용하여 실린더형 구조의 캐패시터를 형성하므로서 소자의 캐패시턴스(capacitance) 증대 및 수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, a semiconductor device capable of increasing capacitance and improving yield of a device by forming a capacitor having a cylindrical structure using platinum (Pt) as a charge storage electrode. It relates to a method of forming a capacitor.

이상적인 캐패시터는 작은 크기에 용량이 큰 것으로 소자가 더욱더 집적화되면서 그 필요성이 대두되고 있다. 일반적으로 캐패시터의 용량은 전극면의 면적과 유전체의 유전상수가 큰 신물질 도입에 연구가 집중되고 있는 추세이다.Ideal capacitors are small in size and large in capacity, and are increasingly needed as devices become more integrated. In general, research is focused on the introduction of new materials having a large capacitor surface area and a dielectric constant of a capacitor.

현재, 널리 사용되고 있는 DRAM(Dynamic Random Access Memory)은 트랜지스터와 캐패시터가 각각 하나씩으로 구성된 셀 구조를 가지고 있으며, 이러한 셀 구조는 현재까지 크게 바뀌지 않고 유지되어 왔다. 그러나 소자의 고집적화가 빠른 속도로 진행됨에 따라 셀을 이루고 있는 트랜지스터와 캐패시터, 셀 사이의 절연을 담당하는 소자분리의 영역 크기가 크게 작아지게 되었고, 이에 따라 각 반도체 구성 요소들에 여러 문제점을 유발시키고 있다.At present, a widely used DRAM (Dynamic Random Access Memory) has a cell structure consisting of one transistor and one capacitor, and this cell structure has remained unchanged until now. However, as the high integration of the devices proceeds rapidly, the size of the area of device isolation, which is responsible for the isolation between the transistors, capacitors, and cells that make up a cell, is greatly reduced, thereby causing various problems in each semiconductor component. have.

종래의 캐패시터 면적을 증가시키려는 노력은 첫째, 캐패시터를 3차원적으로 셀 디자인하여 적층구조(stacked structure) 또는 홈구조(trench structure)로 만들므로서 소자의 면적과 간격을 확보하는 것이다. 둘째, 전하저장의 표면에 요철을 주어 유효 면적을 증가시키므로서 축전량을 확보하려는 시도인데, MPS(meta-stable polysilicon)를 전극 상부에 증착하는 방법이다. MPS는 LPCVD(low pressure chemi- cal vaper deposition) 시스템에서 실리콘을 580 ℃ 근방에서 증착할 때 폴리실리콘 표면이 반구형되면서 증착되는 것으로 HSG(hemispherical shaped grains)라고도 한다. 580 ℃의 온도는 증착된 실리콘의 구조가 비정질에서 다결정으로 변하는 천이 구역에 해당되며, 이 천이 구역은 온도와 압력, SiH4의 유속 등의 증착 변수의 함수이다. 전극의 표면을 이처럼 요철을 만들어 표면적을 증가시킬 경우 평탄화 전극 구조에 비해 약 2 배 가량 축전량을 증가시킬 수 있다.The conventional effort to increase the capacitor area is to first secure the area and spacing of the device by three-dimensional cell design of the capacitor to make a stacked structure or a trench structure. Second, it is an attempt to secure the amount of electricity by increasing the effective area by giving irregularities on the surface of the charge storage, a method of depositing a meta-stable polysilicon (MPS) on the electrode. MPS is a hemispherical shaped grains (HSG) that is deposited as a hemispherical polysilicon surface when silicon is deposited near 580 ° C in a low pressure chemical vapor deposition (LPCVD) system. The temperature of 580 ° C. corresponds to a transition zone where the structure of the deposited silicon changes from amorphous to polycrystalline, which is a function of deposition parameters such as temperature and pressure and the flow rate of SiH 4 . If the surface of the electrode is made of irregularities to increase the surface area, the amount of storage capacity can be increased by about twice that of the planarizing electrode structure.

또한, 캐패시터 구조 형성시 소자의 미세화에 따라 큰 캐패시턴스(capacitance)를 획득하기 위해 고유전율 박막의 캐패시터용 물질로의 채용이 늘어나고 있는 실정이다. 이때, 전하저장 전극은 백금(Pt)을 사용하는 것이 전기적 특성 측면에서 유리하여 사용이 검토되고 있다. 도 1은 이러한 종래의 전하저장 전극의 단면도를 나타낸다.In addition, in order to obtain a large capacitance (capacitance) in accordance with the miniaturization of the device when forming the capacitor structure, the adoption of a high dielectric constant thin film as a capacitor material is increasing. At this time, the use of platinum (Pt) for the charge storage electrode is advantageous in terms of the electrical properties has been investigated. 1 shows a cross-sectional view of such a conventional charge storage electrode.

도 1은 종래의 전하저장 전극을 설명하기 위해 도시된 단면도이다.1 is a cross-sectional view illustrating a conventional charge storage electrode.

반도체 소자를 이루기 위한 여러 요소가 형성된 기판(1)상에 층간 절연막(2)이 형성되고, 상기 층간 절연막(2)의 선택된 영역에 도프트 폴리실리콘 플러그(3)가 형성되고, 상기 층간 절연막(2)상에 상기 도프트 폴리실리콘 플러그(3)와 연결되는 전하저장 전극(4A)이 형성된다.An interlayer insulating film 2 is formed on the substrate 1 on which various elements for forming a semiconductor element are formed, a doped polysilicon plug 3 is formed in a selected region of the interlayer insulating film 2, and the interlayer insulating film ( A charge storage electrode 4A connected to the doped polysilicon plug 3 is formed on 2).

이와 같이 형성된 종래의 전하저장 전극은 백금이 사용됨에 따라 건식 식각이 힘들게 되고, 또한 전하저장 전극의 표면(4A)이 경사지게 형성되어 이상적인 패턴 형상(4B)을 도출하기가 어렵기 때문에 캐패시터의 표면적을 감소시키는 문제점이 야기되었다. 이에 따라, 캐패시턴스의 증가를 위한 전하저장 전극의 표면적을 증가시키기 위해, 두꺼운 백금을 사용할 필요가 있을 때 이러한 두꺼운 백금의 건식 식각에 의한 패턴 형성은 거의 불가능한 실정이었다.In the conventional charge storage electrode formed as described above, dry etching becomes difficult as platinum is used, and since the surface 4A of the charge storage electrode is formed to be inclined, it is difficult to derive the ideal pattern shape 4B, thereby reducing the surface area of the capacitor. The problem of reducing has been caused. Accordingly, in order to increase the surface area of the charge storage electrode for increasing the capacitance, when it is necessary to use thick platinum, pattern formation by dry etching of such thick platinum was almost impossible.

따라서, 본 발명의 목적은 상기한 문제점을 해결하기 위해 두꺼운 산화막을 이용하여 노광 공정 및 산화막 식각 공정을 진행하여 캐패시터의 형상을 형성한 후, 다시 얇은 백금 및 두꺼운 산화막을 증착하고 이를 산화막 및 백금의 전면 건식 식각 공정에 의해 산화막 및 백금을 제거하여 실린더형 전하저장 전극을 형성하므로서 공정의 안정화 및 캐패시턴스를 증가시킬 수 있는 반도체 소자의 캐패시터의 형성 방법을 제공하는데 있다.Accordingly, an object of the present invention is to perform the exposure process and the oxide film etching process using a thick oxide film in order to solve the above problems, after forming the shape of the capacitor, and then again depositing a thin platinum and thick oxide film and the oxide and platinum The present invention provides a method of forming a capacitor of a semiconductor device capable of increasing stabilization and capacitance of a process by removing a oxide film and platinum by a front dry etching process to form a cylindrical charge storage electrode.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 캐패시터 형성 방법은 반도체 소자를 이루기 위한 여러 요소가 형성된 기판상에 제 1 층간 절연막을 형성한 후, 상기 제 1 층간 절연막에 플러그를 형성하는 단계와; 상기 플러그가 형성된 상기 제 1 층간 절연막상에 제 2 층간 절연막을 형성한 후, 상기 플러그가 노출되도록 상기 제 2 층간 절연막에 콘택홀을 형성하는 단계와; 상기 콘택홀을 포함하는 전체 구조상에 전하저장 전극용 백금층 및 제 3 층간 절연막을 순차적으로 형성하는 단계와; 전면 식각 공정을 통해 상기 제 3 층간 절연막 및 전하저장 전극용 백금층을 순차적으로 식각한 후, 잔류된 상기 제 3 및 제 2 층간 절연막을 제거하여 전하저장 전극을 형성하는 단계와; 상기 전하저장 전극을 둘러쌓는 유전체막 및 셀 플레이트를 순차적으로 형성하여 캐패시터를 완성하는 단계를 포함하여 이루어진 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor device, the method including forming a first interlayer insulating film on a substrate on which various elements for forming a semiconductor device are formed, and then forming a plug in the first interlayer insulating film Wow; Forming a second interlayer insulating film on the first interlayer insulating film on which the plug is formed, and then forming a contact hole in the second interlayer insulating film to expose the plug; Sequentially forming a platinum layer for a charge storage electrode and a third interlayer insulating film on the entire structure including the contact hole; Sequentially etching the third interlayer insulating film and the platinum layer for the charge storage electrode through an entire surface etching process, and then removing the remaining third and second interlayer insulating films to form a charge storage electrode; And sequentially forming the dielectric film and the cell plate surrounding the charge storage electrode to complete the capacitor.

도 1은 종래의 전하저장 전극을 설명하기 위해 도시된 단면도.1 is a cross-sectional view illustrating a conventional charge storage electrode.

도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 순차적으로 나타낸 단면도.2 (a) to 2 (d) are cross-sectional views sequentially illustrating a method of forming a capacitor of a semiconductor device according to the present invention.

〈도면의 주요 부분에 대한 부호 설명〉<Description of Signs of Major Parts of Drawings>

1 및 11 : 반도체 기판 2 : 층간 절연막1 and 11: semiconductor substrate 2: interlayer insulating film

3 : 도프트 폴리실리콘 플러그 4A : 전하저장 전극(실제 식각시)3: doped polysilicon plug 4A: charge storage electrode (actual etching)

4B : 전하저장 전극(식각시 이상적인 패턴)4B: charge storage electrode (ideal pattern for etching)

12 : 제 1 층간 절연막 13 : 플러그12 first interlayer insulating film 13 plug

14 : 제 2 층간 절연막 15 : 콘택홀14: second interlayer insulating film 15: contact hole

16 : 백금층(전하저장 전극) 17 : 제 3 층간 절연막16: platinum layer (charge storage electrode) 17: third interlayer insulating film

18 : 유전체막 19 : 셀 플레이트18 dielectric film 19 cell plate

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2(a) 내지 도 2(d)는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 순차적으로 나타낸 단면도이다.2 (a) to 2 (d) are cross-sectional views sequentially illustrating a method of forming a capacitor of a semiconductor device according to the present invention.

도 2(a)를 참조하여 설명하면, 반도체 소자를 이루기 위한 여러 요소가 형성된 기판(11)상에 제 1 층간 절연막(12)을 형성한 후, 상기 제 1 층간 절연막(12)의 선택된 영역에 감광막 패턴(도시 안됨)을 형성한다. 상기 감광막 패턴을 이용한 식각 공정을 통해 제 1 층간 절연막(12)에 콘택홀(도시 안됨)을 형성한다. 상기 콘택홀을 포함하는 제 1 층간 절연막(12)상에 도핑된 폴리실리콘을 콘택홀이 충분히 매립되도록 증착한 후, 전면 식각 공정을 실시하여 콘택홀에만 잔류되도록 식각하여 폴리실리콘 플러그(13)를 형성한다.Referring to FIG. 2 (a), after forming the first interlayer insulating layer 12 on the substrate 11 on which various elements for forming a semiconductor device are formed, the first interlayer insulating layer 12 is formed in the selected region of the first interlayer insulating layer 12. A photoresist pattern (not shown) is formed. A contact hole (not shown) is formed in the first interlayer insulating layer 12 through an etching process using the photoresist pattern. After the polysilicon doped on the first interlayer insulating layer 12 including the contact hole is deposited to sufficiently fill the contact hole, the polysilicon plug 13 is etched to remain only in the contact hole by performing a front etching process. Form.

상기 제 1 층간 절연막(12)은 1000 내지 3000 Å 정도의 두께로 형성되고, LPCVD(Low Pressure Chemical Vapor Deposition) 산화막을 사용하여 형성되는데, 상기 산화막은 언도프트(undoped) 또는 도프트(doped) 산화막을 사용한다. 또한, 상기 제 1 층간 절연막(12)상에 질화막을 형성하므로서 후속 콘택홀 형성을 위한 식각 공정시 식각 정지층(etch stop layer)으로 사용할 수 있다.The first interlayer insulating film 12 is formed to a thickness of about 1000 to 3000 GPa, and is formed using a low pressure chemical vapor deposition (LPCVD) oxide film, which is an undoped or doped oxide film. Use In addition, since the nitride layer is formed on the first interlayer insulating layer 12, the nitride layer may be used as an etch stop layer during an etching process for forming subsequent contact holes.

상기 폴리실리콘 플러그(13)는 도프트 폴리실리콘을 사용하는데, 폴리실리콘 대신에 고융점의 금속을 사용할 수 도 있다.The polysilicon plug 13 uses doped polysilicon, and a high melting point metal may be used instead of polysilicon.

도 2(b)를 참조하여 설명하면, 상기 폴리실리콘 플러그(13)가 형성된 제 1 층간 절연막(12)상에 제 2 층간 절연막(14)을 형성한다. 캐패시터 영역을 형성하기 위해, 상기 제 2 층간 절연막(14)상의 선택된 영역에 감광막 패턴(도시 안됨)을 형성한 후, 상기 감광막 패턴을 마스크로 이용한 식각 공정을 통해 제 2 층간 절연막(14)을 식각하여 콘택홀(15)을 형성한다. 상기 콘택홀(15)을 포함하는 전체 구조상에 전하저장 전극용 백금층(16; Pt)을 형성한 후, 상기 전체 구조상에 제 3 층간 절연막(17)을 형성한다.Referring to FIG. 2B, a second interlayer insulating layer 14 is formed on the first interlayer insulating layer 12 on which the polysilicon plug 13 is formed. After forming a photoresist pattern (not shown) on a selected region on the second interlayer insulating layer 14 to form a capacitor region, the second interlayer insulating layer 14 is etched through an etching process using the photoresist pattern as a mask. To form a contact hole 15. After the platinum layer 16 (Pt) for the charge storage electrode is formed on the entire structure including the contact hole 15, a third interlayer insulating layer 17 is formed on the entire structure.

상기 제 2 및 제 3 층간 절연막(14 및 17)은 LPCVD 산화막을 사용하며, 제 1 층간 절연막(12)과 비교하여 습식 식각시 식각 선택비가 큰 물질로 형성된다. 상기 전하저장 전극용 백금층(16)은 보이드(void)가 생기지 않도록 얇게 형성한다. 또한, 상기 제 2 층간 절연막(14)상에 질화막을 형성하므로서 후속 전하저장 전극용 백금층(16)의 전면 식각 공정시 식각 정지층(etch stop layer)으로 사용한다.The second and third interlayer insulating layers 14 and 17 use an LPCVD oxide film, and are formed of a material having a higher etching selectivity during wet etching as compared with the first interlayer insulating layer 12. The platinum layer 16 for the charge storage electrode is formed thin so that voids do not occur. In addition, the nitride layer is formed on the second interlayer insulating layer 14 to be used as an etch stop layer during the entire surface etching process of the platinum layer 16 for the subsequent charge storage electrode.

상기 전하저장 전극용 백금층(16) 하부에는 이리듐(Ir), 티타늄 나이트라이드(TiN) 등의 다른 금속막을 형성하여 백금의 열적, 기계적 성질을 향상시킬 수 있다. 이때, 전하저장 전극용 백금층(16) 측면으로 노출되는 상기 금속막은 습식 식각 공정을 통해 제거할 수 있다.A lower metal layer such as iridium (Ir) and titanium nitride (TiN) may be formed below the platinum layer 16 for the charge storage electrode to improve thermal and mechanical properties of platinum. In this case, the metal film exposed to the platinum layer 16 for the charge storage electrode may be removed by a wet etching process.

도 2(c)를 참조하여 설명하면, 전하저장 전극을 형성하기 위해 상기 제 3 층간 절연막(17)을 포함하는 전체 구조상에 전면 건식 식각 공정을 실시하여 노출된 상기 제 3 층간 절연막(17) 및 전하저장 전극용 백금층(16)을 순차적으로 식각한다. 이후, 습식 식각 공정을 통해 잔류된 제 3 및 제 2 층간 절연막(17 및 14)을 제거하여 전하저장 전극(16)을 형성한다.Referring to FIG. 2 (c), the third interlayer insulating layer 17 exposed by performing a full dry etching process on the entire structure including the third interlayer insulating layer 17 to form a charge storage electrode and The platinum layer 16 for charge storage electrodes is sequentially etched. Thereafter, the third and second interlayer insulating layers 17 and 14 remaining through the wet etching process are removed to form the charge storage electrode 16.

상기 잔류된 제 3 및 제 2 층간 절연막(17 및 14)을 제거하기 위한 습식 식각 공정은 불화수소를 갖는 케미컬(HF-based chemical) 또는 불화수소 증기(HF vapor)를 이용한다.The wet etching process for removing the remaining third and second interlayer insulating layers 17 and 14 uses HF-based chemical or hydrogen fluoride vapor (HF vapor) having hydrogen fluoride.

도 2(d)를 참조하여 설명하면, 상기 전하저장 전극(16)을 포함하는 전체 구조상에 유전체막(18) 및 셀 플레이트용 폴리실리콘을 순차적으로 증착한다. 마스크를 이용한 식각 공정을 통해 상기 셀 플레이트용 폴리실리콘 및 유전체막(18)을 순차적으로 식각하여 셀 플레이트(19)를 형성하여 캐패시터를 완성한다.Referring to FIG. 2 (d), the dielectric film 18 and the cell plate polysilicon are sequentially deposited on the entire structure including the charge storage electrode 16. The cell plate 19 is formed by sequentially etching the cell plate polysilicon and the dielectric layer 18 through an etching process using a mask to complete the capacitor.

상기 유전체막(18)은 BST, Ta2O5등의 고유전체를 사용한다. 상기 셀 플레이트(19)는 폴리실리콘, 금속, 티타늄 나이트라이드(TiN), 백금(Pt) 등의 유전체용 물질을 선택하여 사용할 수 있다.The dielectric film 18 uses a high dielectric material such as BST and Ta 2 O 5 . The cell plate 19 may be used to select a dielectric material such as polysilicon, metal, titanium nitride (TiN), platinum (Pt).

상술한 바와 같이, 본 발명에 의하면 캐패시터의 전하저장 전극으로 백금을 사용할 수 있어 BST 등의 고유전체의 사용이 가능하게 할 수 있다. 또한, 백금의 형상이 실린더형 구조이기 때문에 적용(application)에 따라 적절히 캐패시터의 표면적을 조절할 수 있다. 이로 인하여 공정의 안정화 및 캐패시턴스의 증대를 획득할 수 있어 수율을 향상시키는데 탁월한 효과를 발휘한다.As described above, according to the present invention, platinum can be used as the charge storage electrode of the capacitor, so that a high dielectric such as BST can be used. In addition, since the shape of platinum is a cylindrical structure, the surface area of the capacitor can be appropriately adjusted according to the application. As a result, the stabilization of the process and the increase in capacitance can be obtained, thereby exerting an excellent effect on improving the yield.

Claims (11)

반도체 소자를 이루기 위한 여러 요소가 형성된 기판상에 제 1 층간 절연막을 형성한 후, 상기 제 1 층간 절연막에 플러그를 형성하는 단계와;Forming a first interlayer insulating film on a substrate on which various elements for forming a semiconductor device are formed, and then forming a plug in the first interlayer insulating film; 상기 플러그가 형성된 상기 제 1 층간 절연막상에 제 2 층간 절연막을 형성한 후, 상기 플러그가 노출되도록 상기 제 2 층간 절연막에 콘택홀을 형성하는 단계와;Forming a second interlayer insulating film on the first interlayer insulating film on which the plug is formed, and then forming a contact hole in the second interlayer insulating film to expose the plug; 상기 콘택홀을 포함하는 전체 구조상에 전하저장 전극용 백금층 및 제 3 층간 절연막을 순차적으로 형성하는 단계와;Sequentially forming a platinum layer for a charge storage electrode and a third interlayer insulating film on the entire structure including the contact hole; 전면 식각 공정을 통해 상기 제 3 층간 절연막 및 전하저장 전극용 백금층을 순차적으로 식각한 후, 잔류된 상기 제 3 및 제 2 층간 절연막을 제거하여 전하저장 전극을 형성하는 단계와;Sequentially etching the third interlayer insulating film and the platinum layer for the charge storage electrode through an entire surface etching process, and then removing the remaining third and second interlayer insulating films to form a charge storage electrode; 상기 전하저장 전극을 둘러쌓는 유전체막 및 셀 플레이트를 순차적으로 형성하여 캐패시터를 완성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.And sequentially forming the dielectric film and the cell plate surrounding the charge storage electrode to complete the capacitor. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간 절연막은 1000 내지 3000 Å의 두께로 형성되고, LPCVD 산화막을 사용하여 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.And the first interlayer insulating film is formed to a thickness of 1000 to 3000 GPa, and formed using an LPCVD oxide film. 제 2 항에 있어서,The method of claim 2, 상기 산화막은 언도프트 또는 도프트 된 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.And the oxide film is undoped or doped. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간 절연막은 콘택홀 형성을 위한 식각 공정시, 식각 정지층으로 사용하기 위해 상부에 질화막을 형성한 것을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.The method of claim 1, wherein the first interlayer insulating layer includes a nitride layer formed thereon for use as an etch stop layer during an etching process for forming a contact hole. 제 1 항에 있어서,The method of claim 1, 상기 플러그는 도프트 폴리실리콘 또는 고융점 금속을 사용한 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.The plug is a method of forming a capacitor of a semiconductor device, characterized in that using a doped polysilicon or a high melting point metal. 제 1 항에 있어서,The method of claim 1, 상기 제 2 및 제 3 층간 절연막은 LPCVD 산화막을 사용하며, 상기 제 1 층간 절연막 보다 식각 선택비가 큰 물질로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.And the LPCVD oxide film is formed of a material having a larger etching selectivity than the first interlayer insulating film. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간 절연막은 전면 식각 공정시 식각 정지층으로 사용하기 위해 상부에 질화막을 형성한 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.The second interlayer insulating film is a capacitor forming method of the semiconductor device, characterized in that the nitride film formed on top for use as an etch stop layer during the entire etching process. 제 1 항에 있어서,The method of claim 1, 상기 전하저장 전극용 백금층은 백금의 열적, 기계적 성질을 향상시키기 위해, 하부에 이리듐 또는 티타늄 나이트라이드의 금속막을 형성한 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.The charge storage electrode platinum layer is a capacitor formation method of a semiconductor device, characterized in that to form a metal film of iridium or titanium nitride in the lower portion, in order to improve the thermal and mechanical properties of platinum. 제 1 항에 있어서,The method of claim 1, 상기 잔류된 제 3 및 제 2 층간 절연막은 습식 식각 공정을 통해 제거되고, 상기 습식 식각 공정은 불화수소를 갖는 케미컬 또는 불화수소 증기를 이용한 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.Wherein the remaining third and second interlayer insulating layers are removed through a wet etching process, and the wet etching process uses chemical or hydrogen fluoride vapor having hydrogen fluoride. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 BST 또는 Ta2O5의 고유전체를 사용한 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.The dielectric film is a capacitor forming method of a semiconductor device, characterized in that using a high dielectric constant of BST or Ta 2 O 5 . 제 1 항에 있어서,The method of claim 1, 상기 셀 플레이트는 폴리실리콘, 금속, 티타늄 나이트라이드 및 백금 중 어느 하나의 유전체용 물질을 사용한 것을 특징으로 하는 반도체 소자의 캐패시터 형성 방법.The cell plate is a capacitor forming method of a semiconductor device, characterized in that the material for the dielectric of any one of polysilicon, metal, titanium nitride and platinum.
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* Cited by examiner, † Cited by third party
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