KR0168339B1 - Capacitor fabrication method - Google Patents

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KR0168339B1 KR1019950013697A KR19950013697A KR0168339B1 KR 0168339 B1 KR0168339 B1 KR 0168339B1 KR 1019950013697 A KR1019950013697 A KR 1019950013697A KR 19950013697 A KR19950013697 A KR 19950013697A KR 0168339 B1 KR0168339 B1 KR 0168339B1
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김광호
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Abstract

신규한 반도체장치의 커패시터 제조방법이 개시되어 있다. 반도체기판 상에 절연막을 형성한 후, 상기 절연막을 식각하여 기판의 소정부위를 노출시키는 콘택홀을 형성한다. 결과물 상에 장벽층을 형성한 후, 그 위에 물질층 패턴들을 형성한다. 결과물 상에 금속전극을 형성하고, 화학기계폴리싱(CMP) 방법으로 상기 금속전극을 식각하여 물질층 패턴들 사이에만 금속전극을 남긴 다음, 상기 물질층 패턴들을 제거한다. 공정이 용이하고, 경제적인 측면에서 매우 유리하다.A novel method of manufacturing a capacitor of a semiconductor device is disclosed. After the insulating film is formed on the semiconductor substrate, the insulating film is etched to form a contact hole for exposing a predetermined portion of the substrate. After forming a barrier layer on the resultant, material layer patterns are formed thereon. A metal electrode is formed on the resultant, and the metal electrode is etched by chemical mechanical polishing (CMP), leaving only the metal electrode between the material layer patterns, and then removing the material layer patterns. The process is easy and economically advantageous.

Description

다마신(damascene) 공정을 이용한 커패시터 제조방법Capacitor manufacturing method using damascene process

제1a도 내지 제1f도는 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들.1A to 1F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11 : 절연막 12 : 식각저지층11 insulating film 12 etch stop layer

13 : 콘택 플러그 14 : 장벽층13: contact plug 14: barrier layer

15a : 물질층 패턴 16 : 백금 전극15a: Material layer pattern 16: Platinum electrode

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로, 다마신(damascene) 공정을 이용한 커패시터의 하부전극 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and to a method for manufacturing a lower electrode of a capacitor using a damascene process.

DRAM(Dyanamic Random Access Memory) 장치의 집적도가 증가함에 따라, 제한된 셀 면적 내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세 가지로 나뉘어질 수 있다. 즉, ① 유전체막을 박막화하는 방법, ② 커패시터의 유효면적을 증가시키는 방법, 및 ③ 유전상수가 큰 물질을 사용하는 방법이 그것이다.As the density of DRAM (Dyanamic Random Access Memory) devices increases, many methods for increasing capacitance within a limited cell area have been proposed, which can be generally divided into three types. That is, (1) thinning of the dielectric film, (2) increasing the effective area of the capacitor, and (3) using a material having a high dielectric constant.

이 중, 첫 번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.Among these, the first method has a disadvantage in that it is difficult to apply to a large-capacity memory device when the thickness of the dielectric film is reduced to 100 Å or less because reliability is degraded by Fowler-Nordheim current.

두 번째 방법은, 3차원 구조의 커패시터를 제조하기 위하여 공정이 복잡해지고 공정단가가 증가하게 되는 단점이 있다.The second method has a disadvantage in that the process becomes complicated and the process cost increases to manufacture a three-dimensional capacitor.

따라서, 최근에는 세 번째 방법, 즉, 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric), 예컨대 PZT (PbZrTiO3)이나 BST (BaSrTiO3) 등을 유전체막으로서 사용하는 방법이 채택되고 있다. 이러한 강유전체를 사용하게 되면, 커패시터 구조를 간단한 스택형 구조로 형성하여도 충분한 커패시턴스를 얻을 수 있으므로 공정단계를 크게 줄일 수 있다. 강유전체는 기존의 산화막, 실리콘질화막, 또는 탄탈륨펜트옥사이드(Ta2O5)막과는 달리 자발분극(spontaneous polarization) 현상을 갖고, 유전상수가 보통 수백에서 1,000 정도인 물질을 말한다. 이러한 강유전체를 유전체막으로 사용하는 경우, 강유전체를 수백Å의 후막으로 형성하여도 등가-산화막 두께(equivalent oxide thickness)를 10Å 이하로 박막화할 수 있다.Therefore, in recent years, a third method, i.e., a ferroelectric having a perovskite structure, such as PZT (PbZrTiO 3 ), BST (BaSrTiO 3 ), or the like has been adopted as a dielectric film. When the ferroelectric is used, even if the capacitor structure is formed in a simple stacked structure, sufficient capacitance can be obtained, thereby greatly reducing the process steps. Ferroelectrics, unlike conventional oxide, silicon nitride, or tantalum pentoxide (Ta 2 O 5 ) films, have a spontaneous polarization phenomenon and have a dielectric constant of several hundred to 1,000. When such a ferroelectric is used as the dielectric film, even if the ferroelectric is formed into a thick film of several hundred microns, the equivalent oxide thickness can be reduced to 10 microns or less.

상기한 강유전체를 사용할 때 커패시터의 전극을 구성하는 물질은,『① 전극 위에서 페로브스카이트 구조의 형성이 가능해야 하고, ② 전극과 강유전체와의 계면에 저유전체막이 생성되지 않아야 하고, ③ 실리콘 또는 강유전체의 구성 원자들이 상호 확산되는 것을 방지할 수 있어야 하며, ④ 그 패터닝이 용이해야 한다.』의 조건들을 만족하여야 한다.When using the above ferroelectric material, the material constituting the electrode of the capacitor, "1) should be able to form a perovskite structure on the electrode, ② the low dielectric film should not be formed at the interface between the electrode and the ferroelectric, ③ silicon or The constituent atoms of the ferroelectric should be prevented from interdiffusion, and ④ the patterning should be easy.

현재, PZT나 BST의 강유전체를 사용할 때 커패시터의 전극물질로서 가장 많이 사용되고 있는 백금(Pt)은 상기한 ①∼③의 조건은 만족하고 있지만 ④의 조건을 만족하지 못한다. 이는, 백금이 매우 단단한 내열성(refractory) 금속이어서 다른 화학물질과 반응하기가 어려워 반응성 이온 식각(Reactive Ion Etching) 방법에 의해 쉽게 식각되지 않기 때문이다. 또한, 확산방지막(또는 장벽층)을 스택형으로 형성한 후 그 위에 백금 전극을 증착하는 방법이 사용되기도 하는데, 이 경우, 백금 전극의 단차 도포성(step coverage)이 문제시된다.Currently, platinum (Pt), which is most frequently used as an electrode material of a capacitor when using a ferroelectric of PZT or BST, satisfies the conditions of ① to ③ but does not satisfy the condition of ④. This is because platinum is a very hard refractory metal that is difficult to react with other chemicals and is not easily etched by the reactive ion etching method. In addition, a method of forming a diffusion barrier (or barrier layer) into a stack and then depositing a platinum electrode thereon is used. In this case, step coverage of the platinum electrode is problematic.

한편, 반도체장치의 배선구조가 다층화 됨에 따라 콘택홀의 어스펙트비(aspect ratio)가 증가하여 비평탄화, 불량한 단차 도포성, 금속 단락, 낮은 수율, 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다. 이에 따라, 최근에는 이러한 문제점들을 해결하기 위한 새로운 배선기술로서 다마신(damascene) 공정이 사용되고 있다. 상기 다마신 공정에 의하면, 평탄한 절연막을 식각하여 비아 패턴을 형성한 후, 그 결과물을 금속으로 매립하고, 상기 절연막 상의 과도한 금속층을 화학기계폴리싱(chemical mechanical polishing; 이하 CMP라 한다) 방법으로 제거한다.On the other hand, as the wiring structure of the semiconductor device is multi-layered, the aspect ratio of the contact hole increases, which causes problems such as unevenness, poor step coating property, metal short circuit, low yield, and deterioration of reliability. Accordingly, the damascene process has recently been used as a new wiring technology for solving these problems. According to the damascene process, a flat insulating film is etched to form a via pattern, and the resultant is buried in metal, and the excess metal layer on the insulating film is removed by chemical mechanical polishing (hereinafter referred to as CMP) method. .

따라서, 본 발명의 목적은 상기한 다마신 공정을 이용하여 종래의 강유전체 커패시터에서 발생하는 전극 형성의 문제점을 해결할 수 있는 반도체장치의 커패시터 제조방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a method for manufacturing a capacitor of a semiconductor device that can solve the problem of electrode formation occurring in a conventional ferroelectric capacitor using the damascene process described above.

상기 목적을 달성하기 위하여 본 발명은, 반도체기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 식각저지층을 형성하는 단계; 상기 절연막 및 식각저지층을 식각하여 상기 기판의 소정부위를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 내부에 콘택 플러그를 형성하는 단계; 상기 결과물 상에 장벽층을 형성하는 단계; 상기 장벽층 상에 물질층 패턴들을 형성하는 단계; 상기 물질층 패턴들이 형성된 결과물 상에 금속전극을 형성하는 단계; CMP 방법으로 상기 물질층 패턴의 상부면을 식각저지층으로 하여 상기 금속전극을 식각함으로써, 상기 물질층 패턴들 사이에만 상기 금속전극을 남기는 단계; 상기 물질층 패턴 및 상기 물질층 패턴의 하부에 형성된 장벽층을 제거함으로써, 적층구조의 장벽층 및 금속전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법을 제공한다.In order to achieve the above object, the present invention, forming an insulating film on a semiconductor substrate; Forming an etch stop layer on the insulating film; Etching the insulating layer and the etch stop layer to form a contact hole exposing a predetermined portion of the substrate; Forming a contact plug in the contact hole; Forming a barrier layer on the resultant; Forming material layer patterns on the barrier layer; Forming a metal electrode on the resultant material layer patterns; Etching the metal electrode using an upper surface of the material layer pattern as an etch stop layer by a CMP method, leaving the metal electrode only between the material layer patterns; And removing a barrier layer formed under the material layer pattern and the material layer pattern, thereby forming a barrier layer and a metal electrode of a stacked structure.

상기 금속전극을 구성하는 물질로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 및 텅스텐의 군에서 선택된 어느 하나를 사용할 수도 있고, 산화이리듐(IrO2), 산화루타늄(RuO2) 등의 도전성 산화물을 사용할 수도 있다.As a material constituting the metal electrode, any one selected from the group consisting of platinum (Pt), iridium (Ir), ruthenium (Ru), and tungsten may be used, and iridium oxide (IrO 2 ) and ruthenium oxide (RuO 2 ) Conductive oxides, such as these, can also be used.

본 발명의 바람직한 실시예에 의하면, 상기 콘택홀을 형성하는 단계 전에, 상기 절연막 상에 식각저지층을 형성하는 단계를 더 구비한다. 또한, 상기 장벽층을 형성하는 단계 전에, 상기 콘택홀의 내부에 콘택 플러그를 형성하는 단계를 더 구비한다. 바람직하게는, 상기 콘택 플러그를 구성하는 물질로 불순물이 도우프된 폴리실리콘을 사용한다. 또는, 텅스텐과 같은 금속 프러그를 사용할 수도 있다.According to a preferred embodiment of the present invention, before the forming of the contact hole, further comprising the step of forming an etch stop layer on the insulating film. The method may further include forming a contact plug in the contact hole before forming the barrier layer. Preferably, polysilicon doped with impurities is used as a material constituting the contact plug. Alternatively, metal plugs such as tungsten may be used.

상기 물질층 패턴의 두께 및 그들간의 간격을 조절하여, 상기 금속전극의 높이 및 폭을 조절할 수 있다. 상기 물질층 패턴을 구성하는 물질로는 고온산화물을 사용하는 것이 바람직하다.The height and width of the metal electrode may be controlled by adjusting the thickness of the material layer pattern and the gap therebetween. It is preferable to use a high temperature oxide as the material constituting the material layer pattern.

본 발명은 다마신 공정을 이용하여 CMP 방법으로 커패시터의 하부전극을 용이하게 패터닝할 수 있다.The present invention can easily pattern the lower electrode of the capacitor by the CMP method using a damascene process.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제1a도 내지 제1f도는 본 발명의 실시예에 의한 반도체장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

제1a도는 절연막(11) 및 콘택 플러그(13)를 형성하는 단계를 도시한다. 반도체기판(도시되지 않음) 상에 절연물질, 예컨대 산화물을 증착하여 절연막(11)을 형성한 후, 그 위에 절연물질, 예컨대 실리콘질화물을 증착하여 식각저지층(12)을 형성한다. 여기서, 상기 절연막(11)은 그 표면이 평탄화되도록 형성된다. 이어서, 리소그라피 공정을 통해 상기 식각저지층(12) 및 절연막(11)을 건식 식각하여 상기 기판의 소정부위를 노출시키는 콘택홀(h)을 형성한다. 이 때, 상기 콘택홀(h)에 의해 노출되는 기판의 소정부위는 트랜지스터의 소오스영역이 될 수 있다. 다음에, 상기 콘택홀(h)이 형성된 결과물 상에 도전물질, 예컨대 불순물이 도우프된 폴리실리콘을 증착한 후 이를 에치백(etch-back)하여 상기 콘택홀(67)의 내부에 콘택 플러그(13)를 형성한다.FIG. 1A shows a step of forming the insulating film 11 and the contact plug 13. After forming an insulating material 11 by depositing an insulating material, for example, an oxide, on the semiconductor substrate (not shown), an insulating material, for example, silicon nitride, is deposited thereon to form an etch stop layer 12. Here, the insulating film 11 is formed so that its surface is planarized. Subsequently, the etch stop layer 12 and the insulating layer 11 are dry etched through a lithography process to form a contact hole h exposing a predetermined portion of the substrate. In this case, a predetermined portion of the substrate exposed by the contact hole h may be a source region of the transistor. Next, a polysilicon doped with a conductive material, such as impurities, is deposited on the resultant on which the contact hole h is formed, and then etched back to form a contact plug in the contact hole 67. 13).

제1b도는 장벽층(14) 및 물질층(15)을 형성하는 단계를 도시한다. 상기 콘택 플러그(13)가 형성된 결과물 상에 도전물질, 예컨대 티타늄 나이트라이드(TiN)와 TiSi2로 이루어진 장벽층(14)을 형성한다. 상기 장벽층(14)은 후속공정에서 형성된 백금 전극과 폴리실리콘으로 이루어진 콘택 플러그와의 반응을 막는 역할을 한다. 이어서, 상기 장벽층(14) 상에 소정물질, 예컨대 고온산화물을 증착하여 물질층(15)을 형성한다.FIG. 1B illustrates the step of forming the barrier layer 14 and the material layer 15. A barrier layer 14 made of a conductive material such as titanium nitride (TiN) and TiSi 2 is formed on the resultant product on which the contact plug 13 is formed. The barrier layer 14 prevents the reaction between the platinum electrode formed in a subsequent process and the contact plug made of polysilicon. Subsequently, a material, for example, a high temperature oxide, is deposited on the barrier layer 14 to form a material layer 15.

제1c도는 리소그라피 공정을 통해 상기 물질층(15)을 건식 식각하여 물질층 패턴(15a)들을 형성하는 단계를 도시한다.FIG. 1C illustrates a step of dry etching the material layer 15 through a lithography process to form the material layer patterns 15a.

제1d도는 상기 물질층 패턴(15a)들이 형성된 결과물 상에 블랭킷(blanket) 백금을 스퍼터링 또는 화학기상증착(chemical vapor deposition; CVD) 방법으로 증착하여 백금 전극(16)을 형성하는 단계를 도시한다. 여기서, 상기 백금 전극 대신, 이리듐(Ir), 루테늄(Ru) 텅스텐 등의 금속전극을 사용할 수도 있고, 산화이리듐(IrO2), 산화루타늄(RuO2) 등의 산화물 전극을 사용할 수도 있다.FIG. 1D illustrates a step of forming a platinum electrode 16 by depositing a blanket platinum by sputtering or chemical vapor deposition (CVD) on the resultant material layer pattern 15a formed thereon. Here, instead of the platinum electrode, a metal electrode such as iridium (Ir) or ruthenium (Ru) tungsten may be used, or an oxide electrode such as iridium oxide (IrO 2 ) or ruthenium oxide (RuO 2 ) may be used.

제1e도는 CMP 방법에 의해 상기 물질층 패턴(15a)의 표면이 드러날 때까지 상기 백금 전극(16)을 식각하는 단계를 도시한다.FIG. 1E illustrates etching the platinum electrode 16 until the surface of the material layer pattern 15a is exposed by the CMP method.

제1f도를 참조하면, 상기 물질층 패턴(15a)들을 건식 식각 방법으로 제거한 후 노출된 장벽층(14) 또한 식각해냄으로써, 각 셀 단위로 커패시터의 백금 하부전극(16)을 얻는다. 따라서, 장벽층과 금속전극은 적층구조를 형성하게 된다. 상기 백금 하부전극(16)의 높이와 폭은 상기 물질층 패턴(15a)의 두께와 그들간의 간격에 따라 조절될 수 있다.Referring to FIG. 1f, the material layer patterns 15a are removed by a dry etching method, and then the exposed barrier layer 14 is also etched to obtain the platinum lower electrode 16 of the capacitor in each cell unit. Thus, the barrier layer and the metal electrode form a stacked structure. The height and width of the platinum lower electrode 16 may be adjusted according to the thickness of the material layer pattern 15a and the gap therebetween.

이어서, 도시하지는 않았지만, 상기 백금 하부전극(16)이 형성된 결과물 상에 고유전물질, 예컨대 강유전체막을 형성하고, 계속해서 커패시터의 상부전극을 형성한다.Subsequently, although not shown, a high dielectric material such as a ferroelectric film is formed on the resultant product on which the platinum lower electrode 16 is formed, and then the upper electrode of the capacitor is formed.

따라서, 상술한 바와 같이 본 발명에 의하면, 다마신 공정을 이용하여 CMP 방법으로 백금 전극을 식각하기 때문에, 백금 전극을 용이하게 패터닝할 수 있다. 또한, 패터닝된 백금 전극의 기울기를 90°에 가깝게 만들 수 있으며(제1f도 참조), 식각저지층을 형성할 수 있어 식각 프로파일을 쉽게 조절할 수 있다.Therefore, according to the present invention as described above, since the platinum electrode is etched by the CMP method using the damascene process, the platinum electrode can be easily patterned. In addition, the inclination of the patterned platinum electrode can be made close to 90 ° (see also 1f), and the etch stop layer can be formed to easily adjust the etching profile.

또한, 물질층 패턴의 두께 및 그들간의 간격을 조절하여, 상기 금속전극의 높이 및 폭을 용이하게 조절할 수 있다. 더욱이, 종래 방법에 비해 전체적으로 공정수가 크게 줄어들기 때문에, 경제적인 면에서도 매우 유리하다.In addition, the height and width of the metal electrode can be easily adjusted by adjusting the thickness of the material layer pattern and the gap therebetween. Moreover, since the number of processes is greatly reduced as compared with the conventional method, it is very advantageous in terms of economics.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by one of ordinary skill in the art within the technical idea of the present invention.

Claims (6)

반도체기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 식각저지층을 형성하는 단계; 상기 절연막 및 식각저지층을 식각하여 상기 기판의 소정부위를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀의 내부에 콘택 플러그를 형성하는 단계; 상기 결과물 상에 장벽층을 형성하는 단계; 상기 장벽층 상에 물질층 패턴들을 형성하는 단계; 상기 물질층 패턴들이 형성된 결과물 상에 금속전극을 형성하는 단계; 화학기계폴리싱(CMP) 방법으로 상기 물질층 패턴의 상부면을 식각저지층으로 하여 상기 금속전극을 식각함으로써, 상기 물질층 패턴들 사이에만 상기 금속전극을 남기는 단계; 상기 물질층 패턴 및 상기 물질층 패턴 하부에 형성된 장벽층을 제거함으로써, 적층구조의 장벽층 및 금속전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.Forming an insulating film on the semiconductor substrate; Forming an etch stop layer on the insulating film; Etching the insulating layer and the etch stop layer to form a contact hole exposing a predetermined portion of the substrate; Forming a contact plug in the contact hole; Forming a barrier layer on the resultant; Forming material layer patterns on the barrier layer; Forming a metal electrode on a resultant material layer pattern formed thereon; Etching the metal electrode using an upper surface of the material layer pattern as an etch stop layer by a chemical mechanical polishing (CMP) method, leaving the metal electrode only between the material layer patterns; Forming a barrier layer and a metal electrode of a stacked structure by removing the material layer pattern and the barrier layer formed under the material layer pattern. 제1항에 있어서, 상기 금속전극을 구성하는 물질로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 및 텅스텐의 군에서 선택된 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.The method of claim 1, wherein any one selected from the group consisting of platinum (Pt), iridium (Ir), ruthenium (Ru), and tungsten is used as a material constituting the metal electrode. . 제1항에 있어서, 상기 금속전극을 산화이리듐(IrO2), 산화루타늄(RuO2) 등의 산화물 전극으로 형성하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.The method of claim 1, wherein the metal electrode is formed of an oxide electrode such as iridium oxide (IrO 2 ), ruthenium oxide (RuO 2 ), or the like. 제1항에 있어서, 상기 콘택 플러그를 구성하는 물질로 불순물이 도우프된 폴리실리콘 또는 금속 플러그 중의 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.The method of claim 1, wherein any one of polysilicon or a metal plug doped with impurities is used as a material constituting the contact plug. 제1항에 있어서, 상기 물질층 패턴의 두께 및 그들간의 간격을 조절하여, 상기 금속전극의 높이 및 그들 사이의 간격을 조절하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.The method of claim 1, wherein the thickness of the material layer pattern and the gap therebetween are adjusted to adjust the height of the metal electrode and the gap therebetween. 제1항에 있어서, 상기 물질층 패턴을 구성하는 물질로 고온산화물을 사용하는 것을 특징으로 하는 반도체장치의 커패시터 제조방법.The method of claim 1, wherein a high temperature oxide is used as a material constituting the material layer pattern.
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Cited By (1)

* Cited by examiner, † Cited by third party
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KR100365757B1 (en) * 1999-12-30 2002-12-26 주식회사 하이닉스반도체 Method for forming capacitor electrode by using damascene method

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