KR100200709B1 - Ferroelectric capacitor of semiconductor device and method of manufacturing the same - Google Patents
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Abstract
고유전막과 장벽층과의 접촉부분을 제거하는 새로운 제조 공정을 이용하여 전기적 특성이 우수한 캐패시터 제조 방법을 개시한다. 트랜지스터가 형성된 반도체 기판상의 소정의 영역에서 콘택홀이 형성된 절연막상에 커패시터의 하부 전극과 상기 트랜지스터의 활성 영역을 전기적으로 연결시키는 도전 플러그를 형성하는 단계; 상기 도전 플러그상에 장벽층을 증착하는 단계; 상기 장벽층상에 캐패시터의 하부 전극 물질을 증착하여 장벽층과 하부 전극 물질을 패터닝하여 스토리지 전극을 형성하는 단계; 고유전막이 장벽층과 접촉하지 않도록 하기 위하여 상기 장벽층만을 선택적으로 용해하여 고유전막과 접촉 부위를 제거하는 단계; 및 상기 결과물 상에 강유전체막, 상부 전극을 차례로 적층하여 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 고유전체 캐패시터 제조 방법을 제공한다.Discloses a method of manufacturing a capacitor having excellent electrical characteristics by using a new manufacturing process for removing a contact portion between a high-dielectric-constant film and a barrier layer. Forming a conductive plug for electrically connecting a lower electrode of a capacitor and an active region of the transistor on an insulating film on which a contact hole is formed in a predetermined region on a semiconductor substrate on which a transistor is formed; Depositing a barrier layer on the conductive plug; Depositing a lower electrode material of the capacitor on the barrier layer to form a storage electrode by patterning the barrier layer material and the lower electrode material; Selectively removing only the barrier layer in order to prevent the high-k dielectric layer from contacting the barrier layer, thereby removing the contact region with the high-k dielectric layer; And forming a capacitor by sequentially stacking a ferroelectric film and an upper electrode on the resultant structure.
따라서, 본 발명에 의하면 고유전막을 사용하는 반도체 장치의 캐패시터의 고유전막이 장벽물질과 접촉하지 않도록 함으로써 캐패시터의 전기적인 특성을 향상시켜 고집적 반도체 메모리 장치의 성능 개선 및 그 제조 방법에 매우 유용하게 적용할 수 있다.Therefore, according to the present invention, it is possible to improve the electrical characteristics of the capacitor by preventing the high-dielectric-constant film of the capacitor of the semiconductor device using the high-dielectric constant film from contacting with the barrier material, can do.
Description
제1도 내지 제3도는 종래 기술에 의한 고유전체 캐패시터의 제조방법을 각 단계별로 순차적으로 도시한 공정단면도이다.FIGS. 1 to 3 are process cross-sectional views sequentially illustrating the method of manufacturing a high-dielectric capacitor according to the related art.
제4도 내지 제7도는 본 발명에 의한 고유전막이 장벽 물질과 접촉하지 않도록 하는 고유전체 캐패시터의 제조 방법을 각 단계별로 순차적으로 도시한 공정단면도이다.FIGS. 4 to 7 are process cross-sectional views sequentially illustrating the method of manufacturing a high dielectric constant capacitor in which the high-dielectric-constant layer according to the present invention is not in contact with a barrier material.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
60 : 반도체 기판 63 : 층간 절연막60: semiconductor substrate 63: interlayer insulating film
65 : 폴리 실리콘 플러그 67 : 장벽층65: polysilicon plug 67: barrier layer
69 : 하부 전극 75,77 : 장벽층 제거 부위69: lower electrode 75,77: barrier layer removal region
71 : 고유전막 73 : 상부전극71: high dielectric constant film 73: upper electrode
본 발명은 반도체 장치의 고유전체 캐패시터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 고유전막이 장벽 물질과 접촉하지 않도록 하는 고유전막을 구비한 메모리 셀 캐패시터 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a high dielectric constant capacitor for a semiconductor device and a method of manufacturing the same, and more particularly, to a memory cell capacitor having a high dielectric constant film preventing a high dielectric constant film from contacting a barrier material.
메모리 소자에 있어서 셀 캐패시턴스의 증가는 메모리 셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 셀의 메모리 특성을 향상시키는데 크게 기여한다. 메모리 셀의 집적도가 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적은 줄어들게 되고, 이는 결과적으로 셀 캐패시터 영역 감소를 초래하므로, 집적도의 증가와 더불어 단위 면적에 확보되는 정전 용량의 증가는 필수적이다. 그러나 기존의 산화막(oxide), 질화막(nitrite), Ta2O5와 같은 유전막으로는 소자동작에 필요한 캐패시턴스를 확보하기가 어려워졌다. 따라서 캐패시터의 캐패시턴스를 높이기 위해서 캐패시터 박막의 두께를 줄이는 박막화 작업과 실린더 구조(Cylindrical Structure), 핀 구조(Fin Structure), 반구형 그레인(Hemi-Spherical Grain)과 같은 스토리지 전극을 3차원 구조로 형성하여 캐패시터의 면적을 넓히기 위한 연구가 진행되고 있다.The increase in the cell capacitance in the memory device contributes to improving the memory characteristics of the cell because it enhances the read capability of the memory cell and reduces the soft error rate. As the degree of integration of the memory cells increases, the area occupied by the unit cells in one chip is reduced. As a result, the area of the cell capacitor is reduced. As a result, the capacitance of the unit area is required to be increased. However, it is difficult to secure the capacitance required for the device operation with conventional oxide films, nitrides, and Ta 2 O 5 . Therefore, in order to increase the capacitance of the capacitor, it is necessary to form a storage electrode such as a cylinder structure, a fin structure, and a hemispherical grain in a three-dimensional structure to reduce the thickness of the capacitor thin film, Research is underway to expand the area of
그러나, 이와 같은 실린더 또는 핀 구조 등은 캐패시터의 구조를 극단적으로 복잡하게 만들고, 이에 따른 제조공정을 매우 복잡하고 어렵게 하여 경제성 및 신뢰도의 측면에서 문제시되고 있다. 또한 1G DRAM 이상의 메모리 소자에서는 스토리지 전극을 3차원 구조로 형성하는 경우에도 소자 작동에 필요한 캐패시턴스 값을 얻기가 어렵다는 점이 문제시되고 있다. 이러한 문제를 해결하기 위해서는 기존의 메모리 소자 캐패시터에 사용되는 유전체를 BST, STO, PLZT와 같은 고유전막으로 대체하여야 한다. 고유전막을 사용할 경우에는 기존의 유전체에 비해 수십에서 수백배의 유전율을 가지므로 스토리지 전극을 실린더, 핀, 반구형 그레인 구조와 같은 복잡한 구조를 사용하지 않아도 소자 동작에 필요한 캐패시턴스를 얻을 수 있다. 그러나 고유전체인 BST, STO, PLZT와 같은 물질은 지금까지의 전극 물질인 폴리실리콘을 전극으로 사용하기 어렵기 때문에 새로운 전극 물질과 전극 구조가 요구된다.However, such a cylinder or pin structure makes the structure of the capacitor extremely complicated and makes the manufacturing process complicated and difficult, which is problematic in terms of economy and reliability. Further, it is difficult to obtain a capacitance value required for device operation even when a storage electrode is formed in a three-dimensional structure in a memory device of 1G DRAM or more. To solve this problem, it is necessary to replace the dielectric used in conventional memory device capacitors with high-dielectric-constant films such as BST, STO and PLZT. When a high dielectric constant film is used, it has a dielectric constant of several tens to hundreds of times larger than that of a conventional dielectric, so capacitance required for device operation can be obtained without using a complicated structure such as a cylinder, pin, or hemispherical grain structure. However, new materials such as BST, STO, and PLZT, which are inherent materials, require new electrode material and electrode structure because it is difficult to use polysilicon, which is a conventional electrode material, as an electrode.
고유전막을 반도체 소자에 적용하기 위한 전극으로는 Pt, Ir, Ru, RuO2, IrO2를 사용하는 연구가 활발히 진행 중에 있는데, 이러한 전극 물질은 실리콘과 반응성이 크기 때문에 실리콘과 격리시킬 수 있는 장벽 물질(barrier material)을 사용한다. 그러므로 현재 고유전막에 사용되는 하부 전극 구조는 트랜지스터의 활성 영역을 전기적으로 연결시키기 위한 폴리실리콘 플러그를 형성한 후 장벽층(barrier layer)을 형성한 후 Pt, Ir, Ru 등의 전극 물질로 하부 전극을 완성하는 구조를 갖는다. 여기서 장벽 물질로는 현재 TiN, TiSiN, TaSi, Ta, TaSiN, TaN, Ir, IrO2, Ru, RuO2, WN, WSi 등의 물질이 연구되고 있다.Researches using Pt, Ir, Ru, RuO 2 , and IrO 2 as electrodes for applying a high-dielectric-constant material to a semiconductor device have been actively conducted. Since these electrode materials are highly reactive with silicon, Use a barrier material. Therefore, the lower electrode structure used in the present high-k film is formed by forming a polysilicon plug for electrically connecting the active region of the transistor, forming a barrier layer, As shown in Fig. The barrier material to have a material, such as the current TiN, TiSiN, TaSi, Ta, TaSiN, TaN, Ir, IrO 2, Ru, RuO 2, WN, WSi and research.
제1도 내지 제3도는 종래 기술에 의한 고유전체 캐패시터의 제조방법을 각 단계별로 순차적으로 도시한 공정단면도이다.FIGS. 1 to 3 are process cross-sectional views sequentially illustrating the method of manufacturing a high-dielectric capacitor according to the related art.
구체적으로 설명하면, 반도체 제조 공정에서 하부구조(10)를 완성한 후 층간 절연막(Inter Layer Dielectric:13)을 증착한 다음 포토리소그래피(photolithography)로 매몰 콘택(Buried Contact)을 형성한 후 매몰 콘택을 폴리 실리콘으로 채운 후 CMP(Chemical Mechanical Polishing)나 에치 백(etch back)공정으로 트랜지스터의 활성영역을 전기적으로 연결시키기 위한 폴리 실리콘 플러그(15)를 형성한다. 폴리 실리콘 플러그를 형성한 후 전극 물질과 폴리 실리콘과의 반응을 억제하기 위한 장벽층(17)과 전극 물질(19)을 차례로 증착한 후 하부 전극을 패터닝(patterning)하여 스토리지 전극을 형성한다. 여기까지의 공정과정 후 단면은 제1도와 같다. 이후의 공정은 제2도, 제3도와 같이 캐패시터의 유전체로 고유전막(21)을 증착하고 상부전극(23)을 형성하여 캐패시터를 완성한다. 이와 같은 전극 형성의 경우에는 고유전막과 장벽층과의 접촉부분(25,27)이 생기므로, 이 부분에서 누설전류가 증가하는 등의 캐패시터의 전기적인 특성이 열화되는 현상이 발생되는 문제점이 있다.More specifically, after completing the substructure 10 in the semiconductor manufacturing process, an interlayer dielectric layer 13 is deposited, followed by photolithography to form a buried contact, After filling with silicon, a polysilicon plug 15 for electrically connecting the active region of the transistor by CMP (Chemical Mechanical Polishing) or etch back process is formed. After forming the polysilicon plug, a barrier layer 17 and an electrode material 19 for suppressing the reaction between the electrode material and the polysilicon are sequentially deposited, and then the lower electrode is patterned to form a storage electrode. The section after the above process step is the same as the first aspect. In the subsequent process, the high-k dielectric film 21 is deposited with the dielectric of the capacitor as shown in FIGS. 2 and 3, and the upper electrode 23 is formed to complete the capacitor. In the case of such an electrode formation, the contact portions 25 and 27 between the high-dielectric-constant layer and the barrier layer are generated, so that there is a problem that the electrical characteristics of the capacitor are deteriorated such as an increase in leakage current at this portion .
따라서, 본 발명의 목적은 상기 문제점을 극복하여 고유전막을 캐패시터로 사용하는 반도체 장치의 캐패시터 전극 형성에 있어서 고유전막이 장벽 물질과 접촉하지 않도록 하는 반도체 장치의 고유전체 캐패시터를 제공하는데 있다.Accordingly, it is an object of the present invention to provide a high dielectric constant capacitor of a semiconductor device that prevents a high-k dielectric film from contacting a barrier material in forming a capacitor electrode of a semiconductor device using a high dielectric constant capacitor as a capacitor.
본 발명의 다른 목적은 상기 고유전체 캐패시터 제조에 적합한 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method suitable for manufacturing the high dielectric constant capacitor.
상기 목적을 달성하기 위하여 본 발명은, 트랜지스터가 형성된 반도체 기판상의 소정의 영역에서 커패시터의 하부 전극과 상기 트랜지스터의 활성 영역을 전기적으로 연결시키는 절연막상의 도전 플러그와, 상기 도전 플러그와 상기 하부 전극 사이에 증착된 장벽막과, 하부 전극, 강유전체막, 상부 전극이 순차 적층되어 형성된 커패시터에 있어서, 상기 강유전체막과 상기 장벽막 사이의 접촉을 방지하기 위하여 상기 장벽막의 양측면 일부가 제거되어 형성된 것을 특징으로 하는 반도체 장치의 고유전체 캐패시터를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a conductive plug on an insulating film for electrically connecting a lower electrode of a capacitor and an active region of the transistor in a predetermined region on a semiconductor substrate on which a transistor is formed; A capacitor formed by sequentially depositing a deposited barrier film and a lower electrode, a ferroelectric film, and an upper electrode, wherein both sides of the barrier film are partially removed to prevent contact between the ferroelectric film and the barrier film Thereby providing a unique full capacitor of the semiconductor device.
바람직하게는, 상기 고유전막은 STO계열, BST계열 및 PLZT계열중 어느 하나로 형성한다.Preferably, the high-k dielectric layer is formed of any one of STO series, BST series, and PLZT series.
상기 전극 물질은 Pt, Ir, Ru, RuO2, IrO2및 이들의 조합중 어느 하나를 사용한다.The electrode material should use Pt, Ir, Ru, RuO 2 , IrO 2 and any one of a combination of the two.
또한 바람직하게는, 상기 장벽층으로 TiN, TaN, TiSiN, Ta, Ti, W, WN, WSi, Ir, IrO2, Ru, RuO2및 이들의 조합중 어느 하나로 이루어진다.In addition, preferably, as the barrier layer made of TiN, TaN, TiSiN, Ta, Ti, W, WN, WSi, Ir, IrO 2, Ru, RuO 2, and one of a combination of the two.
상기 다른 목적을 달성하기 위하여 본 발명은, 트랜지스터가 형성된 반도체 기판상의 소정의 영역에서 콘택홀이 형성된 절연막상에 커패시터의 하부 전극과 상기 트랜지스터의 활성영역을 전기적으로 연결시키는 도전 플러그를 형성하는 단계; 상기 도전 플러그상에 장벽층을 증착하는 단계; 상기 장벽층상에 캐패시터의 하부 전극 물질을 증착하여 장벽층과 하부 전극 물질을 패터닝하여 스토리지 전극을 형성하는 단계; 고유전막이 장벽층과 접촉하지 않도록 하기 위하여 상기 장벽층만을 선택적으로 용해하여 고유전막과 접촉 부위를 제거하는 단계; 및 상기 결과물 상에 강유전체막, 상부 전극을 차례로 적층하여 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 고유전체 캐패시터 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a conductive plug electrically connecting an upper electrode of a capacitor and an active region of a transistor on an insulating film having a contact hole formed in a predetermined region on a semiconductor substrate on which a transistor is formed; Depositing a barrier layer on the conductive plug; Depositing a lower electrode material of the capacitor on the barrier layer to form a storage electrode by patterning the barrier layer material and the lower electrode material; Selectively removing only the barrier layer in order to prevent the high-k dielectric layer from contacting the barrier layer, thereby removing the contact region with the high-k dielectric layer; And forming a capacitor by sequentially stacking a ferroelectric film and an upper electrode on the resultant structure.
상기 장벽층만을 선택적으로 용해하는 단계에서 사용되는 용액으로는 불산, 황산, 질산, 초산, 염산 및 과산화수소중 어느 하나 또는 이들의 조합을 사용한다.As the solution used in the step of selectively dissolving only the barrier layer, any one of hydrofluoric acid, sulfuric acid, nitric acid, acetic acid, hydrochloric acid and hydrogen peroxide or a combination thereof is used.
바람직하게는, 상기 고유전막은 STO계열, BST계열 및 PLZT계열중 어느 하나로 형성한다.Preferably, the high-k dielectric layer is formed of any one of STO series, BST series, and PLZT series.
상기 전극 물질은 Pt, Ir, Ru, RuO2, IrO2및 이들의 조합중 어느 하나를 사용한다.The electrode material should use Pt, Ir, Ru, RuO 2 , IrO 2 and any one of a combination of the two.
또한 바람직하게는, 상기 장벽층으로 TiN, TaN, TiSiN, Ta, Ti, W, WN, WSi, Ir, IrO2, Ru, RuO2및 이들의 조합중 어느 하나로 이루어진다.In addition, preferably, as the barrier layer made of TiN, TaN, TiSiN, Ta, Ti, W, WN, WSi, Ir, IrO 2, Ru, RuO 2, and one of a combination of the two.
따라서, 본 발명에 의하면 고유전막을 사용하는 반도체 장치의 캐패시터의 고유전막이 장벽물질과 접촉하지 않도록 함으로써 캐패시터의 전기적인 특성을 향상시켜 고집적 반도체 메모리 장치의 성능 개선 및 그 제조 방법에 매우 유용하게 적용할 수 있다.Therefore, according to the present invention, it is possible to improve the electrical characteristics of the capacitor by preventing the high-dielectric-constant film of the capacitor of the semiconductor device using the high-dielectric constant film from contacting with the barrier material, can do.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.
제4도 내지 제7도는 본 발명에 의한 고유전막이 장벽 물질과 접촉하지 않도록 하는 고유전체 캐패시터의 제조 방법을 각 단계별로 순차적으로 도시한 공정단면도이다.FIGS. 4 to 7 are process cross-sectional views sequentially illustrating the method of manufacturing a high dielectric constant capacitor in which the high-dielectric-constant layer according to the present invention is not in contact with a barrier material.
본 발명에 의한 전극 형성은 고유전막과 장벽층과의 접촉 부분을 제거하는 새로운 제조 공정으로 다음과 같다.The electrode formation according to the present invention is a new manufacturing process for removing the contact portion between the high-k film and the barrier layer as follows.
트랜지스터가 형성된 반도체 기판(60)상의 소정의 영역에서 콘택홀이 형성된 절연막(63)상에 커패시터의 하부 전극과 상기 트랜지스터의 활성 영역을 전기적으로 연결시키는 폴리 실리콘 플러그(65)를 형성한다.A polysilicon plug 65 for electrically connecting the lower electrode of the capacitor and the active region of the transistor is formed on the insulating film 63 on which the contact hole is formed in the predetermined region on the semiconductor substrate 60 on which the transistor is formed.
다음에 폴리 실리콘 플러그(65)상에 장벽층(67)과 캐패시터의 하부 전극 물질(69)을 차례로 증착하여 장벽층과 하부 전극 물질을 패터닝하여 스토리지 전극을 형성한다. 장벽층으로 TiN를 사용하고 이것 대신으로는 TaN, TiSiN, Ta, Ti, W, WN, WSi, Ir, IrO2, Ru, RuO2및 이들의 조합중 어느 하나를 사용한다. 또한, 전극 물질은 Pt를 사용하고 대신할 수 있는 전극물질로 Ir, Ru, RuO2, IrO2및 이들의 조합중 어느 하나를 사용한다. 여기까지의 공정과정 후 단면은 제4도와 같다.Next, a barrier layer 67 and a lower electrode material 69 of the capacitor are sequentially deposited on the polysilicon plug 65 to form a storage electrode by patterning the barrier layer and the lower electrode material. Using TiN as a barrier layer and this place of the uses TaN, TiSiN, Ta, Ti, W, WN, WSi, Ir, IrO 2, Ru, RuO 2 , and any of a combination thereof. In addition, the electrode material uses Pt, and an alternative electrode material is any one of Ir, Ru, RuO 2 , IrO 2, and combinations thereof. The section after the above process step is the same as the fourth aspect.
다음에, 고유전막이 장벽층과 접촉하지 않도록 하기 위하여 상기 장벽층만을 선택적으로 용해하여 고유전막과 접촉 부위(75,77)를 제거한다. 이때, 장벽층만을 선택적으로 용해하는 용액으로는 황산을 사용하고 장벽층에 따라 대신할 수 있는 용액으로 불산, 질산, 초산, 염산 및 과산화수소중 어느 하나 또는 이들의 조합을 사용한다. 제5도는 이와같이 접촉부위를 제거한 후의 단면도이다.Next, in order to prevent the high-k dielectric layer from contacting the barrier layer, only the barrier layer is selectively dissolved to remove the high-k dielectric layer and the contact portions 75 and 77. At this time, sulfuric acid is used as a solution for selectively dissolving only the barrier layer, and any one of hydrofluoric acid, nitric acid, acetic acid, hydrochloric acid and hydrogen peroxide or a combination thereof is used as a substitute for the barrier layer. FIG. 5 is a cross-sectional view after removing the contact portion in this manner.
이후의 공정은 제6도, 제7도와 같이 캐패시터의 유전체로 고유전막(71)을 증착하고 상부 전극(73)을 형성하여 캐패시터를 완성한다. 이때, 고유전막은 STO계열, BST계열 및 PLZT계열중 어느하나로 형성한다.6 and 7, the dielectric layer 71 is deposited on the dielectric layer of the capacitor and the upper electrode 73 is formed to complete the capacitor. At this time, the high-k film is formed of any one of STO series, BST series, and PLZT series.
결국 본 발명은, 제4도까지의 공정은 기존 공정과 동일하며, 본 발명과 종래 기술과의 차이점은 고유전막을 증착하기 전에 고유전막과 장벽층의 접촉을 막기 위해서 장벽층을 선택적으로 용해할 수 있는 용액으로 제5도와 같이 고유전막과 접촉하는 부분을 녹여내어 하부 전극을 형성하는 것이다. 이와 같이 하부 전극을 형성한 후 고유전막과 상부 전극을 차례로 증착하면 제6도와 제7도와 같이 에어 갭(air gap)이 형성되어 장벽층과 고유전막의 접촉이 없는 캐패시터가 완성된다.The difference between the present invention and the prior art is that the barrier layer is selectively dissolved in order to prevent contact between the high k film and the barrier layer before the high k film is deposited And the portion contacting with the high-k film is dissolved to form the lower electrode. When the high-dielectric-constant layer and the upper electrode are sequentially deposited after the lower electrode is formed, an air gap is formed as shown in FIGS. 6 and 7 to complete the capacitor without contact between the barrier layer and the high-k dielectric layer.
본 발명에서 가장 중요한 것은 장벽층을 선택적으로 용해하는 공정이다. 이러한 공정을 예를 들면 층간절연막(ILD)의 표면이 SiN, 전극물질이 Pt, 장벽층이 TiN의 경우에 SiN, Pt는 황산에 용해되지 않지만 TiN은 용해되므로, 황산을 이용하여 TiN만을 선택적으로 녹여내어 제5도와 같은 단면 형상을 형성할 수 있다.Most important in the present invention is a process for selectively dissolving a barrier layer. In this process, for example, the surface of the interlayer insulating film (ILD) is made of SiN, the electrode material is Pt, the barrier layer is made of SiN and SiN is not dissolved in sulfuric acid, but TiN is dissolved in sulfuric acid. So as to form a cross-sectional shape similar to the fifth aspect.
이상 설명한 바와 같이 본 발명에 의하면, 간단한 제조 공정을 통하여 고유전막을 캐패시터로 사용하는 반도체 장치의 전극을 형성하여 고유전막이 장벽 물질과 접촉하지 않도록 함으로써 캐패시터의 전기적인 특성을 향상시켜 고집적 반도체 메모리 장치의 캐패시터 제조 방법에 매우 유용하게 적용할 수 있다.As described above, according to the present invention, an electrode of a semiconductor device using a high-dielectric-constant film as a capacitor is formed through a simple manufacturing process so that the high-dielectric-constant film does not come in contact with a barrier material, thereby improving the electrical characteristics of the capacitor, The present invention can be applied to a capacitor manufacturing method of the present invention.
이상, 본 발명을 구체적인 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It is possible.
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| KR100376268B1 (en) * | 1999-09-10 | 2003-03-17 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
-
1996
- 1996-06-17 KR KR1019960021849A patent/KR100200709B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR980005349A (en) | 1998-03-30 |
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