KR100504942B1 - Method of manufacturing a capacitor in semiconductor device - Google Patents

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KR100504942B1 KR10-2000-0075975A KR20000075975A KR100504942B1 KR 100504942 B1 KR100504942 B1 KR 100504942B1 KR 20000075975 A KR20000075975 A KR 20000075975A KR 100504942 B1 KR100504942 B1 KR 100504942B1
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Abstract

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성됨으로써, 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, wherein a third-order nitride of XYN (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W) is formed between a lower electrode of a capacitor and a contact plug. 1 When a second protective layer of XYO (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a protective layer and a ternary oxide electrode, is formed, a predetermined heat treatment process for forming a capacitor is performed. The present invention provides a method of manufacturing a capacitor of a semiconductor device capable of preventing oxidation of a predetermined portion of a contact plug formed under the capacitor, thereby reducing electrical characteristics.

Description

반도체 소자의 캐패시터 제조 방법{Method of manufacturing a capacitor in semiconductor device} Method of manufacturing a capacitor in semiconductor device

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로서, 특히캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성됨으로써, 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to the formation of XYN (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a ternary nitride, between a capacitor and a lower electrode of a capacitor. By forming a second protective layer of XYO (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a first protective layer and a ternary oxide electrode, a predetermined heat treatment step for forming a capacitor The present invention relates to a method for manufacturing a capacitor of a semiconductor device capable of preventing oxidation of a predetermined portion of a contact plug formed under the capacitor, thereby reducing electrical characteristics.

DRAM의 집적도가 증가하면서 보다 높은 유전율과 작은 누설전류 특성이 요구됨에 따라 캐패시터의 구조는 누설전류가 작은 MIM 구조로의 변화가 요구되고 있다. 현재 MIM 구조의 캐패시터 하부전극으로는 귀금속물질이 사용되고 있다. 이러한, 하부전극은 CVD 방법에 의해 증착되는데, CVD를 이용한 하부전극의 형성공정시 주입되는 산소에 의해 하부전극의 아래층에 형성된 확산방지막이 산화되어 전기적 특성을 열화시키는 문제가 발생하게 된다. As the integration of DRAMs increases, higher dielectric constants and smaller leakage current characteristics are required, and therefore, the capacitor structure needs to be changed to a MIM structure with a small leakage current. Currently, precious metal materials are used as capacitor lower electrodes of the MIM structure. The lower electrode is deposited by a CVD method, and the diffusion barrier layer formed on the lower layer of the lower electrode is oxidized by oxygen injected during the formation of the lower electrode using CVD, thereby deteriorating electrical characteristics.

이를 상세히 하면, DRAM에서 캐패시터의 하부전극은 반도체 기판과 다결정 실리콘, 오믹콘택층 및 확산방지막으로 형성된 콘택플러그를 통하여 접촉된다. DRAM이 고집적화됨에 따라 Ta2O5, BST, ((Ba,Sr)TiO3), STO(SrTiO3)등의 유전율이 높은 새로운 유전체물질이 사용되어야 하나 콘택 플러그와의 반응을 통한 부피감소 및 플러그 산화에 의한 콘택저항의 증가가 문제시되고 있다. 이를 막기 위해 금속물질로 구성된 하부전극과 반도체 기판의 접합영역을 전기적으로 접속시키기 위한 콘택 플러그의 최상단에는 TiN 및 TiAlN과 같은 질화막으로 구성된 확산방지막이 형성된다. 그러나, 확산방지막 형성 후에 이루어지는 후속 열처리공정시, 주입되는 산소와 확산방지막에 함유된 물질들이 반응하여 소정의 산화물이 생성된다. 이러한 산화물들은 부도체의 특성을 나타내기 때문에, 이런 산화물에 의해 캐패시터의 전기적특성이 열화되는 문제가 발생된다.In detail, the lower electrode of the capacitor in the DRAM contacts the semiconductor substrate through a contact plug formed of polycrystalline silicon, an ohmic contact layer, and a diffusion barrier. As DRAMs are highly integrated, new dielectric materials with high dielectric constants such as Ta 2 O 5 , BST, ((Ba, Sr) TiO 3 ) and STO (SrTiO 3 ) should be used, but volume reduction and plug through reaction with contact plug An increase in contact resistance due to oxidation is a problem. To prevent this, a diffusion barrier layer formed of a nitride film such as TiN and TiAlN is formed at the top of the contact plug for electrically connecting the lower electrode made of a metal material and the junction region of the semiconductor substrate. However, in the subsequent heat treatment process after the formation of the diffusion barrier film, the injected oxygen and the materials contained in the diffusion barrier film react to produce a predetermined oxide. Since these oxides exhibit insulator properties, a problem arises in which the electrical characteristics of the capacitor are degraded by these oxides.

특히, 캐패시터의 유전체막을 형성하기 위한 열처리공정시, 가해지는 고온과 산소에 의해 하부전극을 경유하여 산소가 확산방지막이 형성된 방향으로 확산하여 확산방지막을 산화시켜 확산방지막의 상부표면에 부도체의 산화막이 형성된다. 이 산화막에 의해 캐패시터의 하부전극과 반도체 기판에 형성된 접합영역간의 전기적인 콘택저항이 증가하게 되는 문제가 발생한다. In particular, during the heat treatment process for forming the dielectric film of the capacitor, oxygen diffuses through the lower electrode through the lower electrode by the high temperature and oxygen applied to oxidize the diffusion barrier to oxidize the diffusion barrier so that the oxide film of the non-conductor is formed on the upper surface of the diffusion barrier. Is formed. This oxide film causes a problem that the electrical contact resistance between the lower electrode of the capacitor and the junction region formed in the semiconductor substrate increases.

따라서, 본 발명의 목적은 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지하기 위한 반도체 소자의 캐패시터 제조 방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a capacitor of a semiconductor device for preventing the electrical properties of the contact plug formed under the capacitor from being oxidized during a predetermined heat treatment process for forming the capacitor. have.

본 발명의 또 다른 목적은 캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성됨으로써, 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공함에 있다. Another object of the present invention is a first protective layer and ternary of XYN (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a ternary nitride, between the lower electrode of the capacitor and the contact plug. The second protective layer of the oxide electrode XYO (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W) is formed to form the lower portion of the capacitor during a predetermined heat treatment process for forming the capacitor. The present invention provides a method for manufacturing a capacitor of a semiconductor device capable of preventing oxidation of a predetermined portion of a contact plug to reduce electrical characteristics.

본 발명은 소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와; 상기 콘택홀을 메우도록 콘택플러그를 형성하는 단계와; 상기 콘택플러그 상부에, 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층과, 상기 제 1 보호층 상부에 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)로 형성되는 제 2 보호층으로 구성된 보호층을 형성하는 단계와; 상기 제 2 보호층 상부에 하부전극, 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함한다. The present invention provides a method for manufacturing a semiconductor device, comprising: forming an insulating layer on an upper surface of a semiconductor substrate on which a predetermined structure is formed, and then forming a contact hole for etching a predetermined region of the insulating layer to expose a predetermined region of the semiconductor substrate; Forming a contact plug to fill the contact hole; A first protective layer of XYN (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a ternary nitride, is formed on the contact plug, and a ternary oxide electrode is formed on the first protective layer. Forming a protective layer composed of a second protective layer formed of XYO (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W); Sequentially forming a lower electrode, a dielectric film, and an upper electrode on the second passivation layer.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다. Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1(a) 내지 도 1(c)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도이다. 1 (a) to 1 (c) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 층간절연층(2)이 형성된다. 층간절연층(2)은 반도체 기판(1)의 소정 부분이 노출되도록 패터닝되어 자신의 소정 부위에 콘택홀이 형성된다. 콘택홀이 형성된 반도체 기판(1) 상부에는 콘택홀을 메우도록 콘택플러그(6)가 형성된다. Referring to FIG. 1A, an interlayer insulating layer 2 is first formed on a semiconductor substrate 1 on which a predetermined structure is formed. The interlayer insulating layer 2 is patterned so that a predetermined portion of the semiconductor substrate 1 is exposed so that contact holes are formed in a predetermined portion thereof. The contact plug 6 is formed on the semiconductor substrate 1 on which the contact hole is formed to fill the contact hole.

콘택플러그(6)는 다결정 실리콘(3), 오믹콘택층(4) 및 확산방지막(5)이 형성된 적층구조로 형성된다. The contact plug 6 is formed in a laminated structure in which the polycrystalline silicon 3, the ohmic contact layer 4, and the diffusion barrier film 5 are formed.

오믹콘택층(4)은 확산방지막(5)과 다결정 실리콘(3)간에 상호 접촉력을 높이기 위해 TiSi2가 일반적으로 사용된다. 확산방지막(5)은 TiN, TaN, TiSiN, TiAlN등의 질화물이 형성된다.In the ohmic contact layer 4, TiSi 2 is generally used to increase the mutual contact force between the diffusion barrier film 5 and the polycrystalline silicon 3. The diffusion barrier 5 is formed of nitrides such as TiN, TaN, TiSiN, TiAlN, and the like.

도 1(b)를 참조하면, 콘택플러그(6)를 포함하는 전체 구조 상부에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)가 25∼500℃의 온도범위에서 200∼1000Å의 두께로 제 1 보호층(7)이 증착된다. Referring to FIG. 1 (b), XYN (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a ternary nitride, is 25 to 25 on the entire structure including the contact plug 6. The first protective layer 7 is deposited to a thickness of 200 to 1000 Pa in the temperature range of 500 ° C.

제 1 보호층(7)은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ru, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ru, 10∼50at%인 W 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 W 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 W 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 W 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 W 및 10∼80at%인 N으로 증착된다.상술한 것과 같이, Ru, Ir, Rh와 같은 준귀금속들에, Ti, Ta, W와 같은 내열 금속들이 소량 첨가된 후, 질소가 첨가되어 결합된 삼원계 질화물은, 상호간에 강한 화학적 결합을 이루어, 산소의 빠른 확산 경로인 결정립계가 없는 비정질의 미세 구조를 갖는다. 따라서, 캐패시터를 형성하기 위한 산소 분위기 및 고온의 열처리공정에서, 상기 삼원계 질화물이 상기 확산 방지막(5)으로의 산소의 확산을 효과적으로 막을 수 있다. 또한, Ru, Ir, Rh와 같은 준귀금속들이 산소와 반응하더라도 전도성 산화물이 생성되므로, 캐패시터의 전기적 특성에는 아무런 영향을 주지 않는다. 한편, Ti, Ta, W와 같은 내열 금속들은 고온에서 안정적이고, 산소에 대한 친화력이 있기 때문에, 고온에서 상기 삼원계 질화물의 비정질의 미세구조가 그대로 유지될 수 있다.The first protective layer 7 is formed of Ru having a composition ratio of 50 to 90 at%, Ti of 10 to 50 at% and N of 10 to 80 at%, Ru of 50 to 90 at%, Ta of 10 to 50 at%, and 10 to 10 at 80 at% N, 50 to 90 at% Ru, 10 to 50 at% W and 10 to 80 at% N, 50 to 90 at% Ir, 10 to 50 at% Ti and 10 to 80 at% Formed from phosphorus N, 50 to 90 at% Ir, 10 to 50 at% Ta and 10 to 80 at% N, or 50 to 90 at% Ir, 10 to 50 at% W and 10 to 80 at% N Or from 50 to 90 at% Rh, from 10 to 50 at% Ti and from 10 to 80 at% N, or from 50 to 90 at% Rh from 10 to 50 at% Ta and from 10 to 80 at% N Or from 50 to 90 at% Rh, from 10 to 50 at% W and from 10 to 80 at% N, from 50 to 90 at% Os, from 10 to 50 at% Ti and from 10 to 80 at% N; 50 to 90 at% Os, 10 to 50 at% Ta and 10 to 80 at% N or 50 to 90 at% Os, 10 to 50 at% W and 10 to 80 at% N, or 50 to Re at 90at%, T at 10-50at% i and 10 to 80 at% N, 50 to 90 at% Re, 10 to 50 at% Ta and 10 to 80 at% N, 50 to 90 at% Re, 10 to 50 at% W and As described above, a small amount of heat-resistant metals such as Ti, Ta, and W are added to quasi-noble metals such as Ru, Ir, and Rh, and nitrogen is added to the ternary system as described above. Nitrides have strong chemical bonds with each other and have an amorphous microstructure without grain boundaries, which is a fast diffusion path for oxygen. Therefore, in the oxygen atmosphere and the high temperature heat treatment process for forming the capacitor, the ternary nitride can effectively prevent the diffusion of oxygen into the diffusion barrier film 5. In addition, even when quasi-noble metals such as Ru, Ir, and Rh react with oxygen, conductive oxides are generated, and thus, they do not affect the electrical characteristics of the capacitor. On the other hand, since heat-resistant metals such as Ti, Ta, and W are stable at high temperatures and have an affinity for oxygen, the amorphous microstructure of the tertiary nitride may be maintained at high temperatures.

이후, 제 1 보호층(7)을 포함한 전체 구조 상부에 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)가 25∼500℃의 온도범위에서 200∼1000Å의 두께로 제 2 보호층(8)이 증착된다. Thereafter, XYO (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a ternary oxide electrode on the entire structure including the first protective layer 7, has a temperature range of 25 to 500 ° C. The second protective layer 8 is deposited to a thickness of 200 to 1000 GPa.

제 2 보호층(8)은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ru, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ru, 10∼50at%인 W 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Ir, 10∼50at%인 W 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Rh, 10∼50at%인 W 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Os, 10∼50at%인 W 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 Ti 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 Ta 및 10∼80at%인 O2으로 형성되거나, 50∼90at%인 Re, 10∼50at%인 W 및 10∼80at%인 O2으로 증착된다.상술한 것과 같이, Ru, Ir, Rh와 같은 준귀금속들에, Ti, Ta, W와 같은 내열 금속들이 소량 첨가된 후, 산소가 첨가되어 결합된 삼원계 산화물은, 상호간에 강한 화학적 결합을 이루어, 산소의 빠른 확산 경로인 결정립계가 없는 비정질의 미세 구조를 갖는다. 따라서, 캐패시터를 형성하기 위한 산소 분위기 및 고온의 열처리공정에서, 상기 삼원계 산화물이 상기 확산 방지막(5)으로의 산소의 확산을 효과적으로 막을 수 있다. 또한, Ru, Ir, Rh와 같은 준귀금속들이 산소와 반응하더라도 전도성 산화물이 생성되므로, 캐패시터의 전기적 특성에는 아무런 영향을 주지 않는다. 한편, Ti, Ta, W와 같은 내열 금속들은 고온에서 안정적이고, 산소에 대한 친화력이 있기 때문에, 고온에서 상기 삼원계 질화물의 비정질의 미세구조가 그대로 유지될 수 있다.The second protective layer 8 is formed of Ru of 50 to 90 at%, Ti of 10 to 50 at% and O 2 of 10 to 80 at%, Ru of 50 to 90 at%, Ta and 10 to 50 at% Formed from O 2 of -80 at%, Ru of 50-90 at%, W of 10-50 at% and O 2 of 10-80 at%, Ir of 50-90 at%, Ti and 10 of 10-50 at% Formed of O 2 of -80 at%, Ir of 50-90 at%, Ta of 10-50 at%, and O 2 of 10-80 at%, Ir of 50-90 at%, W and 10 of 10-50 at% Formed from O 2 of ˜80 at%, Rh of 50 to 90 at%, Ti of 10 to 50 at% and O 2 of 10 to 80 at%, Rh of 50 to 90 at%, Ta and 10 to 50 at% Formed of O 2 of -80 at%, Rh of 50-90 at%, W of 10-50 at% and O 2 of 10-80 at%, Os of 50-90 at%, Ti and 10 of 10-50 at% Formed from O 2 of -80 at%, Os of 50-90 at%, Ta of 10-50 at% and O 2 of 10-80 at%, Os of 50-90 at%, W and 10 of 10-50 at% forming a shed some light ~80at% of O 2 , 50~90at% of Re, or formed as 10~50at% of Ti and 10~80at% of O 2, or formed as 50~90at% of Re, 10~50at% of Ta and 10~80at% of O 2 And 50 to 90 at% of Re, 10 to 50 at% of W and 10 to 80 at% of O 2. As described above, in semi-precious metals such as Ru, Ir and Rh, such as Ti, Ta, W After a small amount of heat-resistant metals are added, oxygen-added ternary oxides form strong chemical bonds with each other to have an amorphous microstructure without grain boundaries, which is a fast diffusion path for oxygen. Therefore, in the oxygen atmosphere and the high temperature heat treatment process for forming the capacitor, the ternary oxide can effectively prevent the diffusion of oxygen into the diffusion barrier film 5. In addition, even when quasi-noble metals such as Ru, Ir, and Rh react with oxygen, conductive oxides are generated, and thus, they do not affect the electrical characteristics of the capacitor. On the other hand, since heat-resistant metals such as Ti, Ta, and W are stable at high temperatures and have an affinity for oxygen, the amorphous microstructure of the tertiary nitride may be maintained at high temperatures.

이후, 제 2 보호층(8)을 포함한 전체 구조 상부에 귀금속물질 또는 준금속물질이 증착된 후, 소정의 식각공정에 의해 제 1 및 제 2 보호층(7,8)과 함께 패터닝되어 하부전극(9)이 형성된다.   Subsequently, after the precious metal material or the semimetal material is deposited on the entire structure including the second protective layer 8, the lower electrode is patterned together with the first and second protective layers 7 and 8 by a predetermined etching process. (9) is formed.

도 1(c)를 참조하면, 하부전극(9)을 포함한 전체 구조 상부에 유전체막(10) 및 상부전극(11)이 순차적으로 형성된다. Referring to FIG. 1C, the dielectric film 10 and the upper electrode 11 are sequentially formed on the entire structure including the lower electrode 9.

여기서, 유전체막(10)은 열처리공정에 의해 열처리되는데, 열처리공정은 상부전극(11)이 형성전 또는 형성후에 이루어진다. Here, the dielectric film 10 is heat treated by a heat treatment process, which is performed before or after the upper electrode 11 is formed.

열처리공정은 600∼800℃의 온도범위와 O2, N2, NH4, Ar과 O2가 소정 비율로 혼합된 혼합가스, N2와 O2가 소정 비율로 혼합된 혼합가스, Ar과 O2의 혼합 플라즈마, N2와 O2의 혼합 플라즈마, N2O 플라즈마, NH4 플라즈마 및 자외선 오존 분위기중 어느 하나의 분위기에서 이루어진다.The heat treatment process is a temperature range of 600 to 800 ℃ and O 2 , N 2 , NH 4 , a mixed gas in which Ar and O 2 are mixed in a predetermined ratio, a mixed gas in which N 2 and O 2 is mixed in a predetermined ratio, Ar and O 2 , a mixed plasma of N 2 and O 2 , an N 2 O plasma, an NH 4 plasma, and an ultraviolet ozone atmosphere.

전술한 바와 같이, 본 발명은 캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성된다. As described above, the present invention provides a first protective layer and a three-way source of XYN (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a ternary nitride, between the lower electrode of the capacitor and the contact plug. A second protective layer of XYO (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W) which is a system oxide electrode is formed.

상술한 바와 같이, 본 발명은 캐패시터의 하부전극과 콘택플러그 사이에 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층 및 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 2 보호층이 형성됨으로써, 캐패시터를 형성하기 위한 소정의 열처리공정시, 캐패시터의 하부에 형성된 콘택플러그의 소정 부위가 산화되어 전기적인 특성이 감소되는 것을 방지할 수 있다. As described above, the present invention provides a first protective layer and a three-way source of XYN (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a ternary nitride, between the lower electrode of the capacitor and the contact plug. A second protective layer of XYO (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a type oxide electrode, is formed, so that a predetermined heat treatment step for forming a capacitor is performed under the capacitor. It is possible to prevent the predetermined portion of the formed contact plug from being oxidized to reduce electrical characteristics.

도 1(a) 내지 도 1(c)는 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터 제조 방법을 설명하기 위해 순서적으로 도시한 반도체 소자의 단면도. 1 (a) to 1 (c) are cross-sectional views of semiconductor devices sequentially shown to explain a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

1 : 반도체 기판 2 : 층간절연층1 semiconductor substrate 2 interlayer insulating layer

3 : 다결정 실리콘 4 : 오믹콘택층3: polycrystalline silicon 4: ohmic contact layer

5 : 확산방지막 6 : 콘택플러그5: diffusion barrier 6: contact plug

7 : 제 1 보호층 8 : 제 2 보호층7: first protective layer 8: second protective layer

9 : 하부전극 10 : 유전체막9: lower electrode 10: dielectric film

11 : 상부전극 11: upper electrode

Claims (34)

소정의 구조가 형성된 반도체 기판 상부에 절연막을 형성한 후, 상기 절연막의 소정 영역을 식각하여 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 형성하는 단계와;After forming an insulating film on the semiconductor substrate having a predetermined structure, forming a contact hole for etching the predetermined region of the insulating film to expose the predetermined region of the semiconductor substrate; 상기 콘택홀을 메우도록, 다결정 실리콘, 오믹콘택층, 및 확산방지막의 적층구조를 가지는 콘택플러그를 형성하는 단계와;Forming a contact plug having a stacked structure of a polycrystalline silicon, an ohmic contact layer, and a diffusion barrier layer to fill the contact hole; 상기 콘택플러그 상부에, 삼원계 질화물인 XYN(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)의 제 1 보호층과, 상기 제 1 보호층 상부에 삼원계 산화물 전극인 XYO(X=Ru, Ir, Rh, Os, Re; Y=Ti, Ta, W)로 형성되는 제 2 보호층으로 구성된 보호층을 형성하는 단계와; A first protective layer of XYN (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W), which is a ternary nitride, is formed on the contact plug, and a ternary oxide electrode is formed on the first protective layer. Forming a protective layer composed of a second protective layer formed of XYO (X = Ru, Ir, Rh, Os, Re; Y = Ti, Ta, W); 상기 제 2 보호층 상부에 하부전극, 유전체막 및 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And sequentially forming a lower electrode, a dielectric layer, and an upper electrode on the second passivation layer. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 제 1 보호층 및 제 2 보호층은 25∼500℃의 온도범위에서 200∼1000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer and the second protective layer is a capacitor manufacturing method of a semiconductor device, characterized in that formed in a thickness of 200 to 1000Å over a temperature range of 25 to 500 ℃. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the first protective layer is formed of Ru having a composition ratio of 50 to 90 at%, Ti having 10 to 50 at%, and N having 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Wherein the first protective layer is formed of Ru having a composition ratio of 50 to 90 at%, Ta of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer is formed of Ru having a composition ratio of 50 to 90 at%, W of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the first protective layer is formed of Ir of 50 to 90 at%, Ti of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer is formed of Ir of 50 to 90 at%, Ta of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer is formed of Ir of 50 to 90 at%, W of 10 to 50 at% and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer is formed of Rh of 50 to 90 at%, Ti of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer is formed of Rh having a composition ratio of 50 to 90 at%, Ta of 10 to 50 at% and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer is formed of Rh having a composition ratio of 50 to 90 at%, W having 10 to 50 at%, and N having 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Wherein the first protective layer is formed of Os having a composition ratio of 50 to 90 at%, Ti of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the first protective layer is formed of Os having a composition ratio of 50 to 90 at%, Ta of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the first protective layer is formed of Os having a composition ratio of 50 to 90 at%, W of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Re, 10∼50at%인 Ti 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the first protective layer is formed of Re of 50 to 90 at%, Ti of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가가 50∼90at%인 Re, 10∼50at%인 Ta 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer is formed of Re of 50 to 90 at%, Ta of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 1 보호층은 조성비가 50∼90at%인 Re, 10∼50at%인 W 및 10∼80at%인 N으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The first protective layer is formed of Re of 50 to 90 at%, W of 10 to 50 at%, and N of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second protective layer is formed of Ru, which has a composition ratio of 50 to 90 at%, Ti of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Wherein the second protective layer is formed of Ru having a composition ratio of 50 to 90 at%, Ta of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Ru, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Wherein the second protective layer is formed of Ru having a composition ratio of 50 to 90 at%, W of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the second protective layer is formed of Ir of 50 to 90 at%, Ti of 10 to 50 at% and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second protective layer is formed of Ir of 50 to 90 at%, Ta of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Ir, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second protective layer is formed of Ir of 50 to 90 at%, W of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second protective layer is formed of Rh having a composition ratio of 50 to 90 at%, Ti of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second protective layer is formed of Rh having a composition ratio of 50 to 90 at%, Ta of 10 to 50 at% and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Rh, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second protective layer is formed of Rh having a composition ratio of 50 to 90 at%, W of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the second protective layer is formed of Os having a composition ratio of 50 to 90 at%, Ti of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Wherein the second protective layer is formed of Os having a composition ratio of 50 to 90 at%, Ta of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Os, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the second protective layer is formed of Os having a composition ratio of 50 to 90 at%, W of 10 to 50 at%, and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Re, 10∼50at%인 Ti 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the second protective layer is formed of Re having a composition ratio of 50 to 90 at%, Ti having 10 to 50 at%, and O 2 having 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 조성비가 50∼90at%인 Re, 10∼50at%인 Ta 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And the second protective layer is formed of Re having a composition ratio of 50 to 90 at%, Ta of 10 to 50 at% and O 2 of 10 to 80 at%. 제 3 항에 있어서,The method of claim 3, wherein 상기 제 2 보호층은 50∼90at%인 Re, 10∼50at%인 W 및 10∼80at%인 O2로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The second protective layer is formed of Re of 50 to 90 at%, W of 10 to 50 at% and O 2 of 10 to 80 at%. 제 1 항에 있어서,The method of claim 1, 상기 유전체막은 상기 상부전극이 형성전 또는 형성후에 600∼800℃의 온도범위와 O2, N2, NH4, Ar과 O2가 소정 비율로 혼합된 혼합가스, N2와 O2가 소정 비율로 혼합된 혼합가스, Ar과 O2의 혼합 플라즈마, N2와 O2의 혼합 플라즈마, N2O 플라즈마, NH4 플라즈마 및 자외선 오존 분위기중 어느 하나의 분위기에서 열처리되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The dielectric film is a mixed gas in which a temperature range of 600 to 800 ° C. and O 2 , N 2 , NH 4 , Ar, and O 2 are mixed in a predetermined ratio before or after the upper electrode is formed, and N 2 and O 2 are in a predetermined ratio. Heat treatment in any one of a mixed gas, a mixed plasma of Ar and O 2 , a mixed plasma of N 2 and O 2 , an N 2 O plasma, an NH 4 plasma and an ultraviolet ozone atmosphere. Capacitor Manufacturing Method.
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