KR100359784B1 - Method for Fabricating Capacitor of Semiconductor Device - Google Patents

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Abstract

본 발명은 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판상에 제 1 층간 절연막을 형성하고 상기 반도체 기판의 소정 영역이 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 하부에 폴리 플러그를 형성하고 상기 폴리 플러그의 표면에 저저항층을 형성하는 단계와, 상기 콘택홀 내부에 확산 방지막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 선택적으로 제거하여 상기 확산 방지막 및 그에 인접한 상기 제 1 층간 절연막을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치 내부의 표면상에 하부 전극을 형성하고 상기 하부 전극을 플라즈마 처리하는 단계와, 상기 반도체 기판의 전면에 TaN막과 BST막을 차례로 형성하고 후속 열처리 공정을 실시하여 상기 TaN막으로 TaON막을 형성하는 단계와, 상기 BST막상에 상부 전극을 형성하는 단계를 포함하여 형성한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a capacitor of a semiconductor device for improving the electrical characteristics of the device. Forming a contact hole, forming a poly plug under the contact hole, forming a low resistance layer on a surface of the poly plug, forming a diffusion barrier layer in the contact hole, and forming the semiconductor substrate. Forming a trench to expose the diffusion barrier and the first interlayer dielectric adjacent thereto by forming a second interlayer dielectric on the front surface of the trench and forming a lower electrode on the surface of the trench; Plasma-processing the electrode, and then TaN film and BST film on the entire surface of the semiconductor substrate And forming a TaON film with the TaN film by performing a subsequent heat treatment process, and forming an upper electrode on the BST film.

Description

반도체 소자의 캐패시터 제조방법{Method for Fabricating Capacitor of Semiconductor Device}Capacitor Manufacturing Method for Semiconductor Device {Method for Fabricating Capacitor of Semiconductor Device}

본 발명은 반도체 소자에 관한 것으로 특히, 캐패시터의 유전막을 BST/TaON의 이중막으로 형성하여 소자의 전기적 특성을 향상시키기 위한 반도체 소자의 캐패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device for forming a dielectric film of a capacitor as a double film of BST / TaON to improve electrical characteristics of the device.

0.1㎛ 이하의 디자인 룰(Design Rule)을 갖는 고집적 디램(DRAM) 캐패시터는 실린더(Cylinder) 구조이며, 하부 전극으로는 주로 CVD(Chemical Vapor Deposition)-Ru를 이용한다.The highly integrated DRAM capacitor having a design rule of 0.1 μm or less has a cylinder structure and mainly uses CVD (Chemical Vapor Deposition) -Ru as a lower electrode.

그리고, 후속 열정공에서 상기 하부 전극과 다결정 실리콘이 반응하여 저유전층을 형성하는 현상을 방지하기 위하여 상기 하부 전극의 하부에 베리어막을 형성한다.A barrier film is formed below the lower electrode to prevent a phenomenon in which the lower electrode and the polycrystalline silicon react to form a low dielectric layer in a subsequent passion hole.

이때, 상기 하부 전극의 이용 가능한 두께가 300Å이하이므로 유전막인 BST막 증착 후, 상기 유전막을 결정화시키기 위한 후속 열처리 공정에서 상기 하부 전극을 통해 확산되어 들어가는 산소에 의하여 베리어막이 산화될 가능성이 커진다.In this case, since the available thickness of the lower electrode is 300 Å or less, the barrier film is more likely to be oxidized by oxygen diffused through the lower electrode in a subsequent heat treatment process for crystallizing the dielectric film after deposition of the dielectric film, the BST film.

따라서, 종래에는 상기 베리어막의 산화를 방지하기 위하여 후속 열처리 온도를 낮추고 있다.Therefore, conventionally, the subsequent heat treatment temperature is lowered to prevent oxidation of the barrier film.

그러나, 낮은 후속 열처리 온도로 인하여 유전막의 두께가 증가되므로 하부 전극의 높이를 증가시키어 캐패시터를 형성해야 한다.However, since the thickness of the dielectric film is increased due to the low subsequent heat treatment temperature, the height of the lower electrode must be increased to form a capacitor.

그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 제조방법은 다음과 같은 문제점이 있다.However, the conventional capacitor manufacturing method of the semiconductor device as described above has the following problems.

첫째, 상기 하부 전극을 통하여 확산되어 들어가는 산소로 인하여 베리어막이 산화되므로 정전용량 및 누설 전류 특성이 저하된다.First, since the barrier film is oxidized due to oxygen diffused through the lower electrode, capacitance and leakage current characteristics are deteriorated.

둘째, 베리어막의 산화를 방지하기 위하여 낮은 후속 열처리 공정을 실시함에 따라서 하부 전극의 높이를 증가시켜야 하므로 공정 난이도가 증가된다.Second, as the lower subsequent heat treatment process is performed to prevent oxidation of the barrier film, the height of the lower electrode must be increased, thereby increasing process difficulty.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 BST/TaON의 이중 유전막을 이용하여 소자의 전기적 특성을 향상시키기에 적합한 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of manufacturing a capacitor of a semiconductor device suitable for improving the electrical characteristics of the device by using a double dielectric film of BST / TaON to solve the above problems.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도1A to 1F are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

도면의 주요 부분에 대한 부호 설명Explanation of symbols for the main parts of drawings

11 : 반도체 기판 12 : 층간 절연막11 semiconductor substrate 12 interlayer insulating film

13 : 콘택홀 14 : 폴리 플러그13: contact hole 14: poly plug

15 : TiSix막 16 : 확산방지막15: TiSi x film 16: diffusion barrier

17 : 산화막 18 : 트렌치17 oxide film 18 trench

19 : Ru막 19a : 하부 전극19 Ru film 19a Lower electrode

20 : TaN막 20a : TaON막20: TaN film 20a: TaON film

21 : BST막 22 : 상부 전극21: BST film 22: upper electrode

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 반도체 기판상에 제 1 층간 절연막을 형성하고 상기 반도체 기판의 소정 영역이 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀 하부에 폴리 플러그를 형성하고 상기 폴리 플러그의 표면에 저저항층을 형성하는 단계와, 상기 콘택홀 내부에 확산 방지막을 형성하는 단계와, 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 선택적으로 제거하여 상기 확산 방지막 및 그에 인접한 상기 제 1 층간 절연막을 노출시키는 트렌치를 형성하는 단계와, 상기 트렌치 내부의 표면상에 하부 전극을 형성하고 상기 하부 전극을 플라즈마 처리하는 단계와, 상기 반도체 기판의 전면에 TaN막과 BST막을 차례로 형성하고 후속 열처리 공정을 실시하여 상기 TaN막으로 TaON막을 형성하는 단계와, 상기 BST막상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.In the method of manufacturing a capacitor of a semiconductor device of the present invention for achieving the above object, a contact hole is formed by forming a first interlayer insulating film on a semiconductor substrate and selectively removing the first interlayer insulating film to expose a predetermined region of the semiconductor substrate. Forming a poly plug under the contact hole and forming a low resistance layer on a surface of the poly plug; forming a diffusion barrier layer in the contact hole; Forming a second interlayer insulating film and selectively removing the second interlayer insulating film to form a trench to expose the diffusion barrier layer and the first interlayer insulating film adjacent thereto, forming a lower electrode on a surface of the trench, and forming the lower electrode on the plasma And forming a TaN film and a BST film in order on the entire surface of the semiconductor substrate, and subsequently And performing a heat treatment process to form a TaON film with the TaN film, and forming an upper electrode on the BST film.

이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 제조방법을 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device of the present invention will be described with reference to the accompanying drawings.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조공정 단면도이다.1A to 1F are cross-sectional views of a capacitor manufacturing process of a semiconductor device according to an embodiment of the present invention.

우선, 도 1a에 도시된 바와 같이 반도체 기판(11)상에 층간 절연막(12)을 형성하고 포토 및 식각 공정으로 상기 반도체 기판(11)의 소정 영역이 노출되도록 상기 층간 절연막(12)을 선택적으로 제거하여 콘택홀(13)을 형성한다.First, as shown in FIG. 1A, the interlayer insulating layer 12 is selectively formed on the semiconductor substrate 11 to selectively expose a predetermined region of the semiconductor substrate 11 by photo and etching processes. To form a contact hole 13.

그리고, 화학적기상증착법(CVD)으로 상기 콘택홀(13)을 포함한 반도체 기판(11)상에 폴리 실리콘막을 증착하고 에치백 공정으로 상기 층간 절연막(12) 상부에서 50∼200nm 하부의 콘택홀(13) 내부에 남도록 상기 폴리 실리콘막을 선택적으로 제거하여 폴리 플러그(14)를 형성한다.In addition, a polysilicon film is deposited on the semiconductor substrate 11 including the contact hole 13 by chemical vapor deposition (CVD), and the contact hole 13 of 50 to 200 nm below the interlayer insulating film 12 is etched back. The polysilicon film is selectively removed to remain inside the polysilicon layer to form the poly plug 14.

그리고, 상기 콘택홀(13)을 포함한 반도체 기판(11)상에 티타늄막(Ti)을 증착하고 RTP(Rapid Thermal Process) 공정을 실시하여 상기 폴리 플러그(14)와의 계면에 낮은 비저항을 갖는 TiSix막(15)을 형성한다.In addition, a Ti film (Ti) is deposited on the semiconductor substrate 11 including the contact hole 13 and a rapid thermal process (RTP) process is performed to provide TiSi x having a low specific resistance at the interface with the poly plug 14. The film 15 is formed.

이어, 습식 식각 공정으로 상기 공정에서 반응하지 않은 티타늄막(Ti)을 제거한다.Subsequently, the wet etching process removes the titanium film Ti that has not reacted in the process.

그리고, 도 1b에 도시된 바와 같이 상기 콘택홀(13)을 포함한 반도체 기판(11)의 전면에 500∼5000Å의 두께의 TiSiN막을 형성한다.As shown in FIG. 1B, a TiSiN film having a thickness of 500 to 5000 에 is formed on the entire surface of the semiconductor substrate 11 including the contact hole 13.

여기서, 상기 TiSiN막은 TiCl4, SiH4, NH3가스를 동시에 공급하여 CVD 방법으로 증착하여 형성한다.Here, the TiSiN film is formed by simultaneously supplying TiCl 4 , SiH 4 , NH 3 gas and depositing by CVD method.

이어, CMP(Chemical Mechanical Polishing) 공정으로 상기 콘택홀(13) 내부에만 남도록 상기 TiSiN막을 선택적으로 제거하여 확산방지막(16)을 형성한다.Subsequently, the TiSiN film is selectively removed to remain only inside the contact hole 13 by a chemical mechanical polishing (CMP) process to form a diffusion barrier 16.

그리고, 도 1c에 도시된 바와 같이 상기 반도체 기판(11)상에 2000∼10000Å 두께의 산화막(17)을 증착하고, 포토 및 식각 공정으로 상기 확산 방지막(16) 및 그에 인접한 상기 층간 절연막(12)이 노출되도록 상기 산화막(17)을 선택적으로 제거하여 트렌치(18)를 형성한다.In addition, as shown in FIG. 1C, an oxide film 17 having a thickness of 2000 to 10000 μs is deposited on the semiconductor substrate 11, and the diffusion barrier 16 and the interlayer insulating layer 12 adjacent thereto are formed by a photolithography process. The oxide film 17 is selectively removed so that the trench 18 is exposed.

이어, 화학기상증착법으로 상기 트렌치(18)를 포함한 반도체 기판(11)의 전면에 Ru막(19)을 증착한다.Subsequently, a Ru film 19 is deposited on the entire surface of the semiconductor substrate 11 including the trench 18 by chemical vapor deposition.

여기서, 상기 Ru막(19)은 Ru(OD)3또는 Ru(EtCp)2를 이용하여 200∼300℃의 산소 또는 환원 분위기에서 CVD 방법으로 증착하여 형성한다.Here, the Ru film 19 is formed by depositing by a CVD method in an oxygen or reducing atmosphere of 200 ~ 300 ℃ using Ru (OD) 3 or Ru (EtCp) 2 .

그리고, 도 1d에 도시된 바와 같이 에치백 공정으로 상기 트렌치(18) 내부에만 남도록 상기 Ru막(19)을 선택적으로 제거하여 하부 전극(19a)을 형성한다.In addition, as illustrated in FIG. 1D, the Ru layer 19 is selectively removed to remain only in the trench 18 by an etch back process to form a lower electrode 19a.

그리고, 50∼300W의 전원, 0.2∼2.5 Torr의 압력하에서 O2, N2, N2O 플라즈마를 이용하여 30∼180초 동안 상기 하부 전극(19a)을 플라즈마 처리한다.The lower electrode 19a is plasma-processed for 30 to 180 seconds using O 2 , N 2 , and N 2 O plasma under a power supply of 50 to 300 W and a pressure of 0.2 to 2.5 Torr.

그리고, 도 1e에 도시된 바와 같이 상기 반도체 기판(11)상에 20∼80Å 두께의 TaN막(20)을 증착한다.As shown in FIG. 1E, a TaN film 20 having a thickness of 20 to 80 Å is deposited on the semiconductor substrate 11.

여기서, 상기 TaN막(20)은 300∼600℃의 온도에서 TaCl4및 암모니아(NH3) 가스를 이용하여 MOCVD(Metal Organic CVD) 방법으로 증착하여 형성한다.Here, the TaN film 20 is formed by depositing by a metal organic CVD (MOCVD) method using TaCl 4 and ammonia (NH 3 ) gas at a temperature of 300 ~ 600 ℃.

또한, 상기 TaN막(20) 대신에 TiN 또는 ZrN막 중 어느 하나를 이용하여 형성하여도 무방하다.Instead of the TaN film 20, any one of TiN and ZrN films may be used.

이어, 상기 TaN막(20)상에 50∼300Å 두께의 BST막(21)을 증착한다.Subsequently, a BST film 21 having a thickness of 50 to 300 GPa is deposited on the TaN film 20.

여기서, 상기 BST막(21)은 350∼420℃의 온도에서 Ba(METHD)2, Sr(METHD)2, Ti(MPD)(THE)2및 O2, N2O 가스를 이용한 MOCVD 방법 내지 ALD 방법으로 증착하여 형성한다.Here, the BST film 21 is a MOCVD method to ALD using Ba (METHD) 2 , Sr (METHD) 2 , Ti (MPD) (THE) 2 and O 2 , N 2 O gas at a temperature of 350 to 420 ° C. It forms by vapor deposition by the method.

그리고, 상기 BST막(21)을 결정화시키기 위하여 500∼750℃ 온도의 1∼5%의 산소가 포함된 질소 가스 분위기에서 1∼10분 동안 급속 열처리 공정을 실시한다.In order to crystallize the BST film 21, a rapid heat treatment process is performed for 1 to 10 minutes in a nitrogen gas atmosphere containing 1 to 5% of oxygen at a temperature of 500 to 750 ° C.

이때, 상기 TaN막(20)이 상기 BST막(21)을 통하여 상기 하부 전극(19a) 쪽으로 이동하는 산소와 결합하여 TaON막(20a)으로 형성된다.At this time, the TaN film 20 is combined with oxygen moving toward the lower electrode 19a through the BST film 21 to form a TaON film 20a.

여기서, 상기 TaN막(20)이 외부에서 하부 전극(19a)으로 유입되는 산소를 제거하므로 상기 BST막(21)을 결정화시키기 위한 열처리 공정의 온도를 충분히 높일 수 있게 된다.Here, since the TaN film 20 removes oxygen introduced into the lower electrode 19a from the outside, the temperature of the heat treatment process for crystallizing the BST film 21 can be sufficiently increased.

그리고, 도 1f에 도시된 바와 같이, 200∼300℃의 온도에서 상기 BST막(21)상에 Ru막을 증착하여 상부 전극(22)을 형성한다.1F, a Ru film is deposited on the BST film 21 at a temperature of 200 to 300 ° C. to form an upper electrode 22.

그리고, 상기 BST막(21)과 상부 전극(22) 계면의 유전 특성을 향상시키기 위하여 350∼600℃ 온도의 산소가 포함된 질소가스 분위기에서 10∼60분 동안 열처리 공정을 실시하여 본 발명에 따른 반도체 소자의 캐패시터를 완성한다.In addition, in order to improve the dielectric properties of the interface between the BST film 21 and the upper electrode 22, a heat treatment process is performed for 10 to 60 minutes in a nitrogen gas atmosphere containing oxygen at a temperature of 350 to 600 ° C. according to the present invention. The capacitor of the semiconductor element is completed.

상기와 같은 본 발명의 반도체 소자의 캐패시터 제조방법은 다음과 같은 효과가 있다.The capacitor manufacturing method of the semiconductor device of the present invention as described above has the following effects.

첫째, TaN막을 이용하여 후속 열처리 공정중에 하부 전극으로 이동하는 산소를 제거할 수 있으므로 하부 전극의 산화를 방지할 수 있다.First, since oxygen that moves to the lower electrode may be removed during the subsequent heat treatment process using the TaN film, oxidation of the lower electrode may be prevented.

둘째, 하부 전극으로의 산소 확산을 방지할 수 있어 후속 열처리 공정의 온도를 충분히 상승시킬 수 있으므로 절연막 두께 및 하부 전극의 높이를 감소시키어 공정의 난이도를 줄일 수 있다.Second, since it is possible to prevent the oxygen diffusion to the lower electrode can sufficiently increase the temperature of the subsequent heat treatment process, the difficulty of the process can be reduced by reducing the thickness of the insulating film and the height of the lower electrode.

셋째, 하부 전극의 산화를 방지하고 공정 난이도를 줄일 수 있으므로 01.㎛ 이하의 디자인 룰을 갖는 메모리 소자의 공정 안정성 및 수율을 향상시킬 수 있다.Third, since the lower electrode can be prevented from being oxidized and the process difficulty can be reduced, process stability and yield of a memory device having a design rule of 01. 탆 or less can be improved.

Claims (4)

반도체 기판상에 제 1 층간 절연막을 형성하고 상기 반도체 기판의 소정 영역이 노출되도록 상기 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계;Forming a contact hole by forming a first interlayer insulating film on a semiconductor substrate and selectively removing the first interlayer insulating film to expose a predetermined region of the semiconductor substrate; 상기 콘택홀 하부에 폴리 플러그를 형성하고 상기 폴리 플러그의 표면에 저저항층을 형성하는 단계;Forming a poly plug under the contact hole and forming a low resistance layer on a surface of the poly plug; 상기 콘택홀 내부에 확산 방지막을 형성하는 단계;Forming a diffusion barrier inside the contact hole; 상기 반도체 기판의 전면에 제 2 층간 절연막을 형성하고 이를 선택적으로 제거하여 상기 확산 방지막 및 그에 인접한 상기 제 1 층간 절연막을 노출시키는 트렌치를 형성하는 단계;Forming a second interlayer insulating film on the entire surface of the semiconductor substrate and selectively removing the second interlayer insulating film to form a trench for exposing the diffusion barrier layer and the first interlayer insulating layer adjacent thereto; 상기 트렌치 내부의 표면상에 하부 전극을 형성하고 상기 하부 전극을 플라즈마 처리하는 단계;Forming a lower electrode on a surface of the trench and plasma treating the lower electrode; 상기 반도체 기판의 전면에 TaN막과 BST막을 차례로 형성하고 후속 열처리 공정을 실시하여 상기 TaN막으로 TaON막을 형성하는 단계;Forming a TaON film on the TaN film by sequentially forming a TaN film and a BST film on the entire surface of the semiconductor substrate and performing a subsequent heat treatment process; 상기 BST막상에 상부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And forming an upper electrode on the BST film. 제 1 항에 있어서, 상기 폴리 플러그를 포함한 반도체 기판의 전면에 티타늄막을 증착하고 열처리 공정을 실시하여 상기 폴리 플러그와 티타늄막의 계면에 상기 저저항층을 형성하고 반응하지 않은 상기 티타늄막을 제거함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of claim 1, wherein a titanium film is deposited on the entire surface of the semiconductor substrate including the poly plug, and a heat treatment process is performed to form the low resistance layer at an interface between the poly plug and the titanium film and to remove the unreacted titanium film. A capacitor manufacturing method of a semiconductor device. 제 1 항에 있어서, 상기 후속 열처리 공정에서 상기 BST막을 통하여 외부에서 유입되는 산소가 상기 TaN막과 결합하여 상기 TaN막이 TaON막으로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of claim 1, wherein in the subsequent heat treatment step, oxygen introduced from the outside through the BST film is combined with the TaN film to form the TaN film as a TaON film. 제 1 항에 있어서, 상기 TaN막 대신에 TiN막 또는 ZrN막 중 어느 하나로 형성함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device according to claim 1, wherein the TaN film is formed of any one of a TiN film and a ZrN film.
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