KR19990006164A - 상보형 모스 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 동일한 선폭의 게이트 전극을 갖는 상보형 모스 트랜지스터의 제조 방법에 관한 것이다. 상기 목적을 달성하기 위하여, 본 발명에 따라 제1형 및 제2형의 웰 영역이 형성된 반도체 기판 상에 상보형 모스 트랜지스터를 제조하기 위한 방법으로서, 상기 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 실리콘막을 증착하는 단계; 사진 공정을 통하여 제1형 웰이 개구되도록 마스크 패턴을 형성하고, 노출된 상기 게이트 실리콘막에 제2형 불순물을 이온 주입하는 단계; 상기 마스크 패턴을 제거한 다음, 사진 식각 공정을 통하여 상기 제1형 웰 상에 제2형 모스 트랜지스터의 게이트 전극 패턴을 형성하는 단계;및 사진 식각 공정을 통하여 상기 제2형 웰 상에 제1형 모스 트랜지스터의 게이트 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 동일한 선폭의 게이트 전극을 갖는 상보형 모스 트랜지스터의 제조 방법에 관한 것이다.
최근 반도체 산업 전반에 걸쳐 반도체 소자의 빠른 동작과 고집적화를 이루기 위해 반도체 소자의 디자인 룰을 감소시키고 있다. 또한, 모스 트랜지스터의 게이트 전극의 선폭을 축소하는 기술은 반도체 소자의 고집적화와 밀접한 관련이 있다.
일반적으로, 실리콘막을 건식 식각할 경우, 전기적인 활성 도펀트(Electrically active dopants)의 종류나 농도에 의해 식각 속도가 영향을 받는다. 예를 들어, 플루오린(F) 원자로 건식 식각하는 경우, 고농도 n형 도펀트(As 또는 P≥1019/㎤)는 식각 속도를 1.5∼2배 향상시킨다. 또한, 고농도 n형 (100) 및 (111) 실리콘 또는 실리콘막을 염소(Cl) 원자로 식각하는 경우 도핑되지 않은 기판에 비해 15 내지 25배 정도 식각이 빨라진다.
종래의 상보형 모스 트랜지스터(이하, CMOS 소자)의 제조 방법을 간략하게 살펴보면, n웰 및 p웰이 형성된 반도체 기판 상에 게이트 산화막과 실리콘막을 증착한다. 그 다음, n형 모스 트랜지스터(이하, NMOS Tr.)가 형성될 영역이 개구되도록 마스크 패턴을 형성하고, NMOS Tr.의 게이트 전극의 저항을 낮추기 위하여 인(Ph)을 이온 주입한다. 그런 다음, 마스크 패턴을 제거하고 게이트 전극 패턴의 형성을 위한 마스크를 전체구조 상에 형성한다. 이와 같이, 상보형 모스 트랜지스터를 제조하기 위하여 PMOS Tr.과 NMOS Tr.의 게이트 전극 패턴을 동시에 형성하는 경우, 게이트 전극막의 도핑 타입이나 농도에 따라 식각 속도가 달라지게 되고, 따라서 소자 설계시의 의도와는 다르게 PMOS Tr.과 NMOS Tr.의 게이트 전극의 선폭이 달라지게 된다.
도 1A 및 도 1B는 소자 분리막(11)으로 분리된 반도체 기판(10)상에 서로 다른 도핑 상태를 갖는 NMOS 게이트 전극 패턴과 PMOS 게이트 전극 패턴을 나타낸다. 웰은 도시하지 않았다.
도 1A와 같이, 상기 게이트 산화막(12) 상의 NMOS 영역의 게이트 전극 패턴(13n)에 식각 종료점(End-point)을 맞출 경우, PMOS Tr. 영역의 게이트 전극 패턴(13p)이 덜 식각되어 PMOS Tr.의 게이트 선폭이 커지게 된다. 그와 반대로, PMOS Tr. 영역의 게이트 전극 패턴(113p)에 식각 종료점을 맞출 경우, 도 1B와 같이 NMOS Tr. 영역의 게이트 전극 패턴(113n)의 선폭이 작아지게 된다.
이와 같은, PMOS Tr.과 NMOR Tr.의 게이트 전극의 선폭의 차이는 반도체 소자가 고집적화되면서 상대적으로 그 차이가 주는 영향이 더욱 커지게 되고, 펀치-스루(Punch-through)가 발생하거나 저전압에서도 소자가 작동하는 등 반도체 소자의 오동작을 발생시킨다.
상기에서 언급한 바와 같이, 서로 다른 도핑 상태를 갖는 게이트 전극막 상에 NMOS 및 PMOS Tr.의 게이트 전극 패턴을 동시에 형성하는 경우, 게이트 전극상의 도핑 물질에 따라 PMOS와 NMOS 영역의 게이트 전극막의 식각 속도 차가 생긴다. 이로 인해 PMOS 및 NMOS Tr.의 게이트 전극의 선폭이 달라져 반도체 소자의 오동작을 유발하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 서로 다른 도핑상태를 갖는 게이트 전극막의 NMOS 및 PMOS 영역의 게이트 전극 패턴 형성시 PMOS 영역과 NMOS 영역에 각각의 게이트 전극을 패터닝하기 위한 마스크를 각각 제조하여, 각각의 게이트막 상의 도핑 종류나 농도에 대해 식각 종료점을 달리하여 식각함으로써, 동일한 선폭을 갖는 CMOS 소자를 제조하는 방법을 제공하는데 그 목적이 있다.
도 1A 및 도 1B는 서로 다른 도핑 상태를 갖는 NMOS 게이트 전극 패턴과 PMOS 게이트 전극 패턴을 동시에 형성하는 경우 각각의 식각 종료 기준에 따른 게이트 전극의 프로파일을 나타내는 단면도.
도 2A 내지 도 2D는 본 발명의 실시예에 따라 동일한 선폭을 갖는 CMOS 소자의 제조 방법을 나타내는 공정 단면도.
도면의 주요부분에 대한 부호의 설명
10,20: 반도체 기판11,23: 소자 분리막
12,24: 게이트 산화막13n 13p,25n,25p: 게이트 전극 패턴
21: p웰22: n웰
25: 게이트 실리콘막26,27,28: 마스크 패턴
상기 목적을 달성하기 위하여, 본 발명에 따라 제1형 및 제2형의 웰 영역이 형성된 반도체 기판 상에 상보형 모스 트랜지스터를 제조하기 위한 방법으로써, 상기 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 실리콘막을 증착하는 단계; 사진 공정을 통하여 제1형 웰이 개구되도록 마스크 패턴을 형성하고, 노출된 상기 게이트 실리콘막에 제2형 불순물을 이온 주입하는 단계; 상기 마스크 패턴을 제거한 다음, 사진 식각 공정을 통하여 상기 제1형 웰 상에 제2형 모스 트랜지스터의 게이트 전극 패턴을 형성하는 단계;및 사진 식각 공정을 통하여 상기 제2형 웰 상에 제1형 모스 트랜지스터의 게이트 전극 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부된 도면을 참조로하여 본 발명의 일실시예를 설명한다.
도 2A 및 도 2D는 본 발명에 따른 CMOS 소자의 제조 공정을 나타내는 공정 단면도이다.
먼저, 도 2A와 같이 p웰(21)과 n웰(22) 및 소자 분리막(23)이 형성된 반도체 기판(20)상에 게이트 산화막(24)과 폴리실리콘막(25)을 형성한다. 폴리실리콘막 대신 비정질 실리콘 등이 사용될 수도 있다. 그 다음, p웰(21)이 개구되도록 제1마스크 패턴(26)을 형성하고 노출된 폴리실리콘막 상에 인(Ph)을 이온 주입한다. 이렇게 n형 불순물이 이온 주입됨으로써 게이트 전극의 면저항이 낮아진다.
이어서, 상기 제1마스크 패턴(26)을 제거하고, 도 2B와 같이 다시 p웰(21)상에 NMOS Tr.의 게이트 전극 패턴을 형성하기 위한 제2마스크 패턴(27)을 형성한다. 계속해서, 식각 공정을 통하여 NMOS Tr.의 게이트 전극 패턴(25n)을 형성한다.
그 다음, 상기 제2마스크 패턴(27)을 제거하고 사진 공정을 통하여 도 2C와 같이, n웰(22) 상에 PMOS Tr.의 게이트 전극 패턴을 형성하기 위한 제3마스크 패턴(28)을 형성한다. 계속해서, 식각 공정을 통하여 PMOS Tr.의 게이트 전극 패턴(25p)을 형성한다.
이와 같이, 서로 다른 도핑 상태를 갖는 폴리실리콘막에 대해 PMOS와 NMOS Tr.의 게이트 전극 패턴 형성을 위한 마스크 패턴을 따로 형성해 줌으로써, 도 2D와 같이 동일한 선폭을 갖는 PMOS 및 NMOS Tr.의 게이트 전극 패턴을 형성할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 서로 다른 도핑 상태를 갖는 게이트 전극막의 NMOS 및 PMOS 영역의 게이트 전극 패턴 형성시 PMOS 영역과 NMOS 영역에 각각의 게이트 전극을 패터닝하기 위한 마스크를 각각 제조하여, 각각의 게이트막상의 도핑 종류나 농도에 대해 식각 종료점을 달리하여 식각함으로써, 동일한 선폭을 갖는 CMOS 소자를 제조할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (3)
- 제1형 및 제2형의 웰 영역이 형성된 반도체 기판 상에 상보형 모스 트랜지스터를 제조하기 위한 방법으로서,상기 반도체 기판상의 소정 영역에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 게이트 실리콘막을 증착하는 단계;사진 공정을 통하여 제1형 웰이 개구되도록 마스크 패턴을 형성하고, 노출된 상기 게이트 실리콘막에 제2형 불순물을 이온 주입하는 단계;상기 마스크 패턴을 제거한 다음, 사진 식각 공정을 통하여 상기 제1형 웰 상에 제2형 모스 트랜지스터의 게이트 전극 패턴을 형성하는 단계;및사진 식각 공정을 통하여 상기 제2형 웰 상에 제1형 모스 트랜지스터의 게이트 전극 패턴을 형성하는 단계를 포함하는 상보형 모스 트랜지스터의 제조 방법.
- n웰 및 p웰 형성된 반도체 기판 상에 상보형 모스 트랜지스터를 제조하기 위한 방법으로서,상기 반도체 기판 상의 소정 영역에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 게이트 실리콘막을 증착하는 단계;사진 공정을 통하여 p웰이 개구되도록 마스크 패턴을 형성하고, 노출된 상기 게이트 실리콘막에 n형 불순물을 이온 주입하는 단계;상기 마스크 패턴을 제거한 다음, 사진 식각 공정을 통하여 상기 p웰 상에 n형 모스트랜지스터의 게이트 전극 패턴을 형성하는 단계; 및사진 식각 공정을 통하여 상기 n웰 상에 p형 모스 트랜지스터의 게이트 전극 패턴을 형성하는 단계를 포함하는 상보형 모스 트랜지스터의 제조 방법.
- 제2항에 있어서, 상기 n형 불순물은 인(P)인 것을 특징으로 하는 상보형 모스 트랜지스터의 제조 방법.
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