KR20040095939A - 반도체소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 숏채널 효과를 줄일 수 있는 게이트전극 구조를 갖는 반도체소자 및 그의 제조방법을 제공하기 위한 것으로, 본 발명의 일 측면에 따르면, 기판의 일영역상에 형성된 게이트절연막 및 제1게이트전극; 상기 제1게이트전극 양측면에 제1게이트전극보다 도핑 농도가 낮게 형성된 제2게이트전극; 상기 제2게이트전극 양측면에 형성된 측벽절연막; 및 상기 측벽절연막 양측의 상기 기판내에 형성된 소오스/드레인전극을 구비하는 반도체소자가 제공된다.
Description
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 특히 트랜지스터 및 그의 제조방법에 관한 것이며, 더 자세히는 숏채널 효과를 줄일 수 있는 게이트전극의 구조 및 그의 제조방법에 관한 것이다.
반도체 메모리를 비롯한 반도체 소자는 수 많은 모스 트랜지스터를 포함하며, 모스 트랜지스터의 특성에 따라 소자의 동작 특성이 크게 좌우된다.
한편, 소자가 고집적화 됨에 따라 모스 트랜지스터의 숏채널 효과에 의한 문제가 대두되고 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 반도체소자 및 그의 제조방법에 대하여 설명한다.
도 1은 종래 기술에 따른 반도체소자의 구조 단면도이고, 도 2a 내지 도 2c는 종래 기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
종래의 반도체소자는 도 1에 도시한 바와 같이 반도체기판(100)상의 일영역에 게이트절연막(101)과 게이트전극(102a)이 적층 형성되어 있고, 상기 게이트전극(102a) 양측의 반도체기판(100)내에 LDD(Lightly Doped Drain) 소오스/드레인영역(103)이 형성되어 있고, 상기 게이트전극(102a) 양측에 측벽절연막(104)이 형성되어 있으며, 상기 측벽절연막(104) 양측의 반도체기판(100)내에 고농도 소오스/드레인영역(105)이 형성되어 있다.
상기 구성을 갖는 종래의 반도체소자의 제조방법은 먼저, 도 2a에 도시한 바와 같이 반도체기판(100)상에 게이트절연막(101)과 도핑이 되지 않은 폴리실리콘층(102)을 차례로 증착하고, 폴리실리콘층(102)내에 고농도 불순물이온(n+)을 주입한다.
이후에 도 2b에 도시한 바와 같이 통상의 게이트 마스크(미도시)를 이용하여 폴리실리콘층(102)과 게이트절연막(101)을 식각하여 게이트절연막(101)과 게이트전극(102a)을 적층 형성한다.
그리고 상기 게이트전극(102a)을 마스크로 상기 게이트전극(102a) 양측의 반도체기판(100)내에 저농도 불순물이온(n-)을 주입하여 LDD(Lightly Doped Drain) 소오스/드레인영역(103)을 형성한다.
다음에 도 2c에 도시한 바와 같이 게이트전극(102a)을 포함한 반도체기판(100) 전면에 HLD(High temperature Low pressure Deposition)막 또는 HSD+로 구성된 절연막을 증착한 후 에치백(Etch Back)하여 측벽절연막(104)을 형성한다.
그리고 게이트전극(102a) 및 측벽절연막(104)을 마스크로 그 양측의 반도체기판(100)내에 고농도 불순물이온(n+)을 주입하고 열처리하여 고농도 소오스/드레인영역(105)을 형성한다.
상기 반도체소자는 NMOS 트랜지스터로써, NMOS 트랜지스터는 게이트전극의도핑 효율과 일정 문턱전압을 확보하기 위하여 폴리실리콘층을 증착한 후 n+ 이온을 주입한다.
이때 주입된 n+ 이온들이 이후 후속 열처리 공정에 의하여 게이트전극내에서 재분포를 일으키기도 하지만, 게이트전극 아래의 채널영역으로 이동되어 트랜지스터의 문턱전압을 낮게 하거나 트랜지스터의 국부적인 숏채널 효과를 일으키게 되는 문제가 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 숏채널 효과를 줄일 수 있는 반도체소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 반도체소자의 구조 단면도.
도 2a 내지 도 2c는 종래 기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도.
도 3은 본 발명의 제1실시예에 따른 반도체소자의 구조 단면도.
도 4a 내지 도 4e는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도.
도 5는 본 발명의 제2실시예에 따른 반도체소자의 구조 단면도.
* 도면의 주요 부분에 대한 부호의 설명
400, 500 : 반도체기판 401, 501 : 게이트절연막
402 : 제1반도체층 402a, 502 : 제1게이트전극
403 : 제2반도체층 403a, 503 : 제2게이트전극
404a, 504a : LDD 소오스영역 404b, 504b : LDD 드레인영역
405, 505 : 측벽절연막 406a, 506a : 고농도 소오스영역
406b, 506b : 고농도 드레인영역
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판의 일영역상에 형성된 게이트절연막 및 제1게이트전극; 상기 제1게이트전극 양측면에 제1게이트전극보다 도핑 농도가 낮게 형성된 제2게이트전극; 상기 제2게이트전극 양측면에 형성된 측벽절연막; 및 상기 측벽절연막 양측의 상기 기판내에 형성된 소오스/드레인전극을 구비하는 반도체소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 기판의 일영역 상에 게이트절연막과 도핑된 제1게이트전극을 형성하는 단계; 상기 제1게이트전극의 양측면에 제2게이트전극을 형성하는 단계; 상기 제2게이트전극 양측의 상기 기판에 LDD(Lightly Doped Drain) 소오스/드레인영역을 형성하는 단계; 상기 제2게이트전극 양측면에 측벽절연막을 형성하는 단계; 및 상기 측벽절연막 양측의 상기 기판내에 소오스/드레인전극을 형성하는 단계를 포함하는 반도체소자의 제조방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 도면을 참조하여 본 발명의 바람직한 실시예를 소개하기로 한다.
먼저, 본 발명의 제1실시예에 따른 반도체소자 및 그의 제조방법에 대하여 설명한다.
도 3은 본 발명의 제1실시예에 따른 반도체소자의 구조 단면도이고, 도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
본 발명의 제1실시예에 따른 반도체소자는 도 3에 도시한 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(400)의 액티브영역의 일영역에 제1게이트전극(402a)이 형성되어 있고, 제1게이트전극(402a)의 양측면에 제2게이트전극(403a)이 형성되어 있다.
이때 제1게이트전극(402a)은 n+ 도핑된 폴리실리콘층으로 구성되어 있고, 제2게이트전극(403a)은 도핑되지 않은 폴리실리콘층으로 구성되어 있다.
상기에서 제2게이트전극(403a)은 제1게이트전극(402a)보다 낮은 도핑 농도를갖는 폴리실리콘층으로 구성될 수도 있다.
그리고 제2게이트전극(403a)의 양측에 측벽절연막(405)이 형성되어 있다.
또한, 제1, 제2게이트전극(402a, 403a) 및 측벽절연막(405)의 하부에는 게이트절연막(401)이 형성되어 있다.
또한 제1게이트전극(402a) 하부를 제외한, 제2게이트전극(403a) 양측의 반도체기판(400)내에 LDD(Lightly Doped Drain) 소오스/드레인영역(404a/404b)이 형성되어 있다.
그리고 제1, 제2게이트전극(402a, 403a)과 측벽절연막(405) 하부를 제외한, 측벽절연막(405) 양측의 반도체기판(400)내에 고농도 소오스/드레인영역(406a/406b)이 형성되어 있다.
상기 고농도 소오스/드레인영역(406a/406b)이 LDD 소오스/드레인영역(404a/404b)보다 얕게 형성되어 있다. 이때 도면에는 도시되지 않았지만 고농도 소오스/드레인영역(406a/406b)이 LDD 소오스/드레인영역(404a/404b)보다 깊게 형성될 수도 있다.
다음에 상기 구성을 갖는 본 발명의 제1실시예에 따른 반도체소자의 제조방법에 대하여 설명한다.
본 발명의 제1실시예에 따른 반도체소자의 제조방법은 도 4a에 도시한 바와 같이 반도체기판(400)상에 게이트절연막(401)과 제1반도체층(402)을 적층 형성한다.
이때 게이트절연막(401)은 열산화 공정이나 화학기상 증착 공정으로 형성된실리콘산화막(SiO2)으로 구성되고, 제1반도체층(402)은 화학기상 증착 공정으로 형성된 도핑이 되지 않은 폴리실리콘층으로 구성된다.
이후에 제1반도체층(402)내에 n+ 이온을 주입한다.
그리고 게이트 마스크를 이용하여 상기 제1반도체층(402)을 식각해서 도 4b에 도시한 바와 같이 반도체기판(400)의 일영역에 제1게이트전극(402a)을 형성한다.
이후에 제1게이트전극(402a)을 포함한 반도체기판(400) 전면에 제2반도체층(403)을 증착한다. 이때 제2반도체층(403)은 도핑이 되지 않은 폴리실리콘층이다.
다음에 도 4c에 도시한 바와 같이 제1게이트전극(402a)의 상부면이 드러나도록 제2반도체층(403)을 에치백하여 제1게이트전극(402a)의 측면에 제2게이트전극(403a)을 형성한다. 이때 게이트절연막(401)도 기판이 노출되도록 식각한다.
그리고 제1, 제2게이트전극(402a, 403a)을 이온 주입 마스크로 이용하여 그 양측의 반도체기판(400)내에 저농도의 불순물이온(n-)을 주입한 후 열처리하여 LDD(Lightly Doped Drain) 소오스/드레인영역(404a/404b)을 형성한다.
이후에 도 4d에 도시한 바와 같이 제1, 제2게이트전극(402a,403a)을 포함한 반도체기판(400)의 전면에 HLD(High temperature Low pressure Deposition)막 또는 HSD+로 구성된 절연막을 증착한 후, 에치백하여 제2게이트전극(403a) 양측면에 측벽절연막(405)을 형성한다.
이후에 도 4e에 도시한 바와 같이 제1, 제2게이트전극(402a,403a) 및 측벽절연막(405) 양측의 반도체기판(400) 내에 고농도의 불순물이온(n+)을 주입한 후 열처리하여 고농도 소오스/드레인영역(406a/406b)을 형성한다.
상기에서 고농도 소오스/드레인영역(406a/406b)은 LDD 소오스/드레인영역(404a/404b)보다 얕은 깊이로 형성할 수도 있고, 깊게 형성할 수도 있다.
상기와 같이 도핑이 된 폴리실리콘층 양측면에 도핑이 되지 않은 폴리실리콘층을 직렬로 형성하여 게이트전극을 구성하면, 제1, 제2게이트전극(402a,403a)에 동일 전압이 인가될 때 도핑이 되어 있지 않은 제2게이트전극(403a)의 저항이 제1게이트전극(402a)보다 상대적으로 크게된다.
이에 의해서, 도핑이 되어 있는 제1게이트전극(402a)과 비교할 때 제2게이트전극(403a)은 제1게이트전극(402a)보다 좀더 큰 전압이 인가되어야 채널영역이 형성된다. 즉, 제2게이트전극(403a)은 제1게이트전극(402a)보다 높은 문턱전압이 요구된다.
특히, 숏채널(short channel)에서는 롱채널(long channel)보다 도핑이 않된 제2게이트전극(403a)이 차지하는 영역이 크므로, 롱채널에서 보다 크게 영향을 받게되고 그로 인해 숏채널 효과(short channel effect)를 감소시킬 수 있다.
다음에 본 발명의 제 2 실시예에 따른 반도체소자 및 그의 제조방법에 대하여 설명하기로 한다.
도 5는 본 발명의 제2실시예에 따른 반도체소자의 구조 단면도이다.
본 발명의 제2실시예에 따른 반도체소자는 도 5에 도시한 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(500)의 액티브영역의 일영역에 제1게이트전극(502)이 형성되어 있고, 제1게이트전극(502)의 양측면에 제2게이트전극(503)이 형성되어 있다.
이때 제1게이트전극(502)은 n+ 도핑된 폴리실리콘층으로 구성되어 있고, 제2게이트전극(503)은 소오스영역에 인접한 부분은 n+ 도핑된 폴리실리콘층으로 구성되어 있고, 드레인영역에 인접한 부분은 도핑되지 않은 폴리실리콘층으로 구성되어 있다.
상기에서 제2게이트전극(503)은 제1게이트전극(502) 및 소오스영역에 인접한 폴리실리콘층 보다 낮은 도핑 농도를 갖는 폴리실리콘층으로 구성될 수도 있다.
그리고 제2게이트전극(503)의 양측에 측벽절연막(505)이 형성되어 있다.
또한, 제1, 제2게이트전극(502,503)의 하부에는 게이트절연막(501)이 형성되어 있다.
또한 제1게이트전극(502) 하부를 제외한, 제2게이트전극(503) 양측의 반도체기판(500)내에 LDD(Lightly Doped Drain) 소오스/드레인영역(504a/504b)이 형성되어 있다.
그리고 제1, 제2게이트전극(502, 503)과 측벽절연막(505) 하부를 제외한, 측벽절연막(505) 양측의 반도체기판(500)내에 고농도 소오스/드레인영역(506a/506b)이 형성되어 있다.
상기 고농도 소오스/드레인영역(506a/506b)이 LDD소오스/드레인영역(504a/504b)보다 얕게 형성되어 있다. 이때 도면에는 도시되지 않았지만 고농도 소오스/드레인영역(506a/506b)이 LDD 소오스/드레인영역(504a/504b)보다 깊게 형성될 수도 있다.
이후에 본 발명의 제 2 실시예에 따른 반도체소자의 제조방법은 도면에는 도시되지 않았지만, 제2게이트전극(503) 중 소오스영역에 인접한 제2게이트전극(503)에만 n+ 불순물이온을 주입하는 공정을 추가하는 것을 제외하고는 제1실시예에 따른 반도체소자의 제조방법과 동일하게 진행된다.
즉, 제1실시예에 따른 반도체소자의 제조방법에서 제2게이트전극(503)을 형성 한 후, 마스크를 이용하여 드레인영역에 인접한 제2게이트전극(503)만 가리고 소오스영역에 인접한 제2게이트전극(503)에만 이온 주입을 하여 도핑시키는 공정을 추가한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명의 반도체소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 도핑된 폴리실리콘층 양측면에 도핑되지 않은 폴리실리콘층을 형성하여 게이트전극을 구성하므로써, 폴리의 저항 차이를 유발시켜서 문턱전압을 상승시킬 수 있으므로 숏채널 효과를 감소시킬 수 있다.
둘째, 드레인영역에 인접한 부분의 제2게이트전극만 도핑되지 않게 하므로써 전기적인 전압 특성이 중앙부 보다 낮게 되어 핫 캐리어(hot carrier) 특성을 양호하게 할 수 있으며, 상대적으로 소오스 영역의 저항도 감소시킬 수 있다.
셋째, 제1게이트전극 양측면에 제2게이트전극을 형성하여 폴리실리콘층 식각시 발생할 수 있는 낫싱(notching) 문제(폴리 게이트 아래 부분의 게이트절연막과 만나는 부분이 잘록하게 들어가는 문제)를 해결할 수 있다.
Claims (8)
- 기판의 일영역상에 형성된 게이트절연막 및 제1게이트전극;상기 제1게이트전극 양측면에 제1게이트전극보다 도핑 농도가 낮게 형성된 제2게이트전극;상기 제2게이트전극 양측면에 형성된 측벽절연막; 및상기 측벽절연막 양측의 상기 기판내에 형성된 소오스/드레인전극을 구비하는 반도체소자.
- 제1항에 있어서,상기 제1게이트전극은 도핑된 폴리실리콘층이고, 상기 제2게이트전극은 도핑되지 않은 폴리실리콘층인 것을 특징으로 하는 반도체소자.
- 제1항에 있어서,상기 제2게이트전극 중 상기 드레인영역에 인접한 상기 제2게이트전극만 도핑되지 않은 폴리실리콘층으로 구성된 것을 특징으로 하는 반도체소자.
- 제1항에 있어서,상기 소오스/드레인전극은 상기 제2게이트전극 양측의 LDD(Lightly Doped Drain) 소오스/드레인전극을 더 포함하는 것을 특징으로 하는 반도체소자.
- 기판의 일영역 상에 게이트절연막과 도핑된 제1게이트전극을 형성하는 단계;상기 제1게이트전극의 양측면에 제2게이트전극을 형성하는 단계;상기 제2게이트전극 양측의 상기 기판에 LDD(Lightly Doped Drain) 소오스/드레인영역을 형성하는 단계;상기 제2게이트전극 양측면에 측벽절연막을 형성하는 단계; 및상기 측벽절연막 양측의 상기 기판내에 소오스/드레인전극을 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 제5항에 있어서,상기 제2게이트전극은 상기 제1게이트전극을 포함한 상기 기판상에 폴리실리콘층을 증착하는 단계; 및상기 폴리실리콘층을 에치백하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제6항에 있어서,상기 폴리실리콘층은 도핑이 되지 않은 것임을 특징으로 하는 반도체소자의 제조방법.
- 제5항에 있어서,상기 제2게이트전극을 형성한 후,상기 소오스전극에 인접한 상기 제2게이트전극에만 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
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