JP2009194366A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】デュアルストレスライナを介して開口部を形成する際に、オーバーエッチングよるダメージの影響を少なくして製造歩留まりを向上させる。
【解決手段】基板１００にＮＦＥＴ１０１、ＰＦＥＴ１０３、及び配線１０２を形成し、全面に伸張応力誘起層１０５を形成し、ＮＦＥＴ１０１上に伸張応力誘起層１０５が残るようにエッチングし、全面に圧縮応力誘起層３０１を形成し、ＰＦＥＴ１０３上及び配線上１０２の圧縮応力誘起層３０１の厚さを部分的に減少させ、全面に絶縁膜５０２を形成し、絶縁膜５０２、伸張応力誘起層１０５、及び圧縮応力誘起層３０１をエッチングして、ＮＦＥＴ１０１、ＰＦＥＴ１０３、及び配線１０２に通じる開口部５０１を形成する。
【選択図】 図５

Description

本発明は、Ｎチャネル型及びＰチャネル型のＦＥＴを備えたＣＭＯＳ型半導体装置の製造方法に係り、特にＦＥＴに応力を与えるストレスライナ（stress liner）が形成される半導体装置の製造方法に関する。
多くの半導体装置では、種々のトランジスタをデュアルストレスライナ（dual stress liner）で覆うことにより性能を向上させている。すなわち、ＰチャネルＦＥＴを含む領域を圧縮応力誘起層（compressive stress liner）で覆うことによりＰチャネルＦＥＴのチャネル領域に圧縮応力が与えられてＰチャネルＦＥＴの特性が改善され、ＮチャネルＦＥＴを含む領域を伸張応力誘起層（tensile stress liner）で覆うことによりＮチャネルＦＥＴのチャネル領域に伸張応力が与えられてＮチャネルＦＥＴの特性が改善される。
デュアルストレスライナを採用する場合には、考慮しなければならない種々の課題がある。圧縮応力誘起層と伸張応力誘起層との間には少なくとも１つの境界が存在している。そして、圧縮応力誘起層と伸張応力誘起層の境界では、両誘起層が互いにオーバーラップするか、あるいは両誘起層間でギャップが生じる。確実に繰り返し可能に、あるいは製造可能な実際の構造において、両層の境界を正確に付き合わせることは困難である。
もし、両誘起層の境界にギャップが生じると、導電コンタクトのために両誘起層に対してスルーホールを形成する際のエッチング時に、ギャップを通して下地のシリサイド層やシリコン層が不本意にエッチングされてしまう。
他方、両誘起層の境界でオーバーラップが生じていると、両誘起層が互いにオーバーラップしていて厚さが厚い領域とオーバーラップしておらず厚さが薄い領域の両方を同時にエッチングする際に不具合が生じる。すなわち、オーバーラップしていて膜厚が厚い領域に対して効果的にスルーホールを形成しようとすると、オーバーラップしておらず膜厚が薄い領域ではオーバーエッチングが典型的に発生する。オーバーエッチングは半導体装置にダメージを与え、バッチ処理される一群の半導体装置の製造歩留まりを低下させる。さらに、ほとんどのコンタクトは、単一の圧力誘起層が形成される膜厚の薄い領域に存在するため、これらの領域におけるオーバーエッチングによるデバイスダメージの可能性が非常に高くなり、製造歩留まりに対して否定的なインパクトを与える。
本発明は上記のような事情を考慮してなされたものであり、その目的は、デュアルストレスライナを形成する半導体装置において、デュアルストレスライナを介して開口部を形成する際に、オーバーエッチングよるダメージの影響を少なくして製造歩留まりを向上させることができる半導体装置の製造方法を提供することである。
本発明の半導体装置の製造方法は、半導体基板に第１チャネル型の第１のＦＥＴ、第２チャネル型の第２のＦＥＴ、及び第１、第２のＦＥＴの相互間に位置する配線を形成し、全面に第１の応力誘起層を形成し、前記第１のＦＥＴ上に前記第１の応力誘起層が残るように前記第１の応力誘起層を選択的に除去し、全面に第２の応力誘起層を形成し、前記第１のＦＥＴ上及びこれに隣接する前記配線上の前記第２の応力誘起層の厚さを部分的に減少させ、全面に絶縁膜を形成し、前記絶縁膜、前記第１の応力誘起層、及び前記第２の応力誘起層を選択的に除去して、前記第１のＦＥＴ、第２のＦＥＴ、及び配線のそれぞれに通じる開口部を形成することを特徴とする。
本発明の半導体装置の製造方法は、半導体基板に第１チャネル型の第１のＦＥＴ、第２チャネル型の第２のＦＥＴ、及び第１、第２のＦＥＴの相互間に位置する配線を形成し、全面に第１の応力誘起層を形成し、前記第１のＦＥＴ上に前記第１の応力誘起層が残るように前記第１の応力誘起層を選択的に除去し、全面に第２の応力誘起層を形成し、前記第２のＦＥＴ上に前記第２の応力誘起層が残るように前記第２の応力誘起層を選択的に除去し、全面に中性応力層を形成し、全面に絶縁膜を形成し、前記絶縁膜、前記中性応力層、及び第１の応力誘起層又は前記第２の応力誘起層を選択的に除去して、前記第１のＦＥＴ、第２のＦＥＴ、及び配線のそれぞれに通じる開口部を形成することを特徴とする。
本発明によれば、デュアルストレスライナを形成する半導体装置において、デュアルストレスライナを介して開口部を形成する際に、オーバーエッチングよるダメージの影響を少なくして製造歩留まりを向上させることができる半導体装置の製造方法を提供することができる。
以下、図面を参照して本発明の実施形態を説明する。なお、以下に説明する参考例及び種々の実施形態において、対応する箇所には同じ符号を付して重複する説明は避ける。
図１ないし図５は、参考例に係る半導体装置の製造方法を工程順に示す断面図である。図１に示すように、種々の回路素子が形成される半導体基板１００が設けられる。この基板１００は如何なるタイプの基板であってもよく、例えば単結晶シリコン層や、シリコンオンインシュレータ（ＳＯＩ）などのような複数層の基板であってもよい。基板１００内及び基板１００上には、トランジスタ１０１、１０３などのような複数のトランジスタが周知の方法で形成される。ここで、例えば、トランジスタ１０１はＮチャネルの電界効果トランジスタ（以下、ＮＦＥＴと称する）であり、トランジスタ１０３はＰチャネルの電界効果トランジスタ（以下、ＰＦＥＴと称する）である。ＮＦＥＴ１０１及びＰＦＥＴ１０３はそれぞれ、ゲート電極とソース／ドレイン拡散領域を有する。さらに、複数の配線が形成される。図１では、ＮＦＥＴ１０１とＰＦＥＴ１０３との間に１つの配線１０２が形成される。ＮＦＥＴ１０１、ＰＦＥＴ１０３のそれぞれ、及び配線１０２は、例えば不純物が導入されたシリコン、金属などの導電材料からなる導電層１０４を含む。ＮＦＥＴ１０１及びＰＦＥＴ１０３では、導電層１０４はゲート電極として動作する。配線１０２では、導電層１０４は、基板表面を横切るように延長された信号配線として動作する。配線１０２下部の基板１００内にはＳＴＩ（Shallow Trench Isolation）と呼ばれる絶縁膜が埋め込まれる。図１に示されるような基板１００、ＮＦＥＴ１０１、ＰＦＥＴ１０３、配線１０２からなる構造は、ＣＭＯＳ型半導体装置としてよく知られたものである。そして、図１に示すようなＦＥＴ及び配線からなる構造は、同じ半導体装置内に渡って繰り返すように形成される。
周知技術によって上述したような種々の素子が形成された後に、応力誘起層がＮＦＥＴ１０１、ＰＦＥＴ１０３、及び配線１０２の全体を覆うように堆積される。応力誘起層として、例えば、ドープトシリコン窒化膜（ＳｉＮ）などの伸張応力誘起層１０５が形成される。これは、半導体装置が完成し、通常の動作温度状態のときに、伸張応力誘起層１０５が伸張応力を与えることを意味している。例えば、伸張応力誘起層１０５は、ＮＦＥＴ１０１のゲート電極１０４下のチャネル領域に伸張応力を与える。なお、伸張応力誘起層１０５の代わりに、圧縮応力を与える圧縮応力誘起層を形成してもよい。
次に、図２に示すように、マスクを用いたチッエング法などにより、ＰＦＥＴ１０３などのＰＦＥＴを含む領域から伸張応力誘起層１０５が選択的に除去される。伸張応力誘起層を用いることにより、ＮＦＥＴはチャネル領域に伸張応力が与えられてより良く機能するが、伸張応力は一般的にＰＦＥＴに対しては性能を低下させる作用を有する。伸張応力誘起層１０５は、フォトレジストマスクのパターニング及び反応性イオンエッチング（ＲＩＥ）による伸張応力誘起層１０５の露出部のエッチングのような周知技術により、部分的に除去することができる。もし、伸張応力誘起層１０５の代わりに圧縮応力誘起層が形成される場合には、ＮＦＥＴ１０１などのＮＦＥＴを含む領域から圧縮応力誘起層の一部が選択的に除去される。圧縮応力誘起層を用いることにより、ＰＦＥＴはチャネル領域に圧縮応力が与えられてより良く機能するが、圧縮応力は一般的にＮＦＥＴに対しては性能を低下させる作用を有する。
次に、図３に示すように、ドープトシリコン窒化膜（ＳｉＮ）などのような圧縮応力誘起層３０１が、ＰＦＥＴ１０３及び伸張応力誘起層１０５を覆うように全面に堆積される。圧縮応力誘起層３０１によって誘起される圧力のタイプは、伸張応力誘起層１０５によって誘起される圧力とは反対である。従って、層１０５が圧縮応力誘起層の場合には、層３０１として伸張応力誘起層が使用される。このような場合、層３０１はＮＦＥＴ１０１及び層１０５を覆うように全面に堆積される。
次に、図４に示すように、比較的小さいオーバーラップ領域を除いて、伸張応力誘起層１０５が存在しているほぼ全領域から圧縮応力誘起層３０１が選択的に除去される。圧縮応力誘起層３０１の除去は、例えば、標準のマスクエッチング技術（masked etching technique）を用いて行われる。伸張応力誘起層１０５と圧縮応力誘起層３０１との間の小さなオーバーラップ領域は、後述するように、エッチングによりスルーホールを形成する際に、下地膜に対するエッチング溶液の漏れ出しを防止する、もしくは抑制する。
次に、図５に示すように、層間絶縁膜（ＩＬＤ）などの絶縁膜５０２が全面に形成される。続いて、複数のスルーホール５０１が、絶縁膜５０２、伸張応力誘起層１０５、圧縮応力誘起層３０１を通じてエッチング形成される。例えば、ＮＦＥＴ１０１のソース／ドレイン拡散領域（Ｓ／Ｄ）に達するようにスルーホール５０１ａが形成され、配線１０２の導電層１０４に達するようにスルーホール５０１ｂが形成され、ＰＦＥＴ１０３のソース／ドレイン拡散領域（Ｓ／Ｄ）に達するようにスルーホール５０１ｃが形成される。さらに、図示しないが、ＮＦＥＴ１０１及びＰＦＥＴ１０３のゲート電極に通じるようにスルーホールが形成される。そして、これらのスルーホールは、導電材料、例えばダングステンなどの金属により埋められ、下部の回路素子に対して電気的コンタクトを図るために使用される。このように導電材料で埋められたスルーホールは、通常、導電プラグと呼ばれる。例えば、ＦＥＴ毎に３個の導電プラグが形成される。１つはゲート電極用、残りはソース／ドレイン拡散領域用である。
ところで、スルーホール５０１はＲＩＥのようなエッチング法により形成される。複数のスルーホールは、必要に応じて半導体装置全体に渡って同時に形成される。伸張応力誘起層１０５及び／又は圧縮応力誘起層３０１からなる膜厚が異なる層を介して異なるスルーホールがエッチング形成されるので、全てのスルーホールを伸張応力誘起層１０５及び圧縮応力誘起層３０１に完全に貫通させるために、スルーホールのいくつかはオーバーエッチングされる。代わりに、スルーホールのいくつかをアンダーエッチングすることは望ましくなく、半導体装置を動作不能にせしめる。従って、本参考例では、全てのスルーホールは、伸張応力誘起層１０５及び圧縮応力誘起層３０１の最も膜厚の厚い部分を貫通させるのに十分な強度及び時間に適合するようなエッチング技術により形成される。例えば、図５に示す例では、スルーホール５０１ａ、５０１ｃはそれぞれ、伸張応力誘起層１０５又は圧縮応力誘起層３０１のいずれか一方の層のみに対して形成すればよいのに対して、スルーホール５０１ｂは伸張応力誘起層１０５及び圧縮応力誘起層３０１の両方に対して形成しなければならない。従って、スルーホール５０１ｂが伸張応力誘起層１０５及び圧縮応力誘起層３０１の両方を通じて完全にエッチング形成されることを保障するために、スルーホール５０１ａ、５０１ｃはオーバーエッチングされる。
このようにスルーホールがオーバーエッチングされることにより、下地膜が実質的にダメージを受けるというリスクの増加をもたらす。このダメージにより半導体装置が全体に渡って動作しなくなるので、オーバーエッチングされるスルーホールの数を削減することが望ましい。言い換えれば、オーバーエッチングされるスルーホールが多いと、半導体装置が動作しなくなる可能性が高くなり、製造歩留まり及びスループットが低下する。スルーホール５０１ｂのように両方の層１０５及び３０１を通じて形成されるスルーホールに比べて、層１０５もしくは３０１の単一の層を通じて形成されるスルーホールの方がはるかに多い図５に示すような半導体装置では、このようなリスクの発生は十分に少ない。このように、図５に示すような半導体装置では、層１０５もしくは３０１の単一の層の領域に位置する比較的大きな割合のスルーホールがオーバーエッチングされることにより、層１０５及び層３０１の両方が存在する領域に位置する比較的少ない割合のスルーホールが十分にエッチングされる。
次に、より少ない割合のスルーホールのみがオーバーエッチングされる本発明の一実施形態に係る半導体装置の製造方法について、図６ないし図９を参照して説明する。
図６に示すように、図１及び図２の場合と同様の方法により、基板１００内及び基板１００上にＮＦＥＴ１０１及びＰＦＥＴ１０３などの複数のトランジスタ、及び配線１０２を含む複数の配線が形成され、その上に伸張応力誘起層１０５が形成され、さらに伸張応力誘起層１０５が選択的に除去される。図２の場合と異なる点は、伸張応力誘起層１０５の境界がＮＦＥＴ１０１のゲート電極と配線１０２との間に位置するように、伸張応力誘起層１０５がＮＦＥＴ１０１上に残るように選択的に除去されることである。伸張応力誘起層１０５を選択的に除去するために、例えば、マスク層の形成、パターニング、パターニングされたマスク層を用いたエッチング技術を含む従来技術が使用される。
なお、伸張応力誘起層１０５の代わりに、圧縮応力を与える圧縮応力誘起層を形成してもよい。圧縮応力誘起層を形成する場合、この圧縮応力誘起層は、その境界がＰＦＥＴ１０３のゲート電極と配線１０２との間に位置するように、ＰＦＥＴ１０３上に残るように選択的に除去される。
次に、図７に示すように、露出しているＰＦＥＴ１０３上及び配線１０２上を覆うように、全面に圧縮応力誘起層３０１が堆積される。これに対し、層１０５が圧縮応力誘起層の場合、層３０１は伸張応力誘起層であり、露出しているＮＦＥＴ１０１上及び配線１０２上を覆うように、層３０１が全面に堆積される。この工程は先に説明した図３の工程と同じである。
次に、図８に示すように、圧縮応力誘起層３０１の一部がエッチングされて膜厚が減少される。しかし、図４の場合と比べて、少なくとも一部の圧縮応力誘起層３０１は半導体装置全体に渡って残っている点が異なる。エッチングされて膜厚が減少した圧縮応力誘起層３０１の厚さは０以外であればどのように薄くてもよく、例えば元の膜厚の半分まで、あるいはそれ以上に薄くしてもよい。つまり、残っている膜厚は元の膜厚の半分以下であってもよい。膜厚が薄くされた圧縮応力誘起層３０１の部分は、配線１０２及びＮＦＥＴ１０１を覆っており、ＰＦＥＴ１０３は覆っていない。従って、本例では、元の膜厚を維持する圧縮応力誘起層３０１はＰＦＥＴ１０３を覆うように残っている。これに対し、層１０５が圧縮応力誘起層であり、層３０１が伸張応力誘起層であり、膜厚が薄くされた部分は伸張応力誘起層３０１の部分であり、この薄い部分は配線１０２及びＰＦＥＴ１０３を覆っており、ＮＦＥＴ１０１は覆っていない。従って、この場合には、元の膜厚を維持する伸張応力誘起層３０１はＮＦＥＴ１０１を覆うように残される。
次に、図９に示すように、層間絶縁膜（ＩＬＤ）などの絶縁膜５０２が全面に形成される。続いて、複数のスルーホール５０１ｄ〜５０１ｆが、絶縁膜５０２、伸張応力誘起層１０５、圧縮応力誘起層３０１を通じてエッチング形成される。例えば、ＮＦＥＴ１０１のソース／ドレイン拡散領域（Ｓ／Ｄ）に達するようにスルーホール５０１ｄが形成され、配線１０２の導電層１０４に達するようにスルーホール５０１ｅが形成され、ＰＦＥＴ１０３のソース／ドレイン拡散領域（Ｓ／Ｄ）に達するようにスルーホール５０１ｆが形成される。さらに、図示しないが、ＮＦＥＴ１０１及びＰＦＥＴ１０３のゲート電極に通じるようにスルーホールが形成される。そして、これらのスルーホール５０１ｄ〜５０１ｆは、導電材料、例えばダングステンなどの金属により埋められ、スルーホール５０１ｄ〜５０１ｆを介して露出している下部の層に対する導電プラグが形成される。
図４及び図５と比較して、図９に示される伸張応力誘起層１０５及び圧縮応力誘起層３０の境界が異なる。特に、図４及び図５の場合、境界は配線１０２上に直接位置している。境界は伸張応力誘起層１０５と圧縮応力誘起層３０１のオーバーラップにより形成されていたので、スルーホールが貫通する伸張応力誘起層１０５及び圧縮応力誘起層３０の膜厚のトータルは、伸張応力誘起層１０５もしくは圧縮応力誘起層３０１のいずれか一方が存在する領域におけるスルーホールの部分のおよそ２倍である。従って、伸張応力誘起層１０５と圧縮応力誘起層３０１の間の境界に位置する比較的少ない数のスルーホールによって、境界から離れて位置する比較的多い数のスルーホールをオーバーエッチングしなければならなかった。
これに対して、図９に示すように、伸張応力誘起層１０５と圧縮応力誘起層３０１の間の境界は、ＮＦＥＴ１０１と配線１０２との間に存在している。層１０５が圧縮応力誘起層で層３０１が伸張応力誘起層の場合、層１０５と層３０１の間の境界は、ＰＦＥＴ１０３と配線１０２との間に存在することになる。本例のように、層１０５が伸張応力誘起層で層３０１が圧縮応力誘起層の場合、層１０５と層３０１の間の境界は、ＮＦＥＴ１０１と配線１０２との間に存在する。いずれの場合でも、オーバーラップしている境界は配線１０２上には直接位置しない。
加えて、ＮＦＥＴ１０１上の層３０１（層３０１が伸張応力誘起層の場合にはＰＦＥＴ１０３上）の膜厚が薄くされているの、層１０５及び層３０１がオーバーラップしている部分におけるトータルの膜厚もさらに削減される。これにより、ＮＦＥＴ１０１上における層１０５及び層３０１からなるトータルの膜厚は、配線１０２上の層３０１の膜厚よりもわずかに厚くなる程度である。どのような場合でも、層１０５及び層３０１がオーバーラップしている部分のトータルの膜厚は、元々の層１０５及び層３０１の膜厚の合計よりも薄くなる。これは、スルーホールエッチングによる最大エッチング量が、削減された層１０５及び層３０１のオーバーラップ部分の膜厚であることを意味している。従って、スルーホールを形成する際のオーバーエッチングは、図４及び図５の場合に比べて少なくなり、配線１０２のように伸張応力誘起層１０５と圧縮応力誘起層３０１の境界の近くの位置のみで起こる。さらに、オーバーエッチングは、ＮＦＥＴ１０１又はＰＦＥＴ１０３のソース／ドレイン領域のように敏感な領域ではなく、配線１０２のような敏感ではない領域に生じる。
このように、本実施形態の方法では、伸張応力誘起層１０５と圧縮応力誘起層３０１の両方が存在している領域における両層の膜厚の合計は形成当初よりも薄くなっているので、この領域にスルーホールを形成する際のエッチング量を図１ないし図５に示した参考例の場合よりも少なくできる。従って、伸張応力誘起層１０５又は圧縮応力誘起層３０１のいずれか一層のみが存在している領域に対して同時にスルーホールを形成する際のオーバーエッチング量を、参考例の場合よりも少なくできる。この結果、オーバーエッチングよるダメージの影響を少なくして製造歩留まりを向上させることができる。
次に、本発明の他の実施形態に係る半導体装置の製造方法について、図１０ないし図１２を参照して説明する。図１０に示すように、図１及び図２の場合と同様の方法により、基板１００内及び基板１００上にＮＦＥＴ１０１及びＰＦＥＴ１０３などの複数のトランジスタ、及び配線１０２を含む複数の配線が形成され、さらに伸張応力誘起層１０５及び伸張応力誘起層１０５が形成された後にそれぞれ選択的に除去される。この場合、伸張応力誘起層１０５は境界がＮＦＥＴ１０１と配線１０２との間に位置するようにＮＦＥＴ１０１を覆うように残され、伸張応力誘起層３０１は境界がＰＦＥＴ１０３と配線１０２との間に位置するようにＰＦＥＴ１０３を覆うように残される。従って、配線１０２の上部には、伸張応力誘起層１０５及び伸張応力誘起層３０１のいずれも残されない。
次に、図１１に示すように、例えばＳｉＮ膜などの中性応力膜（neutral stress layer）１１０１が全面に堆積される。伸張応力誘起層１０５及び伸張応力誘起層１０５に対し、中性応力層１１０１は（伸張応力誘起層１０５及び伸張応力誘起層１０５に比べて）より少ない応力を与えるか、もしくは応力を与えない。中性応力層１１０１の厚さは、伸張応力誘起層１０５及び伸張応力誘起層１０５の厚さよりも薄い。例えば、中性応力層の厚さは、伸張応力誘起層１０５及び伸張応力誘起層１０５の厚さの半分以下の厚さである。
次に、図１２に示すように、層間絶縁膜（ＩＬＤ）などの絶縁膜５０２が全面に形成される。続いて、複数のスルーホール５０１ｇ〜５０１ｉが、絶縁膜５０２、中性応力層１１０１、及び伸張応力誘起層１０５又は圧縮応力誘起層３０１を通じてエッチング形成される。スルーホール５０１ｇ及び５０１ｉは、スルーホール５０１ｈよりも膜厚が厚いＳｉＮを介して形成しなければならないので、スルーホール５０１ｈをわずかにオーバーエッチングして、スルーホール５０１ｇ及び５０１ｉを完全にエッチングするための所望エッチング量を確保しなければならない。しかし、先の実施形態で説明したように、この場合、オーバーエッチングは、ＮＦＥＴ１０１又はＰＦＥＴ１０３のソース／ドレイン領域のように敏感な領域ではなく、配線１０２のような敏感ではない領域に生じる。
このように、本実施形態でも先の実施形態の場合と同様の効果を得ることができる。しかも、本実施形態では、オーバーエッチングが発生する箇所及び量を選択的に制御して、半導体装置が誤動作する可能性を削減することができる。
参考例に係る半導体装置の製造方法の１工程を示す断面図。 参考例に係る半導体装置の製造方法の次の工程を示す断面図。 参考例に係る半導体装置の製造方法の次の工程を示す断面図。 参考例に係る半導体装置の製造方法の次の工程を示す断面図。 参考例に係る半導体装置の製造方法の次の工程を示す断面図。 本発明の一実施形態に係る半導体装置の製造方法の１工程を示す断面図。 本発明の一実施形態に係る半導体装置の製造方法の次の工程を示す断面図。 本発明の一実施形態に係る半導体装置の製造方法の次の工程を示す断面図。 本発明の一実施形態に係る半導体装置の製造方法の次の工程を示す断面図。 本発明の他の実施形態に係る半導体装置の製造方法の１工程を示す断面図。 本発明の他の実施形態に係る半導体装置の製造方法の次の工程を示す断面図。 本発明の他の実施形態に係る半導体装置の製造方法の次の工程を示す断面図。
符号の説明
１００…半導体基板、１０１…ＮＦＥＴ、１０２…配線、１０３…ＰＦＥＴ、１０４…導電層、１０５…伸張応力誘起層、３０１…圧縮応力誘起層、５０１…スルーホール、５０２…絶縁膜、１１０１…中性応力層。

Claims (5)

  1. 半導体基板に第１チャネル型の第１のＦＥＴ、第２チャネル型の第２のＦＥＴ、及び第１、第２のＦＥＴの相互間に位置する配線を形成し、
    全面に第１の応力誘起層を形成し、
    前記第１のＦＥＴ上に前記第１の応力誘起層が残るように前記第１の応力誘起層を選択的に除去し、
    全面に第２の応力誘起層を形成し、
    前記第１のＦＥＴ上及びこれに隣接する前記配線上の前記第２の応力誘起層の厚さを部分的に減少させ、
    全面に絶縁膜を形成し、
    前記絶縁膜、前記第１の応力誘起層、及び前記第２の応力誘起層を選択的に除去して、前記第１のＦＥＴ、第２のＦＥＴ、及び配線のそれぞれに通じる開口部を形成する
    ことを特徴とする半導体装置の製造方法。
  2. 半導体基板に第１チャネル型の第１のＦＥＴ、第２チャネル型の第２のＦＥＴ、及び第１、第２のＦＥＴの相互間に位置する配線を形成し、
    全面に第１の応力誘起層を形成し、
    前記第１のＦＥＴ上に前記第１の応力誘起層が残るように前記第１の応力誘起層を選択的に除去し、
    全面に第２の応力誘起層を形成し、
    前記第２のＦＥＴ上に前記第２の応力誘起層が残るように前記第２の応力誘起層を選択的に除去し、
    全面に中性応力層を形成し、
    全面に絶縁膜を形成し、
    前記絶縁膜、前記中性応力層、及び第１の応力誘起層又は前記第２の応力誘起層を選択的に除去して、前記第１のＦＥＴ、第２のＦＥＴ、及び配線のそれぞれに通じる開口部を形成する
    ことを特徴とする半導体装置の製造方法。
  3. 前記第１チャネル型の第１のＦＥＴがＮチャネル型のＦＥＴであり、前記第２チャネル型の第２のＦＥＴがＰチャネル型のＦＥＴであり、前記第１の応力誘起層がＮチャネル型のＦＥＴに伸張応力を与える伸張応力誘起層であり、前記第２の応力誘起層がＰチャネル型のＦＥＴに圧縮応力を与える圧縮応力誘起層であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  4. 前記第１及び第２の応力誘起層がシリコン窒化層であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
  5. 前記中性応力層は、前記第１及び第２の応力誘起層の厚さの半分以下の厚さで形成されることを特徴とする請求項２記載の半導体装置の製造方法。
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