JP2008527755A - Ｃｍｏｓｆｅｔ内の歪みを最適化するための構造体及び方法 - Google Patents

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Abstract

【課題】 ＣＭＯＳＦＥＴ内の歪みを最適化するための構造体及び方法を提供すること。
【解決手段】 ＭＯＳＦＥＴ内の歪みを最適化し、より具体的には、１つの種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方を含む歪みＭＯＳＦＥＴの半導体構造体、及び歪みＭＯＳＦＥＴを製造する方法が開示される。元の完全な厚さを有する歪み誘起ＣＡ窒化物コーティングが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方の上に形成され、この歪み誘起コーティングは、１つの種類の半導体デバイス内に最適化された十分な歪みをもたらし、別の種類の半導体デバイスの性能を劣化させる。歪み誘起ＣＡ窒化物コーティングは、別の種類の半導体デバイスの上で減少した厚さまでエッチングされ、減少した厚さの歪み誘起コーティングは、他方のＭＯＳＦＥＴ内でより少ない歪みを緩和し、他方のＭＯＳＦＥＴ内により少ない歪みをもたらす。
【選択図】 図１

Description

本発明は、一般に、ＭＯＳＦＥＴ内の歪みを最適化する、歪み相補型金属酸化物半導体電界効果トランジスタ（straiｎed comｐlemeｎtarymetal oxide semicoｎductor fieldeffect traｎsistor、ＣＭＯＳＦＥＴ）の半導体構造体、及び歪みＭＯＳＦＥＴを製造する方法に関し、より具体的には、１つの型／種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の型／種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する構造体及び方法に関する。
歪み誘起プロセスは、歪みがＭＯＳＦＥＴのチャネル内のキャリア移動度を高めることができるため、近年脚光を浴びてきた。コンタクト障壁（coｎtact barrier、ＣＡ）窒化物の応力の技術は、歪みをＭＯＳＦＥＴのチャネル内に伝達する際に特に有効である。さらに、このプロセスは、現在の製造プロセスと互換性があり、現在のプロセスにおいて容易に実施することができる。ＭＯＳＦＥＴのチャネル内の歪みは、コンタクト障壁（ＣＡ）窒化物の厚さに比例し、より厚いＣＡ窒化物は、ＭＯＳＦＥＴのチャネル内により高い応力をもたらす。圧縮ＣＡ窒化物又は引張ＣＡ窒化物のどちらかが、１つの種類のＭＯＳＦＥＴの性能を改善し、別の種類のＭＯＳＦＥＴの性能を低下させることが可能である。より具体的には、圧縮ＣＡ窒化物は、ＰＭＯＳＦＥＴの性能を改善させるが、ＮＭＯＳＦＥＴの性能を低下させ、引張ＣＡ窒化物は、ＮＭＯＳＦＥＴの性能を改善するが、ＰＭＯＳＦＥＴの性能を低下させる。当技術分野において周知のように、プラズマ堆積の電力を変えることによって、圧縮ＣＡ窒化膜又は引張ＣＡ窒化膜を選択的に堆積させることができる。
別の種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の応力を維持しながら、１つの種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の応力を緩和し、劣化を減少させるために、マスクされた（ブロックされたＰＦＥＴ又はブロックされたＮＦＥＴ）Ｇｅ又はＡｓの注入が行われた。厚い圧縮ＣＡ窒化物は、１つの種類（Ｎ又はＰ）のＭＯＳＦＥＴのチャネル内により高い応力をもたらすことができる。しかしながら、厚い圧縮ＣＡ窒化物は、Ｇｅ又はＡｓの注入により応力を緩和し、別の種類（Ｐ又はＮ）のＭＯＳＦＥＴの性能を改善することを困難にする。
本発明は、ＣＭＯＳＦＥＴのような半導体デバイス内の歪みを最適化するための構造体及び方法を提供するものであり、一般に、半導体デバイスに対して広い適用性がある。本発明は、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴの両方を含む歪み半導体構造体と、１つの型／種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の型／種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する歪みＭＯＳＦＥＴを製造する方法とを提供する。
元の完全な厚さを有し、一方の半導体デバイス内に最適化された十分な歪みをもたらす歪み誘起コーティングが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのうちの一方の上に形成される。完全な厚さよりも薄い、エッチングされた減少した厚さを有する歪み誘起コーティングが、ＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴのうちの他方の上に形成され、減少した厚さを有する歪み誘起コーティングは、他方のＭＯＳＦＥＴ内でより少ない歪みを緩和し、他方のＭＯＳＦＥＴ内により少ない歪みをもたらす。
ＭＯＳＦＥＴ内の歪みを最適化するための構造体及び方法に関する本発明の上記の目的及び利点は、幾つかの図面全体を通して同様の要素が同一の参照番号で示される添付の図面と併せて、その幾つかの実施形態の以下の詳細な説明を参照することによって、当業者であれば、より容易に理解することができる。
本発明は、１つの型／種類（Ｐ又はＮ）のＭＯＳＦＥＴ内の歪みを最大にし、かつ、別の型／種類（Ｎ又はＰ）のＭＯＳＦＥＴ内の歪みを最小にし緩和する、異なる厚さのコンタクト障壁（ＣＡ）窒化物を有するＭＯＳＦＥＴ構造体を、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ上に提供するものである。
図１は、分離領域３４によって分離されたＰＭＯＦＥＴ３０及びＮＭＯＳＦＥＴ３２の両方を有する半導体１２についての、本発明の第１及び第２の例示的な実施形態を示す。本発明の第１及び第２の例示的な実施形態においては、ＰＭＯＳＦＥＴ３０内の歪みを最大にし、かつ、ＮＭＯＳＦＥＴ３２内の歪みを最小にするために、歪み誘起コ―ティングとしての圧縮ＣＡ窒化物が用いられる。
要約すれば、ＰＭＯＳＦＥＴ３０及びＮＭＯＳＦＥＴ３２両方の上に厚い（７００−１０００Ａの）圧縮ＣＡ窒化物３６を堆積させた後、ＰＭＯＳＦＥＴ３０がフォトレジストで被覆され、ＮＭＯＳＦＥＴ３２が露出され、フォトレジストで被覆されないように、フォトレジストを用いて半導体基板１２にパターンが形成される。フォトレジストによりＰＭＯＳＦＥＴ３０のエッチングを防止しながら、ＮＭＯＳＦＥＴ３２の圧縮ＣＡ窒化物３８が（３００−５００Ａ）までより薄くエッチングされる。従って、ＮＭＯＳＦＥＴ３２において、ＮＭＯＳＦＥＴ３２のより薄い圧縮ＣＡ窒化物３８は、ＰＭＯＳＦＥＴ３０のものより少ない圧縮歪みをもたらし、ＮＭＯＳＦＥＴ３２の劣化が減少される。図１はまた、歪みをさらに緩和し、ＮＭＯＳＦＥＴ３２の性能を改善するために、Ｇｅ又はＡｓ注入４０を適用できることを示す。
第１のステップにおいて、圧縮ＣＡ窒化物３６の厚い（７００−１０００Ａの）層が、半導体基板１２のＰＭＯＳＦＥＴ３０及びＮＭＯＳＦＥＴ３２の両方の上に堆積される。
次に、半導体基板１２の上にフォトレジストのブランケット層が堆積され、次に、ＰＭＯＳＦＥＴ３０はフォトレジストで被覆され、ＮＭＯＳＦＥＴ３２は露出したままであり、フォトレジストで被覆されないように、マスクを用いてフォトレジストがパターン形成される。
次に、ＰＭＯＳＦＥＴ３０の上の圧縮ＣＡ窒化物３６が、完全な堆積された厚さのままであるように、フォトレジストによりＰＭＯＳＦＥＴ３０の圧縮ＣＡ窒化物のエッチングを防止しながら、ＮＭＯＳＦＥＴ３２の圧縮ＣＡ窒化物３８が３００−５００Ａまでより薄くエッチングされる。従って、ＮＭＯＳＦＥＴ３２において、ＮＭＯＳＦＥＴ３２の上にある、より薄い圧縮ＣＡ窒化物３８は、ＰＭＯＳＦＥＴ３０の圧縮ＣＡ窒化物３６より少ない圧縮歪みをもたらし、圧縮ＣＡ窒化物により引き起こされる、ＮＭＯＳＦＥＴ３２の劣化が減少される。
本発明の第１の実施形態は、上記ステップの完了をもって完了する。図１はまた、上記ステップの完了後、歪み減少ドーパントの注入としてのＧｅ／Ａｓ注入４０をＮＭＯＳＦＥＴ３２内に施すことによってＮＭＯＳＦＥＴ３２の劣化がさらに減少される、第２の実施形態をも示す。歪みをさらに緩和し、ＮＭＯＳＦＥＴ３２の性能を改善するために、フォトレジストをパターン形成するのに用いられたものと同じマスクとすることができるマスク（図面においては、＋Ｂ（ブロック）Ｐ（ＰＦＥＴ）Ｇｅ／Ａｓ注入４０で示される）を用いて、ＰＭＯＳＦＥＴ３０をブロックしながら、ＮＭＯＳＦＥＴ３２にＧｅ／Ａｓ注入４０が行われる。
図２は、図１と同じ構造体及び方法を歪み誘起コーティングとしての引張ＣＡ窒化物に適用できることを示す、本発明の第３及び第４の例示的な実施形態を示す。要約すれば、ＮＭＯＳＦＥＴ３２及びＰＭＯＳＦＥＴ３０の両方の上に厚い（７００−１０００Ａの）引張ＣＡ窒化物４２を堆積させた後、ＮＭＯＳＦＥＴ３２がフォトレジストで被覆され、ＰＭＯＳＦＥＴ３０が露出され、フォトレジストで被覆されないように、フォトレジストを用いて半導体基板１２パターンが形成される。フォトレジストによりＮＭＯＳＦＥＴ３２の上の厚い引張ＣＡ窒化物４２のエッチングを防止しながら、ＰＭＯＳＦＥＴ３０の引張ＣＡ窒化物４４が、３００−５００Ａまでより薄くエッチングされる。従って、ＰＭＯＳＦＥＴ３０において、ＰＭＯＳＦＥＴ３０のより薄い引張ＣＡ窒化物４４は、ＮＭＯＳＦＥＴ３２のものより少ない引張歪みをもたらし、ＰＭＯＳＦＥＴ３０の劣化が減少される。図２はまた、歪みをさらに緩和し、ＰＭＯＳＦＥＴ３０の性能を改善するために、Ｇｅ又はＡｓ注入４６で示す。
第１ステップにおいて、引張ＣＡ窒化物４２の厚い（７００−１０００Ａの）層が、半導体基板１２のＰＭＯＳＦＥＴ３０及びＮＭＯＳＦＥＴ３２の両方の上に堆積される。
次に、ＮＭＯＳＦＥＴ３２はフォトレジストで被覆され、ＰＭＯＳＦＥＴ３０は露出したままであり、フォトレジストで被覆されないように、マスクを用いることにより半導体基板１２がフォトレジストを用いてパターン形成される。
次に、引張ＣＡ窒化物が元の完全な厚さのままであるように、フォトレジストによりＮＭＯＳＦＥＴ３２の引張ＣＡ窒化物４２のエッチングを防止しながら、ＰＭＯＳＦＥＴ３０の引張ＣＡ窒化物４４が３００−５００Ａまでより薄くエッチングされる。従って、ＰＭＯＳＦＥＴ３０において、ＰＭＯＳＦＥＴ３０のより薄い引張ＣＡ窒化物４４は、ＮＭＯＳＦＥＴ３２のものより少ない引張歪みをもたらし、引張ＣＡ窒化物により引き起こされる、ＰＭＯＳＦＥＴ３０の劣化が減少される。
本発明の第３の実施形態は、上記ステップの完了をもって完了する。図２はまた、上記ステップの完了後、歪み減少ドーパント注入としてのＧｅ又はＡｓをＰＭＯＳＦＥＴ３０への注入４６によって、ＰＭＯＳＦＥＴ３０の劣化がさらに減少される、第４の実施形態も示す。歪みをさらに緩和し、ＰＭＯＳＦＥＴ３０の性能を改善するために、フォトレジストをパターン形成するのに用いられたものと同じマスクとすることができるマスク（図面においては、＋Ｂ（ブロック）Ｎ（ＮＦＥＴ）Ｇｅ／Ａｓ注入で示される）を用いて、ＮＭＯＳＦＥＴ３２をブロックしながら、Ｇｅ／Ａｓ注入４６が行われる。
窒化膜内の歪みを緩和するための注入についてのプロセス条件は、
Ａｓ又はＧＥ、
ドーズ量：５ｅ１４から２ｅ１５まで、
エネルギー：２０Ｋから５０Ｋまで、
とすることができる。
正確な注入条件は、膜厚及び膜内の応力によって決まる。
当技術分野において周知のように、プラズマ堆積の電力を変えることによって、圧縮窒化膜又は引張窒化膜を選択的に堆積させることができる。
代替的な実施形態において、窒化膜の代わりに、本発明において他の応力材料を用いることができるが、窒化膜は、適合性において利点を有する。本発明の応力誘発膜は、好ましくはＳｉ３Ｎ４、又は代替的にＴｉＮである窒化物、酸化物、リン酸ホウ素ケイ酸塩ガラス、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２、ＨｆＳｉＯのようなドープされた酸化物、及び半導体処理には一般的な他の誘電体材料、或いはこれらの任意の組み合わせを含むことができる。応力誘発膜は、約１０ｎｍから約１００ｎｍまでの範囲の厚さを有することができる。応力誘発膜は、デバイス・チャネル内に圧縮応力を提供してＰＦＥＴの性能を改善するか、又はデバイス・チャネル内に引張応力を提供してＮＦＥＴの性能を改善する。
図１及び２は、単一の半導体基板１２の上に形成された２つのＭＯＳＦＥＴデバイス領域を有するＩＣ構造体１０を示す。このような実施形態に関して説明されるが、本発明は、半導体構造体の表面に任意の特定の数のＭＯＳＦＥＴデバイスを形成することに限定されるものではない。
製造プロセスのより詳細な説明においては、ＩＣ構造体１０は、半導体基板１２と、半導体基板１２内に配置されたソース／ドレイン領域１４と、半導体基板１２の表面上に配置された２つの左ゲート領域１６Ｌ及び右ゲート領域１６Ｒとを含む。各々のゲート領域１６Ｌ及び１６Ｒは、ゲート誘電体１８、ポリＳｉ導体２０、誘電体キャップ２２、誘電体ライナ２３、スペーサ２４、及び半導体基板１２内に配置されたソース／ドレイン領域１４を含む。
構造体１０の半導体基板１２は、これらに限定されないが、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、Ｇａ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ及び他の全てのＩＩＩ／Ｖ族化合物半導体を含む、任意の半導体材料を含むことができる。半導体基板１２はまた、有機半導体、或いはＳｉ／ＳｉＧｅ、シリコン・オン・インシュレータ（ＳＯＩ）、又はＳｉＧｅオン・インシュレータ（ＳＧＯＩ）などの層状半導体を含むこともできる。本発明の幾つかの実施形態において、半導体基板１２は、Ｓｉ含有半導体材料、即ちシリコンを含む半導体材料からなることが好ましい。半導体基板１２は、ドープされたものであってもよく、ドープされていないものであってもよく、或いは内部にドープ領域と非ドープ領域とを含むものであってもよい。
半導体基板１２はまた、第１のドープ（Ｎ−又はＰ−）領域及び第２のドープ（Ｎ−又はＰ−）領域を含むこともできる。これらのドープ領域は、「ウェル」として知られている。第１のドープ領域及び第２のドープ領域は、同じものであってもよく、又はそれらが異なる導電率及び／又はドーピング濃度を有するものであってもよい。
トレンチ分離領域３４は、一般的に、当業者には公知の従来のプロセスを用いて、本発明のこの時点で半導体基板内に既に形成されている。トレンチ分離領域は、本発明の図面に示される領域の左周辺部及び右周辺部にも、示されるような２つのゲート領域間にも配置される。
ゲート誘電体１８は、半導体基板１２を含む構造体１０の表面全体に形成され、分離領域が存在する場合及び分離領域が堆積された誘電体である場合には、分離領域の上に形成される。ゲート誘電体１８は、例えば、酸化、窒化、又は酸窒化のような熱成長プロセスによって形成することができる。代替的には、ゲート誘電体１８は、例えば、化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、反応性スパッタリング、化学溶液堆積のような堆積プロセス、及び他の同様な堆積プロセスによって形成することができる。ゲート誘電体１８はまた、上記プロセスの任意の組み合わせを用いて形成することもできる。
ゲート誘電体１８は、これらに限定されないが、酸化物、窒化物、酸窒化物、及び／又は金属シリケート及び窒化金属シリケートなどのシリケートを含む絶縁材料からなる。１つの実施形態において、ゲート誘電体１８は、例えば、ＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＴｉＯ２、Ｌａ２Ｏ３、ＳｒＴｉＯ３、ＬａＡｌＯ３及びこれらの混合物のような酸化物からなることが好ましい。
ゲート誘電体１８の物理的厚さは変わり得るが、典型的には、ゲート誘電体１８は、約０．５ｎｍから約１０ｎｍまでの厚さを有し、約０．５ｎｍから約３ｎｍまでの厚さがより典型的である。
ゲート誘電体１８を形成した後、図に示されるポリＳｉゲート導体２０になるポリシリコン（即ち、ポリＳｉ）のブランケット層が、例えば、物理気相堆積、ＣＶＤ、又は蒸着のような周知の堆積プロセスを用いて、ゲート誘電体１８上に形成される。ポリシリコンのブランケット層は、ドープされていても、又はドープされていなくてもよい。ドープされている場合には、同じものを形成するのに、その場ドーピング堆積プロセスを用いることができる。代替的に、堆積、イオン注入及びアニールによって、ドープされたポリＳｉ層を形成することができる。ポリＳｉ層のドーピングは、形成されたシリサイド化金属ゲートの仕事関数をシフトする。ドーパント・イオンの説明に役立つ実例は、Ａｓ、Ｐ、Ｂ、Ｓｂ、Ｂｉ、Ｉｎ、Ａｌ、Ｇａ、Ｔｌ、又はこれらの混合物を含む。イオン注入のための典型的なドーズ量は、１Ｅ１４（＝１×１０１４）原子／ｃｍ２から１Ｅ１６（＝１×１０１６）原子／ｃｍ２まで、又はより典型的には１Ｅ１５原子／ｃｍ２から５Ｅ１５原子／ｃｍ２までである。本発明のこの時点において堆積されたポリシリコン層の厚さ、即ち高さは、用いられる堆積プロセスによって変わり得る。典型的には、ポリシリコン層は、約２０ｎｍから約１８０ｎｍまでの垂直方向の厚さを有し、約４０ｎｍから約１５０ｎｍまでの厚さがより典型的である。
ポリシリコンのブランケット層の堆積後、例えば、物理気相堆積又は化学気相堆積等の堆積プロセスを用いて、誘電体キャップ２２が、ポリシリコン・ゲート導体２０のブランケット層の上に形成される。誘電体キャップ２２は、酸化物、窒化物、酸窒化物、又はこれらの任意の組み合わせとすることができる。誘電体キャップ２２は、ここで以下に詳細に定められる、スペーサ２４とは異なる誘電体材料からなることが可能である。１つの実施形態においては、例えば、Ｓｉ３Ｎ４のような窒化物が、誘電体キャップ２２として用いられる。好ましいさらに別の実施形態において、誘電体キャップ２２は、ＳｉＯ２のような酸化物である。誘電体キャップ２２の厚さ、即ち高さは、約２０ｎｍから約１８０ｎｍまでであり、約３０ｎｍから約１４０ｎｍまでの厚さがより典型的である。
次に、リソグラフィ及びエッチングによって、ブランケット・ポリシリコン層及び誘電体キャップ層がパターン形成され、パターン形成されたゲート・スタックを生成する。パターン形成されたゲート・スタックは、同じ寸法、即ち長さをもつことができ、又はそれらはデバイス性能を改善するために種々の寸法をとることができる。本発明のこの時点におけるパターン形成されたゲート・スタックの各々は、ポリＳｉゲート導体２０及び誘電体キャップ２２を含む。リソグラフィ・ステップは、誘電体キャップ層の上面にフォトレジストを適用し、フォトレジストを所望の放射パターンに露光させ、通常のレジスト現像剤を用いて、露光されたフォトレジストを現像することを含む。次いで、１つ又は複数の乾燥エッチング・ステップを用いて、フォトレジストのパターンが、誘電体キャップ層及びポリシリコンのブランケット層に転写される。幾つかの実施形態においては、パターンが誘電体キャップ層内に転写された後、パターン形成されたフォトレジストを除去することができる。他の実施形態においては、エッチングが完了した後、パターン形成されたフォトレジストが除去される。
パターン形成されたゲート・スタックを形成する際に本発明において用いることができる適切なド乾式エッチング工程は、これらに限定されないが、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、又はレーザ・アブレーションを含む。用いられる乾式エッチング工程は、典型的には、下にあるゲート誘電体１８に対して選択的であり、従って、このエッチング・ステップは、一般的には、ゲート誘電体を除去するものではない。しかしながら、幾つかの実施形態においては、このエッチング・ステップを用いて、ゲート・スタックによって保護されていないゲート誘電体１８の一部を除去することができる。湿式エッチング工程を用いて、ゲート・スタックにより保護されていないゲート誘電体１８の一部を除去することもできる。
次に、誘電体ライナ２３が、少なくともポリシリコン・ゲート導体２０などのシリコンを含む露出面の全ての上に形成される。誘電体ライナ２３はまた、半導体基板１２の水平面の上に延びることもできる。誘電体ライナ２３は、酸化物、窒化物、酸窒化物、又はこれらの任意の組み合わせを含む、いずれかの誘電体材料を含むことができる。誘電体ライナ２３は、酸化、窒化、又は酸窒化のような熱成長プロセスを介して形成される。誘電体ライナ２３は、その厚さが典型的には約１ｎｍから約１０ｎｍまでの薄い層である。
少なくとも１つのスペーサ２４が、パターン形成されたゲート・スタックの各々の露出された側壁上、及び、誘電体ライナの上に形成される。少なくとも１つのスペーサ２４は、酸化物、窒化物、酸窒化物、及び／又はこれらの任意の組み合わせのような絶縁体からなり、典型的には、誘電体ライナ２３及び誘電体キャップ２２とは異なる材料からなる。窒化物スペーサが形成されることが好ましい。少なくとも１つのスペーサ２４は、堆積及びエッチングによって形成される。半導体基板１２の一部が露出されるように、スペーサ２４を形成する際に用いられるエッチング・ステップも基板の上から誘電体ライナ２３を除去できることに留意されたい。
スペーサ２４の幅は、ソース及びドレインのシリサイド・コンタクト（後で形成される）が、ゲート・スタックの縁部の下に侵入しないように、十分に広いものでなければならない。一般的には、スペーサが、約１５ｎｍから約８０ｎｍまでの底部で測定された幅を有するとき、ソース／ドレインのシリサイドは、ゲート・スタックの縁部の下に侵入しない。
スペーサの形成後、露出した部分において、基板１２内にソース／ドレイン拡散領域１４が形成される。ソース／ドレイン拡散領域１４は、イオン注入ステップ及びアニール・ステップを用いて形成される。アニール・ステップは、前の注入ステップによって注入されたドーパントを活性化させる働きをする。イオン注入及びアニールについての条件は、当業者には公知である。
次に、図１及び図２に示されるように、厚い圧縮ＣＡ窒化膜３６又は引張ＣＡ窒化膜４２が、図１及び図２に示される構造体全体の上に形成され、薄い圧縮ＣＡ窒化膜３８又は引張ＣＡ窒化膜４４及び場合によってはＧＥ／Ａｓ注入４０又は４６を形成するために、上記に詳述されるように、更なる製造及び処理が進行する。
図１及び図２に示される構造体の製造後、平坦化誘電体層（図示せず）を形成することができる。平坦化誘電体層は、高密度の酸化物、又はＴＥＯＳから堆積された酸化物のような酸化物を含む。代替的に、平坦化誘電体層は、ホウ素がドープされたケイ酸塩ガラス（ＢＳＧ）、又はリンがドープされたケイ酸塩ガラス（ＰＳＧ）のようなドープされたケイ酸塩ガラス、水素シルセスキオキサン（ＨＳＱ）のような回転塗布可能なポリマー材料、又はフォトレジストを含むことができる。平坦化誘電体層は、当業者には公知の通常の技術によって形成される。この時点で形成された平坦化誘電体層の厚さは、用いられる材料のタイプによって変わり得る。典型的には、平坦化誘電体層は、約５０ｎｍから約１００ｎｍまでの厚さを有する。
ＣＭＯＳＦＥＴ内の歪みを最適化するための構造体及び方法に関する本発明の幾つかの実施形態及び変形物がここに詳細に説明されたが、本発明の開示及び教示は、当業者に多くの代替的な設計を示唆するであろうことを理解すべきである。
ＰＭＯＳＦＥＴ内の歪みを最大にする、ＰＭＯＳＦＥＴ上の厚さがより厚い圧縮ＣＡ窒化物と、ＮＭＯＳＦＥＴ内の歪みを最小にし緩和する、ＮＭＯＳＦＥＴ上の厚さがより薄い圧縮ＣＡ窒化物とを有するＭＯＳＦＥＴ構造体を示す。 ＮＭＯＳＦＥＴ内の歪みを最大にする、ＮＭＯＳＦＥＴ上の厚さがより厚い引張ＣＡ窒化物と、ＰＭＯＳＦＥＴ内の歪みを最小にし緩和する、ＰＭＯＳＦＥＴ上の厚さがより薄い引張ＣＡ窒化物とを有するＭＯＳＦＥＴ構造体を示す。

Claims (18)

  1. Ｐ−半導体デバイス及びＮ−半導体デバイス内に異なる量の歪みをもつ、Ｐ−半導体デバイス及びＮ−半導体デバイスを有する半導体構造体を製造する方法であって、
    基板上にＰ−半導体デバイス及びＮ−半導体デバイスを形成するステップと、
    前記Ｐ−半導体デバイス及び前記Ｎ−半導体デバイスの上に、元の厚さを有し、前記Ｐ−半導体デバイス及び前記Ｎ−半導体デバイス内に歪みをもたらす歪み誘起コーティングを形成するステップと、
    前記歪み誘起コーティングが施されたＰ−半導体デバイス及び歪み誘起コーティングが施されたＮ−半導体デバイスのうちの一方を保護し、前記歪み誘起コーティングが施された半導体デバイスの他方を露出されたままにするステップと、
    前記露出された半導体デバイス内の歪みを緩和させるために、前記露出された誘起コーティングをエッチングして前記歪み誘起コーティングの厚さを減少させ、前記保護された半導体デバイス内の歪みが変わらないままにするように、前記保護された半導体デバイスの上の前記歪み誘起コーティングを保護されたままにするステップと
    を含む方法。
  2. 前記エッチングするステップに続いて、前記露出された半導体デバイス内の前記歪みをさらに緩和するために、前記露出された半導体デバイス内に歪み減少ドーパントを注入するステップを含む、請求項１に記載の方法。
  3. Ａｓ又はＧｅを含む歪み減少ドーパントを注入するステップを含む、請求項２に記載の方法。
  4. ２０ＫｅＶから５０ＫｅＶまでの注入エネルギーで、５ｅ１４原子／ｃｍ２から２ｅ１５原子／ｃｍ２までの用量の前記Ａｓ又はＧｅを注入するステップを含む、請求項３に記載の方法。
  5. 前記保護するステップは、
    前記基板上の前記Ｐ−半導体デバイス及び前記Ｎ−半導体デバイスの上に、フォトレジスト層をブランケット堆積させるステップと、
    前記フォトレジスト層を放射線のパターンに露光させ、前記パターンを前記フォトレジスト層に現像し、前記保護された半導体デバイスの上を覆うブロック・マスクを形成するステップと
    を含む、請求項１に記載の方法。
  6. 前記歪み誘起コーティングは、前記保護されたＰ−半導体デバイスの性能を改善するために圧縮歪みをもたらし、前記圧縮歪みは、前記露出されたＮ−半導体デバイス内で緩和される、請求項１に記載の方法。
  7. 前記Ｐ−半導体デバイスがＰ型ＭＯＳＦＥＴであり、前記Ｎ−半導体デバイスがＮ型ＭＯＳＦＥＴである、請求項６に記載の方法。
  8. 前記歪み誘起コーティングは、前記保護されたＮ−半導体デバイスの性能を改善するために引張歪みをもたらし、前記引張歪みは、前記露出されたＰ−半導体デバイス内で緩和される、請求項１に記載の方法。
  9. 前記Ｐ−半導体デバイスがＰ型ＭＯＳＦＥＴであり、前記Ｎ−半導体デバイスがＮ型ＭＯＳＦＥＴである、請求項８に記載の方法。
  10. 前記歪み誘起コーティングがＳｉ３Ｎ４を含む、請求項１に記載の方法。
  11. Ｐ−半導体デバイス及びＮ−半導体デバイス内に異なる量の歪みをもつ、Ｐ−半導体デバイス及びＮ−半導体デバイスを含む半導体構造体であって、
    前記半導体構造体は、半導体基板上に形成されたＰ−半導体デバイス及びＮ−半導体デバイスを含み、
    前記Ｐ−半導体デバイス及び前記Ｎ−半導体デバイスのうちの一方の上に形成された、元の完全な厚さを有し、前記一方の半導体デバイス内に最適化された十分な歪みをもたらす歪み誘起コーティングと、
    前記Ｐ−半導体デバイス及び前記Ｎ−半導体デバイスのうちの他方の上に形成された、前記完全な厚さより薄い、エッチングされた減少した厚さを有する歪み誘起コーティングであって、前記減少した厚さの歪み誘起コーティングは、前記一方の半導体デバイス内に比べて、前記他方の半導体デバイス内でより少ない歪みを緩和し、前記他方の半導体デバイス内により少ない歪みをもたらす、歪み誘起コーティングと
    を備える、半導体構造体。
  12. 前記他方の半導体デバイスもまた、前記他方の半導体デバイス内の歪みをさらに緩和するために、注入された歪み減少ドーパントを有する、請求項１１に記載の半導体構造体。
  13. 前記注入された歪み減少ドーパントは、前記他方の半導体デバイス内の前記歪みをさらに緩和するために、Ａｓ又はＧｅを含む、請求項１２に記載の半導体構造体。
  14. 前記歪み誘起コーティングは、前記一方のＰ−半導体デバイスの性能を改善するために圧縮歪みをもたらし、前記圧縮歪みは、前記他方のＮ−半導体デバイス内で緩和される、請求項１１に記載の半導体構造体。
  15. 前記Ｐ−半導体デバイスがＰ型ＭＯＳＦＥＴであり、前記Ｎ−半導体デバイスがＮ型ＭＯＳＦＥＴである、請求項１１に記載の半導体構造体。
  16. 前記歪み誘起コーティングは、前記一方のＮ−半導体デバイスの性能を改善するために引張歪みをもたらし、前記引張歪みは、前記他方のＰ−半導体デバイス内で緩和される、請求項１１に記載の半導体構造体。
  17. 前記Ｐ−半導体デバイスがＰ型ＭＯＳＦＥＴであり、前記Ｎ−半導体デバイスがＮ型ＭＯＳＦＥＴである、請求項１１に記載の半導体構造体。
  18. 前記歪み誘起コーティングがＳｉ３Ｎ４を含む、請求項１１に記載の半導体構造体。
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