KR20080058665A - Ｃｍｏｓ 이미지 센서를 위한, 작은 크기, 높은 이득 및낮은 노이즈의 픽셀 - Google Patents

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KR20080058665A KR1020060132635A KR20060132635A KR20080058665A KR 20080058665 A KR20080058665 A KR 20080058665A KR 1020060132635 A KR1020060132635 A KR 1020060132635A KR 20060132635 A KR20060132635 A KR 20060132635A KR 20080058665 A KR20080058665 A KR 20080058665A
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Abstract

본 발명은 고체 CMOS 이미지 센서, 구체적으로 픽셀당(per pixel) 2개의 로우 라인(row lines)만을 갖고, 광(light)을 감지하기 위한 핀드 포토다이오드(pinned photodiode), 및 1개 또는 2개의 칼럼 라인(column lines)을 갖는 CMOS 이미지 센서 픽셀을 상세히 설명한다. 픽셀은 어드레스 트랜지스터를 갖지 않고, 감시 트랜지스터와 리셋 트랜지스터는 둘 다 p 채널형 모스트랜지스터이다. 결과적으로, 이러한 구조는 매우 낮은 노이즈 동작을 초래한다. 그리고, 이 새로운 픽셀 구조는 표준 CDS 신호 처리 동작을 허용하여, 픽셀-픽셀 불균일성을 감소시키고 kTC 리셋 노이즈를 최소화하게 된다. 픽셀은 고감도, 높은 변환 이득, 높은 응답 균일성 및 낮은 노이즈를 가지며, 이는 효율적인 3T 픽셀 레이아웃에 의해 가능하다.
CMOS 이미지 센서 픽셀, 핀드 포토다이오드, 트랜지스터, 로우 라인, 칼럼 라인, 노이즈

Description

ＣＭＯＳ 이미지 센서를 위한, 작은 크기, 높은 이득 및 낮은 노이즈의 픽셀{Small Size, High Gain, and Low Noise Pixel for CMOS Image Sensors}
도1은 광을 감지하기 위한 핀드 포토다이오드를 갖는 표준(종래) 4T(four transistors) CMOS 이미지 센서 픽셀을 간략하게 도시한 회로도.
도2는 광을 감지하기 위한 핀드 포토다이오드를 갖고 어드레싱 트랜지스터(addressing transistor)를 갖지 않는 새로운(본 발명) 3T CMOS 이미지 센서 픽셀을 간략하게 도시한 회로도.
도3은 도 2의 픽셀을 동작시키는데 이용될 수 있는, 간략한 예시적 타이밍도.
도4는 새로운 3T CMOS 센서 픽셀의 가능한 레이아웃의 일구현 예를 간략하게 도시한 도면(도면은 스케일링(scaling) 되지 않았고, 예를 들어 라인에 의해 개략적으로만 나타난 금속 상호접속층(metal interconnect layers)과 같은, 구조의 모든 물리적 특징을 도시하고 있지는 않음).
도5는 동일한 회로를 공유하는 2개의 픽셀 포토다이오드를 간략하게 도시하고 있고, 출력을 위한 단 1개의 칼럼 버스 라인 및 포토 사이트당(per photo site) 2개의 로우 어드레스 라인을 갖도록 하는 회로도.
본 발명은 고체 이미지 센서, 구체적으로 고해상도, 고성능, 및 매우 작은 픽셀 크기를 갖는 CMOS 이미지 센서에 관한 것이다. 특히, 본 발명은, 픽셀당 3개의 트랜지스터, 2개의 로우 라인 및 2개의 칼럼 라인만을 갖는 픽셀에 관한 것이다. 또한 본 발명은 감지 및 리셋을 위한 낮은 노이즈의 p 채널 MOS 트랜지스터를 갖고, 어드레스 트랜지스터를 갖지 않으며, 통상 4T픽셀 구조와 함께 이용되었던 낮은 노이즈를 갖는 표준의 상관된 이중 샘플링 동작이 여전히 가능한 픽셀에 관한 것이다.
통상의 이미지 센서는 충돌하는 광자를 센서 픽셀에 집적되는(모이는) 전자로 전환함으로써 광을 감지한다. 집적 사이클(integration cycle)의 완료 후, 모인 전하는 전압으로 전환되어, 이는 센서의 출력 단자에 공급된다. 통상의 CMOS 이미지 센서에 있어서, 전하-전압 전환은 픽셀 자체에서 직접 달성되고, 아날로그 픽셀 전압은 다양한 픽셀 어드레싱(pixel addressing) 및 스캐닝 스킴(scanning scheme)을 통하여 출력 단자로 전송된다. 또한, 아날로그 신호는 칩 출력에 도달하기 전에 디지털 신호로 온-칩 전환될 수도 있다. 픽셀에는, 통상적으로 적절한 어드레싱 트랜지스터에 의해 픽셀에 접속된 감지 라인을 구동하는 소스 팔로워(source follower), 버퍼 증폭기가 통합된다. 전하-전압 전환이 완료되고 결과적인 신호가 픽셀로부터 전송되어 나온 후, 픽셀은 새로운 전하의 축적을 준비하기 위하여 리 셋(reset)된다. 전하 검출 노드로서 플로팅 확산(Floating Diffusion, FD)을 이용하는 픽셀에 있어서, 리셋은 순간적으로 FD 노드를 기준 전압에 도전성 접속하는 리셋 트랜지스터의 턴-온(turn on)에 의해 달성된다. 이 단계는 모인 전하를 제거한다. 그러나, 이 단계는 이 기술 분야에서 잘 알려진 바와 같이 kTC-리셋 노이즈를 발생시킨다. kTC 노이즈는, 바람직한 낮은 노이즈 성능을 달성하기 위하여 상관 이중 샘플링(CDS) 신호 처리 기술에 의해 제거되어야 한다. CDS 개념을 이용하는 통상의 COMS 센서는 픽셀에 4T를 구비하여야 한다. 4T 픽셀 회로의 일례는 Guidash의 미국특허 5.991,184호에서 찾을 수 있다.
이러한 고성능 픽셀이, 픽셀에 통합된 4T를 구비함에 따라, 픽셀은 그 동작을 위하여 몇몇의 신호 라인을 요구한다. 통상 이러한 픽셀은, 로우 방향으로 리셋 라인, 전하 전송 라인 및 어드레스 라인을 갖고, 칼럼 방향으로 Vdd 라인 및 Vout 라인을 갖는다. 이웃하는 픽셀들 사이에서 대응하는 트랜지스터 및 이 라인들의 일부를 공유하는 것이 가능하지만, 이는 픽셀 내 상호 접속 라인과 관련하여 다른 곤란한 문제를 발생시킨다. 다수의 트랜지스터 및 증가된 수의 로우(row) 라인과 칼럼 라인은 중요한 픽셀 면적을 소비하고, 그에 따라 전하 저장 및 광 감지에 이용될 수도 있었던 픽셀 액티브 면적을 상당히 감소시킨다.
도1은 종래의 4T 픽셀을 간략하게 도시한 회로도이다. 핀드 포토다이오드(101)는 전하 전송 트랜지스터(102)를 통하여 FD 노드(103)에 결합되어 있다. 감지 소스 팔로워(Source Follower, SF) 트랜지스터(104)는 FD 노드(103)에 접속된 게이트, Vdd 노드(105)에 접속된 드레인 및 어드레싱 트랜지스터(106)를 통하여 출 력 칼럼 버스(107)에 접속된 소스를 갖는다. Vdd 노드(105)는 Vdd 칼럼 버스(108)에 접속되어 있다. FD 노드(103)는 리셋 트랜지스터(109)에 의해 Vdd 노드(105)로 리셋된다. 리셋 트랜지스터(109)의 게이트는 제1 로우 버스 라인(110)에 의해 제어되고, 어드레스 트랜지스터(106)는 제2 로우 버스 라인(111)에 의해 제어되며, 전하 전송 트랜지스터(102)의 게이트는 제3 로우 버스 라인(112)에 의해 제어된다. 광자(113)가 포토다이오드에 충돌함에 따라, 이 곳에서 전자 전하가 발생한다. 전하 집적의 완료 후, FD 노드(103)는 리셋되고 포토다이오드로부터의 모든 전하는 FD 노드(103) 상에 전송된다. 이는 FD 노드의 전압을 최초 리셋 레벨로부터 새로운 신호 레벨로 변화시킨다. 다음으로, FD 노드 상의 리셋 레벨과 신호 레벨은 둘 다 트랜지스터(104)에 의해 감지되고, 두 레벨은 출력 버스(107) 상으로 전송되며 또한 공제 및 추가 처리를 위하여 칼럼 신호 처리 회로로도 전송된다. 신호 레벨로부터의 리셋 레벨의 공제는 상관 이중 샘플링으로 불리며, 이는 신호로부터 kTC 노이즈 및 트랜지스터 임계값 불균일성을 제거한다. 이는 4T 픽셀 회로의 주요 효과 중 하나이다. 그러나, 4T는 중요한 액티브 픽셀 면적을 많이 차지하고 동작을 위하여 3개의 로우 제어 라인을 요구한다. 이것이 본 회로의 단점이며, 이는 때때로 회로를 여러 포토다이오드와 공유함으로써 보상된다. 그러나, 회로 공유도 역시 단점이 된다. 이러한 회로에 있어서, FD 노드 커패시턴스는 증가되며, 이는 픽셀 감도를 감소시키고, 또한 상호접속 라인도 중요한 픽셀 면적을 차지한다. 이러한 개념의 다른 단점은 다소 비대칭적 레이아웃 및 전기적 기능이며, 이는 결과적으로 비대칭적인 광학적 및 전기적 크로스 토크(cross talk) 문제를 초래한다. 따라서, 핀드 포토다이오드를 이용한 전하 전송 개념을 유지하고, 픽셀에서의 트랜지스터 개수를 감소시키며, 픽셀 대칭성을 유지하는 것이 바람직하다.
본 발명의 목적은 종래 기술의 한계를 극복하는 것이다. 본 발명의 다른 목적은, 매우 작은 픽셀 크기, 및 픽셀당 2개의 로우 어드레스 라인과 2개의 칼럼 라인만을 갖고, 어드레스 트랜지스터를 갖지 않는 픽셀을 구비한 실용적인 CMOS 이미지 센서 장치를 제공하는 것이다. 또한, 본 발명의 또다른 목적은, 광 감지를 위하여 핀드 포토다이오드를 이용하고, 픽셀에 3개의 트랜지스터만을 가져서, 어떠한 회로 공유도 없이 큰 전하 변환 이득을 갖는 작은 픽셀을 만드는 것을 허용하게 되며, 여전히 완전한 CDS 동작을 제공하여, 통상 거의 완전한 kTC 노이즈 제거를 수행하면서 핀드 포토다이오드로부터의 완전한 전하 전송을 달성하게 되는, CMOS 이미지 센서 픽셀을 제공하는 것이다.
본 발명에 있어서, 작은 픽셀 크기의 CMOS 이미지 센서를 구성하는데 상이한 접근법이 설명되며, 이는 종래의 곤란함을 처리하고, 종래의 접근법보다 간단하고 실용적인 해법을 제공한다. 본 발명은 향상된 전하 저장 용량, 증가된 광 개구부 응답 및 증가된 감도를 갖는 보다 작은 픽셀을 제공한다. 어드레스 트랜지스터를 픽셀로부터 제거하고 전하 감지 트랜지스터를 낮은 노이즈의 p 채널 MOS 트랜지스 터로 교체함으로써, 회로의 어떠한 공유도 없이, 2개의 로우 어드레스 라인 및 2개의 칼럼 라인만을 갖는 이러한 픽셀을 동작시키는 것이 가능하다. 따라서, 출력 칼럼 라인(Vout 라인)은 하나의 칼럼에서 모든 픽셀 감지 트랜지스터 소스 팔로워(follower) 확산에 대하여 공통이다. 또한, 픽셀로부터 어드레싱 트랜지스터를 제거함으로써, 작은 픽셀 크기를 달성하기 위하여 회로 공유가 필요하지 않고, 그 결과, FD 커패시턴스(capacitance)가 매우 작아질 수 있음에 따라, 픽셀 전하 변환 이득의 상당한 증가를 달성하는 것이 가능하다. 본 발명을 종래 기술과 구별하고 실제 설계가 가능한 다른 특성은, 역시 p 채널형 MOS인 리셋 트랜지스터이다. 이는 트랜지스터 임계값으로 인한 어떠한 전압 손실 없이 픽셀 FD 노드의 하드 리셋(hard reset)을 허용한다. 마지막으로, 본 발명을 종래 기술과 구별하는 중요한 특성은, 픽셀에 3개의 트랜지스터만을 가짐에도 불구하고, 완전한 CDS 동작을 이용하여, 핀드 포토다이오드로부터의 완전한 전하 전송 및 kTC 리셋 노이즈의 거의 완전한 제거를 수행하면서 전하를 감지하게 되는 것이 여전히 가능하다는 점이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
본 발명의 픽셀의 간략화된 회로도가 도2에 도시되어 있다. 도 2를 참조하면, 핀드 포토다이오드(201)가 전하 전송 트랜지스터(202)를 통하여 전하 검출 노드인 FD 노드(203)에 결합되어 있다. FD 노드(203)는 p 채널 MOS 트랜지스터인 리셋 트랜지스터(209)에 의해 Vrf 노드(205)로 리셋된다. FD 노드상의 전압은, 칼럼 버스 라인인 Vout 라인(207)에 접속된 소스 및 기판에 접속된 드레인을 갖는 p 채 널 MOS 트랜지스터인 소스 팔로워(SF) 트랜지스터(204)에 의해 감지된다. 또한, 이 트랜지스터(204)의 바디(body)는 칼럼 버스 라인인 Vrf 라인(208)에 접속되어 있다. 이 트랜지스터(204)의 임계값은, 이 트랜지스터(204)가 공핍형(depletion type)이 되도록, 채널영역(206)에 주입된 적합한 주입에 의해 변형된다. 특히 작은 크기가 요구되는 경우 이러한 트랜지스터가 표준 n 채널 트랜지스터보다 노이즈 성능면에서 우수하다는 것이 이 기술 분야에서 잘 알려져 있는 것과 같이, p 채널형과 공핍 모드는 둘 다 이 트랜지스터를 낮은 노이즈 동작에 적합하도록 만든다. 이 픽셀을 동작시키기 위하여, 전하 전송 트랜지스터(202)의 게이트는 로우(row) 버스 라인인 Vtx 라인(211)에 접속되어 있고 리셋 트랜지스터(209)의 게이트는 로우 버스 라인인 Vrx 라인(210)에 접속되어 있다. 이 픽셀에 어드레스 트랜지스터는 존재하지 않는다.
픽셀 동작을 보다 잘 이해하기 위하여, 간략화된 픽셀의 타이밍도의 일실시예가 도3에 도시되어 있다. 리셋 제어신호 Vrx, 기준 제어신호 Vrf 및 전송 제어신호 Vtx의 타이밍이다.
본 도면에 있어서, 실선(301)은 선택된 픽셀 리셋 라인(210)에 공급되는 Vrx펄스 파형을 도시하고 있다. Vrx 펄스 전압 레벨이 하이(high)이면, 리셋 트랜지스터(209)는 턴-오프된다. 도면에서 점선(302)에 의해 도시된 바와 같이, 선택되지 않은 픽셀은 계속해서 자신의 리셋 라인이 바이어스된 로(low) 레벨을 갖는다. Vrx 펄스가 하이 레벨로 변환되는 동안에, Vrf 바이어스는, 잠시 동안, 선(303)에 의해 도시된 바와 같이, 약간, 예를 들어 0.5V 만큼 낮은 레벨(예컨대 2.8V 대비 2.3V) 이 된다. 결과적으로 Vrf 펄스는, 선택된 픽셀의 FD 노드 바이어스가 동일한 칼럼에 접속된 모든 픽셀의 FD 노드의 리셋보다 약 0.5V 낮아지게 되도록 한다. 다음으로, 이는 단 하나의 선택된 픽셀의 SF 트랜지스터(204)가 턴-온되도록 한다. 이러한 동작은, 어떠한 어드레싱 트랜지스터에 대한 요구도 없이, 전하 감지용 p 채널 MOS 트랜지스터(즉, 도 2의 204)를 이용함으로써 가능하다. 픽셀로부터의 어드레싱 트랜지스터의 제거는, 픽셀 출력 저항 및 그에 따른 구동 능력을 개선하고, 픽셀의 일시적 노이즈를 감소시키며, 픽셀 트랜지스터 수를 감소시키고, 마지막으로 픽셀 로우(row) 제어 버스 라인 개수를 감소시킨다. 나머지 픽셀 동작은 표준과 같다. 픽셀 출력 리셋 레벨은 시간(305)에서 샘플링된다. 그리고 나서, Vtx 펄스(304)에 의해, 마지막으로 시간(306)에서 픽셀 출력을 샘플링하게 된다. 칼럼 처리 회로는 CDS 신호 공제 뿐만 아니라 적절한 픽셀 바이어스 전류를 제공하고, 또한 여전히 신호 처리 기능을 제공한다.
보다 명쾌한 설명을 위하여, 픽셀 레이아웃의 가능한 일실시예가 도4에 도시되어 있다. 액티브 영역(401)은 핀드 포토다이오드(408), 전송 게이트(404) 및 n+ 플로팅 확산(FD)(403)을 포함한다. 다른 별도의 액티브 영역(402)은 리셋 트랜지스터 게이트(405) 및 신호 감지 트랜지스터 게이트(406)를 포함한다. 이 영역은 아래에 주입된 n 웰(well)을 가지며, 이는 도면에 도시되어 있지 않다. n 웰과의 콘택(contact)은 n+ 영역(407)에 의해 제공된다. n 웰 영역은 감지 트랜지스터 p+ 드레인 접속을 기판에 제공하기 위하여 선(409)에 의해 경계가 지어진다. 2개의 다른 점선(410)은, 각각 n 영역(411)에 의해 서로 분리된 감지 트랜지스터와 리셋 트랜 지스터에 대한 p+ 소스-드레인 경계를 나타낸다. 국부적 상호 접속(Local Interconnect, 이하 LIC라 한다)(412)은 리셋 트랜지스터의 드레인을 FD 및 감지 트랜지스터(406)의 게이트와 접속한다. 리셋 트랜지스터의 소스는 n 웰 n+ 영역(407)과 함께, 제1 금속 레벨을 이용하여 형성되는 공통 칼럼 버스 라인(Vrf, 413)에 접속된다. 감지 트랜지스터(414)의 소스 역시 제1 금속 레벨에 의해 형성되는 출력 칼럼 버스 라인(Vout, 415)에 접속된다. 전송 게이트 로우 버스 라인(Vtx, 416)은 동일 로우(row)에 접속된 모든 전송 게이트(404)에 신호를 공급하고, 마찬가지로 로우 버스 라인(Vrx, 417)은 동일한 로우에 접속된 모든 리셋 게이트(405)에 신호를 공급한다. 이 2개의 로오 버스 라인(416, 417)은 제2 금속 레벨을 이용하여 형성된다. LIC를 이용함으로써, 픽셀에서 2개의 금속층만을 갖는 것이 가능하며, 이는 픽셀 상부 구조 높이를 감소시키고, 그에 따라, 픽셀의 광학적 특성을 개선하게 된다. 다른 레이아웃 변형 예 및 대안 예가 가능하며, 이는 이 기술 분야에서 통상의 지식을 가진 자에게 잘 알려져 있다. 이 픽셀을 표준 픽셀로부터 구별하는 주요 특성은, 픽셀에서의 n 웰 영역, 및 2개의 p 채널 모스트랜지스터의 존재이다. 이중 하나는 전하 감지를 위한 것이고, 다른 하나는 FD 노드를 리셋하기 위한 것이다.
물론, 도5에 도시된 바와 같이 이 픽셀을 회로 공유 구성으로 배치하는 것도 가능하다. 이러한 구성은 포토-사이트당(per photo-site) 2개의 로오 버스 라인을 유지하는 것을 허용하고, 칼럼 버스 라인의 개수를 단 1개로 감소시킨다. 이는 매우 작은 픽셀이 설계되는 경우 또는 LIC 상호접속 기술이 용이한 경우에 효과적일 수 있다. 이러한 공유 구성에 있어서, 각 핀드 포토다이오드(501, 502)는 대응하는 전하 전송 트랜지스터(503, 504)를 통하여 공통 FD 노드(513)에 접속되어 있다. 이 노드는 리셋 트랜지스터(507)에 의해 로우 버스 라인(508)으로 리셋된다. 감지 트랜지스터(506)는 기판 및 단일 출력 칼럼 버스 라인(512)에 접속되어 있다. 기준 바이어스 및 n 웰은 로우 버스 라인(508)에 의해 제공된다. 로우 버스 라인(510, 511)는 각각 전하 전송 트랜지스터(503, 504)의 게이트에 전하 전송 펄스 신호를 공급한다. 그 결과, 포토다이오드당 2개의 로오 버스 라인만이 존재하게 되고, 이는 보다 작고 보다 효율적인 픽셀 레이아웃을 초래하게 될 수 있다.
p 채널 MOS 리셋 트랜지스터와 p 채널 MOS 감지 트랜지스터, 및 픽셀당 2개의 로우 라인과 1개 또는 2개의 칼럼 라인을 갖는 새로운 CMOS 이미지 센서 픽셀의 바람직한 실시예들을 설명하였으며, 이는 예시적인 것이고 한정적인 것으로 의도되지 않고, 이 기술 분야에서 통상의 지식을 가진 자는 상기 설명의 관점에서 변형 및 변화를 가할 수 있다. 따라서, 설명된 본 발명의 특정한 실시예들에 있어서 변화가 이루어질 수 있다는 것을 이해하여야 하고, 이는 첨부된 청구범위에서 규정되는 바와 같은 본 발명의 범위 및 사상 내에 포함된다.
특허법에 의해 요구되는 바와 같이 본 발명을 상세하고 특징적으로 설명함에 있어서, 특허 증서에 의해 바람직하게 보호되는 청구 내용은, 첨부되는 청구범위에 설명된다.
이상에서 살펴본 바와 같이, 본 발명에 따르면, 매우 작은 픽셀 크기, 및 픽셀당 2개의 로우 어드레스 라인과 2개의 칼럼 라인만을 갖고, 어드레스 트랜지스터를 갖지 않는 픽셀을 구비한 실용적인 CMOS 이미지 센서 장치가 제공되고, 또한, 광 감지를 위하여 핀드 포토다이오드를 이용하고, 픽셀에 3개의 트랜지스터만을 가져서, 어떠한 회로 공유도 없이 큰 전하 변환 이득을 갖는 작은 픽셀을 만드는 것을 허용하게 되며, 여전히 완전한 CDS 동작을 제공하여, 통상 거의 완전한 kTC 노이즈 제거를 수행하면서 핀드 포토다이오드로부터의 완전한 전하 전송을 달성하게 되는, CMOS 이미지 센서 픽셀이 제공된다.

Claims (11)

  1. 핀드 포토다이오드;
    운송제어신호에 의해 상기 핀드 포토다이오드에 집적된 전하를 운송하기 위한 운송수단;
    상기 운송수단을 통해 전하를 전달받는 플로팅 확산;
    리셋 제어신호에 의해 상기 플로팅 확산을 리셋하는 제1 p형 모스트랜지스터; 및
    상기 플로팅 확산의 감지 신호를 출력하기 위한 제2 p형 모스트랜지스터를 포함하는
    CMOS 이미지 센서의 픽셀.
  2. 제1항에 있어서,
    상기 제2 p형 모스트랜지스터는 상기 플로팅확산에 게이트가 접속되고 드레인에 접지신호를 인가받아 소스측으로 상기 감지신호를 출력하며,
    상기 제2 p형 모스트랜지스터는 바디(body)는 상기 제1 p형 모스트랜지스터의 소스와 함께 기준 바이어스를 인가받는 CMOS 이미지 센서의 픽셀.
  3. 제2항에 있어서,
    상기 제1 p형 모스트랜지스터는 상기 리셋 제어신호를 게이트에 입력받고 상기 플로팅 확산에 드레인이 접속되어 구성되는 CMOS 이미지 센서의 픽셀.
  4. 제1항에 있어서,
    상기 플로팅 확산을 리셋시키기 위하여, 상기 운송제어신호가 디스에이블 상태이고 상기 리셋 제어신호가 하이에서 로우로 천이할 때, 상기 기준 바이어스는 소정의 양만큼 낮아지는 펄스 신호로서 제공되는 CMOS 이미지 센서의 픽셀.
  5. 제1항에 있어서,
    상기 운송수단은 상기 핀드 포토다이오드와 상기 플로팅 확산 사이에 채널을 구성하기 위한 운송 게이트를 포함하는 CMOS 이미지 센서의 픽셀.
  6. 제1항에 있어서,
    상기 제2 p형 모스트랜지스터는 공핍형인 CMOS 이미지 센서의 픽셀.
  7. 제1항에 있어서,
    상기 플로팅확산은 대응하는 상기 운송수단을 통해 복수의 핀드 포토다이오드에 전기적 접속되는 공통 플로팅 확산으로 구성되어,
    상기 공통 플로팅 확산과 상기 제1 및 제2 p형 모스트랜지스터가 복수의 핀드 포토다이오드를 공유하는 CMOS 이미지 센서의 픽셀.
  8. 로(row) 및 컬럼에 어레이된 복수의 픽셀;
    컬럼 별로 마련되어 픽셀 출력신호를 외부에 제공하기 위한 복수의 제1컬럼 버스 라인;
    컬럼 별로 마련되어 기준 바이어스를 제공하기 위한 복수의 제2 컬럼 버스 라인;
    로 별로 마련되어 리셋 제어신호를 제공하기 위한 복수의 제1 로(row) 버스 라인; 및
    로 별로 마련되어 운송 제어신호를 제공하기 위한 제2 로(row) 버스 라인을 포함하며,
    상기 픽셀 각각은,
    핀드 포토다이오드;
    상기 운송 제어신호에 의해 상기 핀드 포토다이오드에 집적된 전하를 운송하 기 위한 운송수단;
    상기 운송수단을 통해 전하를 전달받는 플로팅 확산;
    상기 리셋 제어신호에 의해 상기 플로팅 확산을 리셋하는 제1 p형 모스트랜지스터; 및
    상기 플로팅 확산으로부터 상기 픽셀 출력신호를 생성하기 위한 제2 p형 모스트랜지스터를 포함하는
    CMOS 이미지 센서의 픽셀 어레이.
  9. 제8항에 있어서,
    상기 제2 p형 모스트랜지스터는 상기 플로팅확산에 게이트가 접속되고 드레인에 접지신호를 인가받아 소스측으로 상기 감지신호를 출력하며,
    상기 제2 p형 모스트랜지스터는 바디(body)는 상기 제1 p형 모스트랜지스터의 소스와 함께 상기 기준 바이어스를 인가받는 CMOS 이미지 센서의 픽셀 어레이.
  10. 제9항에 있어서,
    상기 제1 p형 모스트랜지스터는 상기 리셋 제어신호를 게이트에 입력받고 상기 플로팅 확산에 드레인이 접속되어 구성되는 CMOS 이미지 센서의 픽셀 어레이.
  11. 제8항에 있어서,
    상기 리셋 제어신호가 로우(low)에서 하이로 천이되는 동안 상기 기준 바이어스는 소정의 양만큼 낮아지는 펄스 신호로서 제공되어,
    선택된 픽셀의 플로팅확산이 동일 컬럼 상의 타 픽셀에 대비되어 낮은 전압으로 리셋되는 CMOS 이미지 센서의 픽셀 어레이.
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