JP2008160133A - Ｃｍｏｓイメージセンサのための、小サイズ、高利得及び低ノイズのピクセル - Google Patents

Abstract

【課題】固体ＣＭＯＳイメージセンサに関し、更に具体的には、１つのピクセルに２つのロウラインのみを有し、光を感知するためのピンフォトダイオード、及び１つ又は２つのカラムラインを有するＣＭＯＳイメージセンサピクセル並びにそのアレイに関する。
【解決手段】ピクセルは、アドレッシングトランジスタを有さず、感知トランジスタとリセットトランジスタは、何れもｐチャネル型ＭＯＳトランジスタである。結果的に、このような構造は、極めて低いノイズ動作をもたらす。そして、この新たなピクセル構造は、標準ＣＤＳ信号処理動作を許容し、ピクセル−ピクセルの不均一性を減少させて、ｋＴＣリセットノイズを最小化する。ピクセルは、高感度、高い変換利得、高い応答均一性及び低ノイズを有し、これは効率的な３Ｔピクセルレイアウトによって可能になる。
【選択図】図２

Description

本発明は、固体イメージセンサに関し、更に具体的には、高解像度、高性能、及び極めて小さなピクセルサイズを有するＣＭＯＳイメージセンサに関する。特に、本発明は、１つのピクセルに対し、３つのトランジスタ、２つのロウライン及び２つのカラムラインのみを有するピクセルに関する。また、本発明は、感知及びリセットのための低ノイズのｐチャネルＭＯＳトランジスタを有し、アドレッシングトランジスタを有せず、通常、４Ｔ（ｆｏｕｒ ｔｒａｎｓｉｓｔｏｒｓ）ピクセル構造と共に用いられていた低ノイズの標準相関二重サンプリング動作が可能なピクセルに関する。

一般的なイメージセンサは、衝突する光子をセンサピクセルに集積する（集まる）電子に変換することによって光を感知する。集積サイクルの完了後、集まった電荷は電圧に変換され、これは、センサの出力端子に供給される。一般的なＣＭＯＳイメージセンサにおいて、電荷−電圧変換は、ピクセル自体によって直接達成され、アナログピクセル電圧は、様々なピクセルアドレッシング及びスキャニング方式によって出力端子に伝送される。また、アナログ信号は、チップの出力に到達する前に、デジタル信号にオンチップ変換することができる。ピクセルには、通常、適合したアドレッシングトランジスタによりピクセルに接続された感知ラインを駆動するソースフォロワ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）及びバッファ増幅器が統合される。電荷−電圧変換が完了し、その結果として、信号がピクセルから伝送された後、ピクセルは、新たな電荷の蓄積を用意するためにリセットされる。電荷検出ノードとしてフローティング拡散（ＦＤ）を用いるピクセルにおいて、リセットは、瞬間的にＦＤノードを基準電圧に導電性接続するリセットトランジスタのターンオンによって達成される。このステップは、集まった電荷を除去するが、この技術分野で公知となっているように、ｋＴＣリセットノイズを発生する。ｋＴＣノイズは、好ましい低ノイズ性能への達成のために、相関二重サンプリング（ＣＤＳ）信号処理技術によって除去されなければならない。ＣＤＳ概念を用いる通常のＣＯＭＳセンサは、ピクセルに４Ｔを備えなければならない。４Ｔピクセル回路の一例は、Ｇｕｉｄａｓｈの米国特許５，８８１，１８４号から見出すことができる。

このような高性能ピクセルは、ピクセルに統合された４Ｔを備えることによって、その動作のために何本かの信号ラインが求められる。通常、このようなピクセルは、ロウ方向にリセットライン、電荷伝送ライン及びアドレッシングラインを有し、カラム方向にＶ_ｄｄライン及びＶ_ｏｕｔラインを有する。隣接するピクセル間で対応するトランジスタ及びこのラインの一部を共有することができるが、これは、ピクセル内の相互接続ラインに係って他の困難な問題を発生させる。多数のトランジスタ及び数の増加したロウラインとカラムラインは、重要なピクセル面積を消費し、それによって電荷の保持及び光感知に用いることも可能としていたアクティブピクセル面積を大きく減少させる。

図１は、従来の４Ｔピクセルを簡略に示す回路図である。ピンフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ）１０１は、電荷伝送トランジスタ１０２を介してＦＤノード１０３に結合されている。感知ソースフォロワ（ＳＦ）トランジスタ１０４は、ＦＤノード１０３に接続されたゲート、Ｖ_ｄｄノード１０５に接続されたドレイン、及びアドレッシングトランジスタ１０６を介して出力カラムバス１０７に接続されたソースを有する。Ｖ_ｄｄノード１０５は、Ｖ_ｄｄカラムバス１０８に接続されている。ＦＤノード１０３は、リセットトランジスタ１０９によってＶ_ｄｄノード１０５にリセットされる。リセットトランジスタ１０９のゲートは、第１ロウバスライン１１０によって制御され、アドレッシングトランジスタ１０６は、第２ロウバスライン１１１によって制御され、電荷伝送トランジスタ１０２のゲートは、第３ロウバスライン１１２によって制御される。

光子１１３がフォトダイオードに衝突することによって、フォトダイオードに電子電荷が発生する。電荷集積の完了後、ＦＤノード１０３はリセットされ、フォトダイオードからの全ての電荷は、ＦＤノード１０３上に伝送される。これは、ＦＤノードの電圧を最初のリセットレベルから新しい信号レベルに変化させるのである。次に、ＦＤノード上のリセットレベルと信号レベルは、何れもＳＦトランジスタ１０４によって感知され、両レベルは、出力カラムバス１０７上に伝送され、また、削除及び追加処理のために、カラム信号処理回路にも伝送される。信号レベルからのリセットレベルの削除は、相関二重サンプリングと呼ばれ、これは、信号からｋＴＣノイズ及びトランジスタ臨界値の不均一性を除去する。これは、４Ｔピクセル回路の主要効果の１つである。

しかし、４Ｔは、重要なアクティブピクセル面積を多く占め、動作のために３つの第１〜第３ロウ制御ライン１１０，１１１，１１２を要求する。これが本回路の短所であり、これは、時々、複数のフォトダイオードと回路とを共有することによって補償される。しかし、回路の共有もやはり短所となる。このような回路において、ＦＤノードのキャパシタンスは増加し、ピクセル感度を減少させ、また、相互接続ラインも重要なピクセル面積を占める。このような概念の異なる短所は、やや非対称のレイアウト及び電気的機能であり、これは結果的に、非対称の光学的及び電気的なクロストーク問題をもたらす。したがって、ピンフォトダイオードを用いた電荷伝送概念を維持し、ピクセルにおけるトランジスタの数を減少させ、ピクセルの対称性を維持することが好ましい。

そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、極めて小さなピクセルサイズ、及び１つのピクセルに２つのロウアドレッシングライン及び２つのカラムラインのみを有し、アドレッシングトランジスタを有しないピクセルを備えた実用的なＣＭＯＳイメージセンサ装置を提供することにある。

また、本発明の他の目的は、光感知のためにピンフォトダイオードを用い、ピクセルが３つのトランジスタのみを有し、いかなる回路の共有もなく、大きな電荷変換利得を有する小さなピクセルを生成することを許容し、完全なＣＤＳ動作を提供して、ｋＴＣノイズの除去を行い、かつ、ピンフォトダイオードからの完全な電荷伝送を達成する、ＣＭＯＳイメージセンサピクセルを提供することにある。

上記目的を達成するための本発明は、小さなピクセルサイズのＣＭＯＳイメージセンサを構成するために、異なる接近法で説明するが、これは、従来の困難性を克服し、従来の接近法よりも簡単でかつ実用的な解決法を提供する。本発明は、向上した電荷保持容量、増加した光開口部応答及び増加した感度を有する更に小さなピクセルを提供する。

また、本発明は、アドレッシングトランジスタをピクセルから除去し、電荷感知トランジスタ（ソースフォロワトランジスタ）を低ノイズのｐチャネルＭＯＳトランジスタに取り替えることによって、いかなる回路の共有もなく、２つのロウアドレッシングライン及び２つのカラムラインのみを有する。したがって、出力カラムライン（Ｖ_ｏｕｔライン）は、１つのカラムにおいて全てのピクセル感知トランジスタソースフォロワ拡散に対して共通する。

また、ピクセルからアドレッシングトランジスタを除去することによって、小さなピクセルサイズを達成するために回路を共有する必要がなく、その結果、ＦＤキャパシタンスが非常に小さくすることができ、ピクセル電荷変換利得の大きな増加を達成することができる。

本発明を従来技術と区別し、実際に設計可能な他の特徴は、やはりｐチャネル型ＭＯＳのリセットトランジスタである。これは、トランジスタ臨界値によるいかなる電圧損失も発生せずにピクセルＦＤノードのハードリセットを許容する。

最後に、本発明を従来技術と区別する重要な特徴は、ピクセルに３つのトランジスタのみ有させるにもかかわらず、完全なＣＤＳ動作を用いて、ピンフォトダイオードからの電荷伝送及びｋＴＣリセットノイズの完全な除去を行い、かつ、電荷を感知することができるという点である。

以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。

図２は、本発明に係るピクセルを簡略に示す回路図である。同図に示すように、ピンフォトダイオード２０１が電荷伝送トランジスタ２０２を介して電荷検出ノードであるＦＤノード２０３に結合されている。ＦＤノード２０３は、ｐチャネルＭＯＳトランジスタのリセットトランジスタ２０９によって基準制御信号Ｖ_ｒｆノード２０５にリセットされる。ＦＤノード上の電圧は、カラムバスラインである出力Ｖ_ｏｕｔライン２０７に接続されたソース及び基板に接続されたドレインを有するｐチャネルＭＯＳトランジスタのソースフォロワ（ＳＦ）トランジスタ２０４によって感知される。また、前記ソースフォロワ（ＳＦ）トランジスタ２０４のボディは、カラムバスラインである基準制御信号Ｖ_ｒｆライン２０８に接続されている。前記ＳＦトランジスタ２０４の臨界値は、該ＳＦトランジスタ２０４が空乏型になるように、チャネル領域２０６に適合した埋め込みによって変形する。特に、小サイズが要求される場合、このようなトランジスタが標準ｎチャネルトランジスタよりもノイズ性能面に優れているということがこの技術分野で公知となっているように、ｐチャネル型と空乏モードは、何れも低ノイズ動作に適するように前記ＳＦトランジスタを生成する。このピクセルを動作させるために、電荷伝送トランジスタ２０２のゲートは、ロウバスラインである伝送制御信号Ｖ_ｔｘライン２１１に接続され、リセットトランジスタ２０９のゲートは、ロウバスラインであるピクセルリセット制御信号Ｖ_ｒｘライン２１０に接続されている。このピクセルにアドレッシングトランジスタは存在しない。即ち、従来とは異なり、ｐチャネルＭＯＳトランジスタのソースフォロワ（ＳＦ）トランジスタ２０４から提供されるピクセル出力信号は、アドレッシングなしにピクセルの出力信号ライン２０７に伝達される。

図３は、理解の一助とするための、ピクセルの動作の一実施形態を簡略に示すタイミング図である。これは、リセット制御信号Ｖ_ｒｘ、基準制御信号Ｖ_ｒｆ及び伝送制御信号Ｖ_ｔｘのタイミングである。

同図に示すように、実線３０１は、選択されたピクセルリセット制御信号ライン２１０に供給されるＶ_ｒｘパルス波形を示している。Ｖ_ｒｘパルス電圧レベルが論理ハイレベルであれば、リセットトランジスタ２０９はターンオフされる。同図に点線３０２で示すように、選択されていないピクセルは、引き続き自体のリセットラインがバイアスされた論理ローレベルを有する。実線３０３で示すように、Ｖ_ｒｆバイアスは、Ｖ_ｒｘパルスが論理ハイレベルに変換されている間に、しばらくの間、例えば、０．５Ｖだけ低いレベル（例えば、２．８Ｖ対比２．３Ｖ）になる。結果的に、Ｖ_ｒｆパルスは、選択されたピクセルのＦＤノードバイアスが同じカラムに接続された全てのピクセルのＦＤノードのリセットよりも約０．５Ｖ低くなる。また、前記Ｖ_ｒｆパルスは、ただ１つの選択されたピクセルのＳＦトランジスタ２０４をターンオンさせる。このような動作は、アドレッシングトランジスタに対するいかなる要求もなく、電荷感知用ｐチャネルＭＯＳトランジスタ（即ち、図２の２０４）を用いることによって可能になる。ピクセルからのアドレッシングトランジスタの除去は、ピクセルの出力抵抗及びそれに伴う駆動能力を改善し、ピクセルの一時的なノイズを減少させ、ピクセルトランジスタの数を減少させ、最後に、ピクセルロウ制御ラインの数を減少させる。その他のピクセル動作は、標準と同様である。ピクセルの出力リセットレベルは、時間３０５でサンプリングされる。続いて、Ｖ_ｔｘパルス３０４によって、最後に、時間３０６でピクセル出力をサンプリングする。カラム処理回路は、ＣＤＳ信号の削除だけでなく、適合したピクセルバイアスの電流を提供し、また、信号処理機能を提供する。

図４は、より明確に説明するための、ＣＭＯＳセンサピクセルの可能なレイアウトの一実施形態を簡略に示す図である。アクティブ領域４０１は、ピンフォトダイオード４０８、伝送ゲート４０４及びｎ^＋フローティング拡散（ＦＤ）４０３を備える。他のアクティブ領域４０２は、リセットトランジスタゲート４０５及び信号感知トランジスタゲート４０６を備える。この領域は、下に埋め込まれたｎウェル（ｗｅｌｌ）（図示せず）を有する。ｎウェルとのコンタクトは、ｎ^＋領域４０７によって提供される。ｎウェル領域は、感知トランジスタｐ^＋ドレイン接続を基板に提供するために、点線４０９によって境界とする。２つの他の点線４１０は、各々ｎ領域４１１によって互いに分離された感知トランジスタとリセットトランジスタとに対するｐ^＋ソースドレイン境界を示す。局部的相互接続（以下、ＬＩＣとする）４１２は、リセットトランジスタのドレインをＦＤ及び感知トランジスタ４０６のゲートと接続させる。リセットトランジスタのソースは、ｎウェルｎ^＋領域４０７と共に、第１金属レベルを用いて形成される共通カラムバスラインＶ_ｒｆ４１３に接続される。感知トランジスタ４１４のソースも第１金属レベルによって形成される出力カラムバスラインＶ_ｏｕｔ４１５に接続される。伝送ゲートロウバスラインＶ_ｔｘ４１６は、同じロウに接続された全ての伝送ゲート４０４に信号を供給し、同様にロウバスラインＶ_ｒｘ４１７は、同じロウに接続された全てのリセットゲート４０５に信号を供給する。この２つのロウバスライン４１６，４１７は、第２金属レベルを用いて形成される。ＬＩＣを用いることによって、ピクセルにおいて２つの金属層のみを有することができ、これは、ピクセル上部構造の高さを減少させ、それによって、ピクセルの光学的特性を改善する。また、前記実施形態は、この技術分野で通常の知識を有する者が変形及び変更を行うことができる。前記ピクセルを標準ピクセルと区別する主な特徴は、ピクセルにおけるｎウェル領域、及び２つのｐチャネルＭＯＳトランジスタの存在である。このうちの１つは、電荷感知のためであり、もう１つは、ＦＤノードをリセットするためである。

もちろん、図５に示すように、前記ピクセルを回路共有の構成で配置することもできる。このような構成は、１つのフォトサイトに２つのロウバスラインを維持することを許容し、カラムバスラインの数をただ１つに減少させる。これは、極めて小さなピクセルを設計する場合、又は、ＬＩＣ相互接続技術が容易な場合に効果的である。このような共有構成において、各ピンフォトダイオード５０１，５０２は、対応する電荷伝送トランジスタ５０３，５０４を介して共通ＦＤノード５１３に接続されている。このノードは、リセットトランジスタ５０７によってロウバスライン５０８にリセットされる。感知トランジスタ５０６は、基板及び単一出力カラムバスライン５１２に接続されている。基準バイアス及びｎウェルは、ロウバスライン５０８によって提供される。ロウバスライン５１０，５１１は、各々電荷伝送トランジスタ５０３，５０４のゲートに電荷伝送パルス信号を供給する。その結果、１つのフォトダイオードに２つのロウバスラインのみが存在し、これは、より小さく、かつ、より効率的なピクセルレイアウトをもたらす。

本発明は、１つのピクセルに２つのロウアドレッシングラインと１つ又は２つのカラムラインのみを有し、アドレッシングトランジスタを有しないピクセルを備えた実用的かつ極めて小さなピクセルサイズのＣＭＯＳイメージセンサ装置を提供する。また、光感知のために、ピンフォトダイオードを用い、ピクセルに３つのトランジスタのみを有し、いかなる回路の共有もなく、大きな電荷変換利得を有する小さなピクセルを生成することを許容する。更に、完全なＣＤＳ動作を提供し、ｋＴＣノイズの除去を行い、かつ、ピンフォトダイオードからの完全な電荷伝送を達成するＣＭＯＳイメージセンサピクセルを提供する。

以上、ＰチャネルＭＯＳリセットトランジスタとＰチャネルＭｏｓ感知トランジスタ、及びピクセルに対し、２つのロウラインと１つ又は２つのカラムラインとを有する新たなＣＭＯＳイメージセンサピクセルの好ましい実施形態について説明し、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

光を感知するためのピンフォトダイオードを有する標準（従来）４Ｔ ＣＭＯＳイメージセンサピクセルを簡略に示す回路図である。 光を感知するためのピンフォトダイオードを有し、アドレッシングトランジスタを有しない新しい（本発明）３Ｔ ＣＭＯＳイメージセンサピクセルを簡略に示す回路図である。 図２に示したピクセルの動作の一実施形態を簡略に示すタイミング図である。 新しい３Ｔ ＣＭＯＳセンサピクセルの可能なレイアウトの一実施形態を簡略に示す図（図はスケーリングせず、例えば、ラインで概略的に示す金属相互接続層のような、構造の全ての物理的特徴を示してはいない。）である。 同じ回路を共有する２つのピクセルフォトダイオードを簡略に示し、出力のためのただ１つのカラムバスライン及びフォトサイトに対し、２つのロウアドレッシングラインを有するようにする回路図である。

符号の説明

２０１ ピンフォトダイオード
２０２ 電荷伝送トランジスタ
２０３ ＦＤノード
２０４ ソースフォロワ（ＳＦ）トランジスタ
２０５ 基準制御信号Ｖ_ｒｆノード
２０６ チャネル領域
２０７ 出力Ｖ_ｏｕｔライン
２０８ 基準制御信号Ｖ_ｒｆライン
２０９ リセットトランジスタ
２１０ リセット制御信号Ｖ_ｒｘライン
２１１ 伝送制御信号Ｖ_ｔｘライン

Claims (22)

1. ピンフォトダイオード（ｐｉｎｎｅｄ ｐｈｏｔｏｄｉｏｄｅ）と、
   伝送制御信号によって前記ピンフォトダイオードに集積された電荷を伝送するための伝送手段と、
   該伝送手段を介して電荷を受けるフローティング拡散と、
   リセット制御信号によって前記フローティング拡散をリセットする第１のｐ型ＭＯＳトランジスタと、
   前記フローティング拡散の電荷に応じてピクセル出力信号を提供するための第２のｐ型ＭＯＳトランジスタと
   を備えることを特徴とするＣＭＯＳイメージセンサピクセル。
2. 前記ピクセル出力信号が、
   アドレッシングなしにピクセル出力信号ラインに提供されることを特徴とする請求項１に記載のＣＭＯＳイメージセンサピクセル。
3. 前記第２のｐ型ＭＯＳトランジスタが、
   自体のボディに前記第１のｐ型ＭＯＳトランジスタのソースと共に基準バイアスを受けることを特徴とする請求項１に記載のＣＭＯＳイメージセンサピクセル。
4. 前記第１のｐ型ＭＯＳトランジスタが、前記リセット制御信号をゲートに受け、前記フローティング拡散にドレインが接続され、
   前記第２のｐ型ＭＯＳトランジスタが、前記フローティング拡散にゲートが接続され、ドレインに接地信号を受けて、ソース側に前記ピクセル出力信号を出力することを特徴とする請求項３に記載のＣＭＯＳイメージセンサピクセル。
5. 前記フローティング拡散をリセットさせるために、前記伝送制御信号がディセーブル状態であり、前記リセット制御信号が論理ローレベルから論理ハイレベルに遷移するとき、前記基準バイアスが所定の量だけ低くなるパルス信号として提供されることを特徴とする請求項４に記載のＣＭＯＳイメージセンサピクセル。
6. 前記伝送手段が、
   前記ピンフォトダイオードと前記フローティング拡散との間にチャネルを構成するための伝送ゲートを備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサピクセル。
7. 前記第２のｐ型ＭＯＳトランジスタが、
   空乏型であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサピクセル。
8. 複数のピンフォトダイオードと、
   伝送制御信号によって前記ピンフォトダイオードに集積された電荷を伝送するための複数の電荷伝送手段と、
   対応する前記電荷伝送手段を介して複数のピンフォトダイオードから電荷を受ける共通フローティング拡散と、
   リセット制御信号によって前記共通フローティング拡散をリセットする第１のｐ型ＭＯＳトランジスタと、
   前記共通フローティング拡散の電荷に応じてピクセル出力信号を提供するための第２のｐ型ＭＯＳトランジスタと
   を備えることを特徴とするＣＭＯＳイメージセンサピクセル。
9. 前記ピクセル出力信号が、
   アドレッシングなしにピクセル出力信号ラインに提供されることを特徴とする請求項８に記載のＣＭＯＳイメージセンサピクセル。
10. 前記第２のｐ型ＭＯＳトランジスタが、
    自体のボディに前記第１のｐ型ＭＯＳトランジスタのソースと共に基準バイアスを受けることを特徴とする請求項８に記載のＣＭＯＳイメージセンサピクセル。
11. 前記第１のｐ型ＭＯＳトランジスタが、前記リセット制御信号をゲートに受け、前記共通フローティング拡散にドレインが接続され、
    前記第２のｐ型ＭＯＳトランジスタが、前記共通フローティング拡散にゲートが接続され、ドレインに接地信号を受けて、ソース側に前記ピクセル出力信号を出力することを特徴とする請求項１０に記載のＣＭＯＳイメージセンサピクセル。
12. 前記共通フローティング拡散をリセットさせるために、前記伝送制御信号がディセーブル状態であり、前記リセット制御信号が論理ローレベルから論理ハイレベルに遷移するとき、前記基準バイアスが所定の量だけ低くなったパルス信号として提供されることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサピクセル。
13. 前記電荷伝送手段が、
    前記ピンフォトダイオードと前記共通フローティング拡散との間にチャネルを構成するための伝送ゲートを備えることを特徴とする請求項８に記載のＣＭＯＳイメージセンサピクセル。
14. 前記第２のｐ型ＭＯＳトランジスタが、
    空乏型であることを特徴とする請求項８に記載のＣＭＯＳイメージセンサピクセル。
15. 各々ソース及びボディを介して基準バイアスを受ける第１のｐ型ＭＯＳトランジスタ及び第２のｐ型ＭＯＳトランジスタを備えるカラム及びロウにアレイされたピクセルと、
    カラム別に備えられてピクセル出力信号を受ける第１のカラムバスラインと、
    カラム別に備えられて前記基準バイアスを提供するための第２のカラムバスラインと、
    ロウ別に備えられて前記リセット制御信号を提供するための第１のロウバスラインと、
    ロウ別に備えられて前記伝送制御信号を提供するための第２のロウバスラインと
    を備えることを特徴とするＣＭＯＳイメージセンサピクセルアレイ。
16. 前記各々のピクセルが、
    ピンフォトダイオードと、
    前記伝送制御信号によって前記ピンフォトダイオードに集積された電荷を伝送するための電荷伝送手段と、
    該電荷伝送手段を介して電荷を受けるフローティング拡散と
    を更に備えることを特徴とする請求項１５に記載のＣＭＯＳイメージセンサピクセル。
17. 前記第１のｐ型ＭＯＳトランジスタが、前記リセット制御信号をゲートに受け、前記フローティング拡散にドレインが接続され、
    前記第２のｐ型ＭＯＳトランジスタが、前記フローティング拡散にゲートが接続され、ドレインに接地信号を受けて、ソース側に前記ピクセル出力信号を出力することを特徴とする請求項１６に記載のＣＭＯＳイメージセンサピクセル。
18. 前記リセット制御信号が論理ローレベルから論理ハイレベルに遷移する間、前記基準バイアスが所定の量だけ低くなったパルス信号として提供され、
    選択されたピクセルの前記フローティング拡散が、同じカラム上の他のピクセルに比べて低い電圧にリセットされることを特徴とする請求項１５に記載のＣＭＯＳイメージセンサピクセルアレイ。
19. 各々ソース及びボディを介して基準バイアスを受ける第１のｐ型ＭＯＳトランジスタ及び第２のｐ型ＭＯＳトランジスタを備えるカラム及びロウにアレイされたピクセルと、
    カラム別に備えられて前記ピクセル出力信号を受けるカラムバスラインと、
    ロウ別に備えられて前記基準バイアスを提供するための第１のロウバスラインと、
    ロウ別に備えられて前記リセット制御信号を提供するための第２のロウバスラインと、
    ロウ別に複数備えられ、前記複数のフォトダイオードに対応し、前記伝送制御信号を提供するための第３のロウバスラインと
    を備えることを特徴とするＣＭＯＳイメージセンサピクセルアレイ。
20. 前記各々のピクセルが、
    複数のピンフォトダイオードと、
    前記伝送制御信号によって該ピンフォトダイオードに集積された電荷を伝送するための複数の電荷伝送手段と、
    該電荷伝送手段を介して電荷を受ける共通フローティング拡散と
    を更に備えることを特徴とする請求項１９に記載のＣＭＯＳイメージセンサピクセル。
21. 前記第１のｐ型ＭＯＳトランジスタが、前記リセット制御信号をゲートに受け、前記共通フローティング拡散にドレインが接続され、
    前記第２のｐ型ＭＯＳトランジスタが、前記フローティング拡散にゲートが接続され、ドレインに接地信号を受けて、ソース側に前記ピクセル出力信号を出力することを特徴とする請求項２０に記載のＣＭＯＳイメージセンサピクセル。
22. 前記リセット制御信号が論理ローレベルから論理ハイレベルに遷移する間、前記基準バイアスが所定の量だけ低くなったパルス信号として提供され、
    選択されたピクセルの前記共通フローティング拡散が、同じカラム上の他のピクセルに比べて低い電圧にリセットされることを特徴とする請求項１９に記載のＣＭＯＳイメージセンサピクセルアレイ。

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