JPH08186257A - 電界効果型トランジスタおよびその製造方法 - Google Patents
電界効果型トランジスタおよびその製造方法Info
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- JPH08186257A JPH08186257A JP6295A JP6295A JPH08186257A JP H08186257 A JPH08186257 A JP H08186257A JP 6295 A JP6295 A JP 6295A JP 6295 A JP6295 A JP 6295A JP H08186257 A JPH08186257 A JP H08186257A
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Abstract
高濃度による低抵抗化と、浅い接合の形成を両立させ
る。 【構成】 拡散層をチャネル側に浅く延長するエクステ
ンション構造を有する電界効果型トランジスタにおい
て、エクステンション領域10は、選択的にゲルマニウ
ムもしくはゲルマニウムとシリコンの混晶により形成さ
れる。エクステンション領域10は、ソース・ドレイン
拡散層6の形成後に形成される。ソース・ドレイン拡散
層6は、エクステンション領域10の外側のシリコン基
板1上に通常のプロセスで形成される。
Description
浅く延長するエクステンション構造を有する電界効果型
トランジスタおよびその製造方法に関する。
かって、基板表面に接して、かつソース・ドレインより
も浅い領域に、高濃度不純物領域が延長される構造、す
なわちエクステンション構造を持つ電界効果型トランジ
スタが、タウアらによって、1992年アイ・イー・デ
ィー・エム・テクニカルダイジェスト、901ページ
(Y.Taur,et.al.,1992 IEDM
Tech.Dig.p.901)に報告されている。そ
の構造を図30に示す。これは、MOSFETの特性劣
化を引き起こす短チャネル効果の抑制に有効な拡散層の
薄層化を、高濃度のほう素を導入したエクステンション
領域103で実現するとともに、拡散層の寄生抵抗低
減、コンタクト形成およびシリサイド化プロセスに必要
な拡散層深さを、エクステンション領域103の外側
(チャネルと反対方向)に位置する、通常のp+ 拡散層
102において実現するものである。
構造を、シャヒーディらが1993年ブイ・エル・エス
・アイ・シンポジウム・オン・テクノロジー、27ペー
ジ(G.G.Shahidi,et,al.,1993
VLSI Symp.onTech.p.27)に報告
している。その構造を図31に示す。タウアらの例と同
じく、n+ 拡散層112からチャネル側に薄いエクステ
ンション領域113が延びる構造を持つ。なお、この例
は、エクステンション領域113の下に、p型不純物領
域120を持つ。
浅い接合を得るために、ソース・ドレインをほう素を高
濃度にドープしたシリコン・ゲルマニウム混晶をエピタ
キシャル成長させることで形成したFETを、ゴトウら
が1994年エクステンド・アブストラクト・オブ・1
994インターナショナルコンファレンス・オン・ソリ
ッドステートデバイシーズ・アンド・マテリアル、99
9ページ(K.Goto,et,al.,Ext.Ab
s.1994 SSDM,p.999)に報告してい
る。その構造を図32に示す。図中、132がエピタキ
シャル・シリコン・ゲルマニウム層である。
を抑制するために、ソースにゲルマニウムを用いる方法
を、例えば松下が特願平3−106665号明細書(特
開平4−313242号公報)に示している。その構造
を図33に示す。ここでLDD領域143、チャネル領
域144はシリコンであるが、ソース領域142はゲル
マニウムである。
果の抑制のために、エクステンション部を薄層化する
と、エクステンション部における寄生抵抗が増加する。
エクステンション部の不純物濃度を上げれば、寄生抵抗
を低減させることができる。しかし、イオン注入により
エクステンション部を形成する場合、不純物濃度を増す
ことは、イオン注入時もしくは注入したイオンの活性化
のための熱処理時に、基板方法への不純物の広がりを増
すため、エクステンション部の薄層化と低抵抗化を両立
させることができる。
る、ソース・ドレイン拡散層の形成に伴う熱処理によっ
て、エクステンション部の不純物が基板側に広がり、エ
クステンション部の厚さが増す。
るために、拡散層をチャネル側に浅く延長するエクステ
ンション構造において、不純物の高濃度による低抵抗化
と、浅い接合の形成を両立させる電界効果型トランジス
タおよびその製造方法を提供することにある。
イン高濃度不純物層からチャネル側へ向かって、基板表
面に接して、かつソース・ドレインよりも浅い領域に、
高濃度不純物層が延長されるエクステンション構造を持
つ電界効果型トランジスタにおいて、延長された高濃度
不純物層であるソース・ドレインエクステンションが、
ゲルマニウムにより形成されるか、もしくはシリコンと
ゲルマニウムの混晶により形成されることを特徴として
いる。
ンジスタの製造方法において、高濃度不純物を含んだゲ
ルマニウム層、または高濃度不純物を含んだシリコンと
ゲルマニウムの混晶をエピタキシャル成長させることに
よりソース・ドレインエクステンションを形成すること
を特徴としており、基板表面にゲルマニウム層もしくは
シリコンとゲルマニウムの混晶層をエピタキシャル成長
させた後、エピタキシャル層に高濃度不純物を導入する
ことによりソース・ドレインエクステンションを形成す
ることを特徴としている。
製造方法は、ソース・ドレイン高濃度不純物層からチャ
ネル側へ向かって、基板表面に接して、かつソース・ド
レインよりも浅い領域に、高濃度不純物層が延長される
エクステンション構造を、高濃度不純物を含んだシリコ
ンをエピタキシャル成長させることにより形成すること
を特徴としている。
製造方法は、ソース・ドレイン領域を形成したのちに、
ソース・ドレイン高濃度不純物層に接するチャネル側の
領域に設けた、基板を被覆する材料の開口部を通して、
イオン注入、熱拡散、不純物を導入したエピタキシャル
成長もしくはプラズマドーピングにより、基板表面に接
した浅い高濃度不純物層であるソース・ドレインエクス
テンションを形成することを特徴としている。
製造方法は、ゲート電極の側面に接してスペーサを形成
したのち、これらの外側にソース・ドレイン領域を形成
し、続いてスペーサを除去して拡散層とゲート電極の中
間の位置に、ソース・ドレイン領域よりも接合の浅い高
濃度不純物層であるソース・ドレインエクステンション
を形成することを特徴としている。
形成し、エクステンション部にのみ選択的にゲルマニウ
ム層もしくはシリコンとゲルマニウムの混晶層を用いて
いる。
はシリコン・ゲルマニウム混晶は、シリコン基板上への
不純物拡散が起きない500度ないし600度の低温で
エピタキシャル成長させることが可能である。これは、
例えばゴトウらにより1994年エクステンド・アブス
トラクト・オブ・1994インターナショナルコンファ
レンス・オン・ソリッドステートデバイシーズ・アンド
・マテリアル、999ページ(K.Goto et.a
l.,Ext.Abs.1994 SSDM,p.99
9)に報告されている。本発明では、エクステンション
部を、ゲルマニウムもしくはシリコン・ゲルマニウム混
晶のエピタキシャル成長により形成することによって、
シリコン基板への不純物拡散を抑制しながら、高濃度の
エクステンション領域を形成している。これにより、エ
クステンション部の濃度を上げても、シリコン基板中へ
の不純物の広がりが増加せず、従来のエクステンション
構造が持つ問題点を解決することができる。また、ソー
ス・ドレイン拡散層は、エクステンション領域の外側の
シリコン基板上に形成される通常の構造を持つため、拡
散層のシリサイド化、拡散層へのコンタクト形成に従来
の技術を使うことができる。
にゲルマニウムもしくはシリコン・ゲルマニウム混晶を
用いることによりもたらされる効果である。
マニウムもしくはゲルマニウムとシリコンの混晶をエピ
タキシャル成長したのち、エピタキシャル層に不純物を
イオン注入し、熱処理を行うことにより形成することが
できる。ゲルマニウムは、300度ないし700度の熱
処理により再結晶化が可能であり、シリコンに対して必
要とされる800度ないし900度の温度よりも低く、
また拡散層があらかじめシリサイド化されていても、こ
れに与える影響が小さい。したがって、本発明の構造
は、シリコン基板上に拡散層を形成する場合に比べて低
温で形成することができるため、イオン注入後の再結晶
化のための熱処理に起因するシリコン基板中への不純物
拡散を抑制することができ、浅い接合を得ることができ
る。
をあらかじめ、ゲート電極から離れた位置に形成し、そ
の後ソース・ドレイン拡散層とゲート電極の中間に位置
する領域に、エクステンション領域を設けている。これ
により、ゲート・ドレイン拡散層を形成するための熱処
理がエクステンション領域の不純物分布を広げることを
防ぐことができる。
を、不純物を導入したシリコンのエピタキシャル成長に
より形成している。これにより、急峻な不純物プロファ
イルを形成し、高濃度で浅いエクステンション領域を形
成することができる。
板浮遊効果の解消にも有効である。SOIMOSFET
においては、衝突電離によって発生したキャリアが基板
に流れ込まないため、SOI層中の少数キャリア濃度が
増し、電位を変動させ、特性を変化させてしまう。発生
したキャリアは、ソースへの拡散もしくはソース接合に
おける再結合により図27のごとく消滅するが、ソース
電極にシリコンよりもバンドギャップの狭いゲルマニウ
ムまたはゲルマニウムとシリコンの混晶を用いることに
より、キャリアの拡散に対する電位障壁を低下させ、拡
散を増すことができる。また、ソース接合に隣接する領
域にシリコンよりもバンドギャップの狭いゲルマニウム
またはゲルマニウムとシリコンの混晶を用いることによ
り、キャリアの濃度積を増加させ、再結合を増すことが
できる(図28)。また、図29のように接合を急峻に
変化させた場合には、接合部のバンドの不連続でキャリ
ア濃度が増加するが、混晶比を滑らかに変化させると、
図29のように、正孔が蓄積する領域を除去することが
できる。これらの効果により、正孔の蓄積を防ぎ、基板
浮遊効果を低減することができる。
て説明する。
造工程を示す模式的構造図である。シリコン基板1にリ
ンを30keVで2×1017cm-2イオン注入し、85
0度で10分の熱処理を行い、イオン注入したリンを活
性化させる。シリコン基板1の表面を熱酸化し、70オ
ングストローム(以下、オングストロームをAとする)
のゲート酸化膜2を形成する。CVD法によりポリシリ
コン3を2000A堆積し、ポリシリコン3中にほう素
を15keVで2×1015cm-2イオン注入し、800
度で10分熱処理を行う。次に、ポリシリコン3上に1
000Aの第1のCVD酸化膜4を堆積する。フォトリ
ソグラフィおよびRIEによりポリシリコン3と第1の
CVD酸化膜4を幅0.2μmにパターニングし、ゲー
ト電極を形成する(図1)。次に、LPCVD法により
第2のCVD酸化膜5を1500A堆積し、RIEによ
りこれをエッチバックし、ゲート電極に側壁を形成す
る。ゲート電極とその側壁をマスクにほう素を20ke
Vで3×1015cm-2イオン注入したのち、800度で
10分熱処理し、ほう素を活性化し、ソース・ドレイン
拡散層6を形成する(図2)。
7を3000A堆積し、ゲート電極、側壁、およびソー
ス・ドレイン拡散層6を覆う。次に、フォトリソグラフ
ィにより、拡散層のある位置にフォトレジスト8のパタ
ーンを設ける(図3)。このとき、レジストの端はソー
ス・ドレイン拡散層6の端部と同じ位置か、もしくはそ
れより外側に位置するようにする。次に、RIEにより
第2のCVD酸化膜5と第3のCVD酸化膜7をポリシ
リコン3に対して選択的にエッチングして除去する。こ
の時、フォトレジスト8とポリシリコン3がエッチング
に対するマスクとなるため、拡散層とゲート電極の中間
部だけにおいて、シリコン基板1の表面が露出する。次
に、フォトレジスト8を除去したのち、HTO法により
150AのHTO酸化膜9を堆積し、RIEによりエッ
チバックを行い、側壁を形成する(図4)。次に、シリ
コン基板1をRIEにより300Aエッチングし(図
5)、エッチングした領域にGeH4 、B2 H6 を用い
てCVD法により、ほう素をドープしたGeを選択的に
エピタキシャル成長させて、エクステンション領域10
を形成する(図6)。なお、ここでGeに代えてSiと
Geの混晶を用いてもよい。また、nチャネルFETの
場合には、ほう素に代えてひ素、リン、アンチモン等を
エクステンション領域にドープする。
化膜9の側壁を設けた後に、シリコン基板1を等方的に
エッチングした例である。等方的なエッチングは、塩素
またはCF4 ガスを用いた気相反応、またはふっ酸、硝
酸および酢酸の混合物を用いたウエットエッチング等に
より行う。また、水酸化ナトリウム、ヒドラジン等のア
ルカリ性水溶液によるウエットエッチングでもよい。
ゲート電極の下部まで回り込む(図8)。
域11を設けた例である。ここで、LDD領域11は、
ゲート電極のパターニング後にほう素を15keVで2
×1017cm-2イオン注入することにより設ける。
テンション領域10にエピタキシャルシリコン12を用
いた例である。
て、RIEにより第2のCVD酸化膜5と第3のCVD
酸化膜7をポリシリコン3に対して選択的にエッチング
して除去したのち(図11)、CVD法によりボロンガ
ラス13を1000A堆積し(図12)、1000度1
5秒のランプアニールを行い、エクステンション領域1
0を形成した例である(図13)。また、エクステンシ
ョン領域10の形成にはイオン注入、プラズマドーピン
グ等を用いてもよい。
をドーピングしたゲルマニウムに代えて、不純物をドー
プしないゲルマニウムを成長させ、続いて15keVで
ほう素を5×1013cm-3イオン注入し、700度で5
分熱処理した例である。あるいは、ボロンガラスをCV
D法もしくはスピン塗布法により堆積し、700度で5
分熱処理する。
を示す模式的構造図である。シリコン基板21の表面に
ほう素を4×1017cm-2、20keVおよび1×10
18cm-2、180keVでイオン注入する。800度1
0分の熱処理を経た後、シリコン基板21の表面を70
A熱酸化し、ゲート酸化膜22を形成する。CVD法に
よりポリシリコン23を2000A堆積し、これにリン
を熱拡散する。フォトリソグラフィおよびRIEにより
ポリシリコン23を幅0.3μmにパターニングし、ゲ
ート電極を形成する。リンを30keVで3×1017c
m-2イオン注入し、800度5分の熱処理を行い、LD
D領域25を形成する。HTO法により150AのHT
O酸化膜24を堆積し、RIEによりエッチバックを行
い、側壁を形成する(図15)。このエッチバック時
に、関係する素子以外の領域すなわち、素子分離領域、
pチャネルFETなどは、フォトレジストにより保護す
る。次に、シリコン基板21を塩素により気相で300
Aエッチングする。この時、第1の実施例と同じく、R
IEにより異方性のエッチング、もしくは他の等方性の
エッチングを用いてもよい(図16)。
ばSi4 Cl2 H2 、PH5 を用いてCVD法により、
リンをドープしたSiを選択的に400Aエピタキシャ
ル成長させて、エクステンション領域26を形成する
(図17)。
を1000A堆積し、RIEによりエッチバックを行
い、ゲート電極に側壁を形成する。次に、70keVで
ひ素を5×1017cm-2イオン注入し、850度で10
分熱処理して拡散層28を形成する(図18)。
を示す模式的構造図である。シリコン基板41上に40
00Aの埋め込み酸化膜42を挟んで1200Aのシリ
コン層43があるSOI基板に、ほう素を30keVで
3×1017cm-2イオン注入し、850度で10分の熱
処理を行い、イオン注入したほう素を活性化させる。シ
リコン層43の表面を熱酸化し、100Aのゲート酸化
膜44を形成する。CVD法によりポリシリコン45を
2000A堆積し、ポリシリコン中に高濃度のリンを拡
散させる。次に、ポリシリコン45上に厚さ1500A
の第一のCVD酸化膜46を堆積する。フォトリソグラ
フィおよびRIEによりポリシリコン45と第1のCV
D酸化膜46を幅0.2μmにパターニングし、ゲート
電極を形成する。次に、LPCVD法により第2のCV
D酸化膜47を1000A堆積し、RIEによりこれを
エッチバックし、ゲート電極に側壁を形成する。ゲート
電極とその側壁をマスクにひ素を70keVで3×10
15cm-2イオン注入したのち、800度で10分熱処理
し、ひ素を活性化し、ソース・ドレイン拡散層48を形
成する。
49を3000A堆積し、ゲート電極、側壁、およびソ
ース・ドレイン拡散層を覆う。次に、フォトリソグラフ
ィにより、拡散層のある位置にフォトレジスト50のパ
ターンを設ける。このとき、レジストの端は、ソース・
ドレイン拡散層48の端部から外側に0.5μm離す
(図19)。次に、RIEにより第2のCVD酸化膜4
7と第3のCVD酸化膜49をポリシリコン45に対し
て選択的にエッチングして除去する。この時、フォトレ
ジスト50とポリシリコン45がエッチングに対するマ
スクとなる。次に、フォトレジスト7を除去したのち、
HTO法により150AのHTO酸化膜51を堆積し、
RIEによりエッチバックを行い、側壁を形成する。次
に、シリコン層43を塩素ガスにより600A等方的に
エッチングする(図20)。
ウムの混晶を400A、不純物をドープせずに、成長と
共に徐々にゲルマニウムの割合を増しながらエピタキシ
ャル成長させ、混晶領域52を形成する。次に、ゲルマ
ニウムに高濃度のひ素をドープしながら200A成長さ
せ、エクステンション領域53を形成する。ゲート電極
とエクステンション領域53の拡散層48と重ならない
部分を覆うようにレジストパターン54を設ける。そし
て、リンを20keVで1×1015cm-2イオン注入し
(図21)、700度で10分の熱処理を行い、高濃度
不純物が導入された拡散層との接続部55を形成する
(図22)。また、混晶領域52をゲルマニウムに置き
換えてもよい。また、混晶の割合を急峻に変化させても
よい。
エピタキシャル成長後に、イオン注入、固相拡散、プラ
ズマドーピングなどを用いて行ってもよい。
サイド化をエクステンション部の形成以前もしくは形成
後に行ってもよい。
発明を実施した第4の実施例を示す模式的構造図であ
る。シリコン基板61上に厚さ4000Aの埋め込み酸
化膜62を挟み、厚さ1000AのSOI層69を有す
るSOI基板において、厚さ100Aのゲート酸化膜6
7を挟んでn型ポリシリコン68によるゲート電極を形
成する。SOI層69の下部には、ほう素を1×1018
cm-3導入したp型領域66を設ける。p型領域の上部
では、ほう素の濃度は2×1017cm-3とする。ゲート
電極から離れた位置にn+ 型の拡散層63を設ける。拡
散層63とゲートとの中間に厚さ500Aのn+ 型ゲル
マニウム・シリコン混晶によるエクステンション領域6
4を設ける。混晶の割合は1対1とする。エクステンシ
ョン領域64の端から、チャネル側にシリコンとゲルマ
ニウムの混晶比を1対0から1対1に連続的に変化させ
た幅500Aの傾斜接合領域65を設ける。傾斜接合領
域には、ほう素を2×1017cm-3導入する。
示す模式的構造図である。シリコン基板71の表面にほ
う素を4×1017cm-2、20keVでイオン注入す
る。850度10分の熱処理を経た後、シリコン基板7
1の表面を70A熱酸化し、ゲート酸化膜72を形成す
る。CVD法によりポリシリコン73を2000A堆積
し、これにリンを熱拡散する。次に、CVD法により、
CVD酸化膜74を3000A堆積し、RIEによりエ
ッチバックを行い、ゲート電極に側壁を形成する。次
に、70keVでひ素を5×1017cm-2イオン注入
し、850度で10分熱処理して拡散層75を形成する
(図24)。次に、RIEで酸化膜74を除去し、HT
O酸化膜76を100A堆積し、RIEによりこれをエ
ッチバックして側壁を形成し、シリコン基板71を20
0A、RIEまたは塩素等の気相エッチング等により除
去し、n型ゲルマニウムを200Aエピタキシャル成長
させ、エクステンション領域77を形成する(図2
5)。
たり、拡散層75上のゲルマニウム層77を除去しても
よい。
キシャル成長を用いずに、イオン注入、固相拡散、プラ
ズマドーピング等を用いて形成してもよい。この場合、
HTO酸化膜76は必要ない。
100A堆積し(図26)、酸化膜74をウエットエッ
チングにより除去してもよい。この場合、HTO酸化膜
76は形成しない。
マニウムもしくはシリコン・ゲルマニウム混晶のエピタ
キシャル成長により形成することによって、シリコン基
板への不純物拡散を抑制しながら、高濃度のエクステン
ション領域を形成することができる。これにより、エク
ステンション部の低抵抗化のために不純物濃度を上げて
も、シリコン基板中への不純物の広がりが増加しない。
また、ソース・ドレイン拡散層は、エクステンション領
域の外側のシリコン基板上に形成される通常の構造を持
つため、拡散層のシリサイド化、拡散層へのコンタクト
形成に従来の技術を使うことができる。
ニウムもしくはゲルマニウムとシリコンの混晶をエピタ
キシャル成長したのち、エピタキシャル層に不純物をイ
オン注入し、熱処理を行うことにより形成する。ゲルマ
ニウムは300度ないし700度の熱処理により再結晶
化が可能であり、シリコンに対して必要とされる800
度ないし900度の温度よりも低く、シリコン基板上に
拡散層を形成する場合に比べて低温で形成することがで
きるため、イオン注入後の再結晶化のための熱処理に起
因するシリコン基板中への不純物拡散を抑制することが
でき、浅い接合を得ることができる。
をあらかじめ、ゲート電極から離れた位置に形成し、そ
の後ソース・ドレイン拡散層とゲート電極の中間に位置
する領域に、エクステンション領域を設ける。これによ
り、ソース・ドレイン拡散層を形成するための熱処理
が、エクステンション領域の不純物分布を広げることを
防ぐことができる。
を、不純物を導入したシリコンのエピタキシャル成長に
より形成する。これにより、急峻な不純物プロファイル
を形成し、高濃度で浅いエクステンション領域を形成す
ることができる。
した場合、エクステンション領域はゲート電極の下まで
延びるために、ゲート電極下部に形成されるチャネル
と、エクステンション領域との間に、エクステンション
領域からシリコン基板への不純物拡散が極めて小さい場
合に形成される、オフセット領域に起因する寄生抵抗を
除去することができる。
板浮遊効果の解消にも有効である。
る。
る。
る。
る。
る。
る。
る。
る。
る。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
ある。
の効果を説明する図である。
の効果を説明する図である。
の効果を説明する図である。
シリコン基板 2,22,44,67,72,107,117 ゲート
酸化膜 3,23,45,68,73,106,116,13
4,147 ポリシリコン 4,5,7,27,46,47,49,74,105,
115 CVD酸化膜 6 ソース・ドレイン拡散層 8,50 フォトレジスト 9,24,51,76 HTO酸化膜 10,26,53,64,77,103,113 エク
ステンション領域 11,25,143 LDD領域 12 エピタキシャルシリコン 13 ボロンガラス 28,48,63,75 拡散層 42,62,118,141 埋め込み酸化膜 43 シリコン層 52 混晶領域 54 レジストパターン 55 拡散層との接続部 65 傾斜接合領域 66 p型領域 69,119 SOI層 102 p+ 拡散層 104,114 チタンシリサイド 112 n+ 拡散層 120 p型不純物領域 132 エピタキシャル・シリコン・ゲルマニウム層 133,146 酸化膜 142 ソース領域 144 チャネル領域 145 ドレイン領域
Claims (6)
- 【請求項1】ソース・ドレイン高濃度不純物層からチャ
ネル側へ向かって、基板表面に接して、かつソース・ド
レインよりも浅い領域に、高濃度不純物層が延長される
エクステンション構造を持つ電界効果型トランジスタに
おいて、 延長された高濃度不純物層であるソース・ドレインエク
ステンションが、ゲルマニウムにより形成されるか、も
しくはシリコンとゲルマニウムの混晶により形成される
ことを特徴とする電界効果型トランジスタ。 - 【請求項2】請求項1記載の電界効果型トランジスタの
製造方法であって、高濃度不純物を含んだゲルマニウム
層、または高濃度不純物を含んだシリコンとゲルマニウ
ムの混晶をエピタキシャル成長させることによりソース
・ドレインエクステンションを形成することを特徴とす
る電界効果型トランジスタの製造方法。 - 【請求項3】請求項1記載の電界効果型トランジスタの
製造方法であって、基板表面にゲルマニウム層もしくは
シリコンとゲルマニウムの混晶層をエピタキシャル成長
させた後、エピタキシャル層に高濃度不純物を導入する
ことによりソース・ドレインエクステンションを形成す
ることを特徴とする電界効果型トランジスタの製造方
法。 - 【請求項4】ソース・ドレイン高濃度不純物層からチャ
ネル側へ向かって、基板表面に接して、かつソース・ド
レインよりも浅い領域に、高濃度不純物層が延長される
エクステンション構造を、高濃度不純物を含んだシリコ
ンをエピタキシャル成長させることにより形成すること
を特徴とする電界効果型トランジスタの製造方法。 - 【請求項5】ソース・ドレイン領域を形成したのちに、
ソース・ドレイン高濃度不純物層に接するチャネル側の
領域に設けた、基板を被覆する材料の開口部を通して、
イオン注入、熱拡散、不純物を導入したエピタキシャル
成長もしくはプラズマドーピングにより、基板表面に接
した浅い高濃度不純物層であるソース・ドレインエクス
テンションを形成することを特徴とする電界効果型トラ
ンジスタの製造方法。 - 【請求項6】ゲート電極の側面に接してスペーサを形成
したのち、これらの外側にソース・ドレイン領域を形成
し、続いてスペーサを除去して拡散層とゲート電極の中
間の位置に、ソース・ドレイン領域よりも接合の浅い高
濃度不純物層であるソース・ドレインエクステンション
を形成することを特徴とする電界効果型トランジスタの
製造方法。
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Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001053271A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 電界効果半導体装置 |
US6335252B1 (en) | 1999-12-06 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufacturing method |
WO2005119788A1 (ja) * | 2004-06-01 | 2005-12-15 | Yamanashi Tlo Co., Ltd. | 電界効果トランジスタおよびその製造方法 |
JP2006060222A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | トランジスタ及びこれの製造方法 |
JP2006332337A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2008016523A (ja) * | 2006-07-04 | 2008-01-24 | Sony Corp | 半導体装置およびその製造方法 |
JP2008533695A (ja) * | 2005-01-04 | 2008-08-21 | インテル・コーポレーション | Cvdエッチングおよび堆積シーケンスにより形成されるcmosトランジスタ接合領域 |
USRE49803E1 (en) | 2006-04-26 | 2024-01-16 | Sony Group Corporation | Method of manufacturing semiconductor device, and semiconductor device |
WO2024053401A1 (ja) * | 2022-09-06 | 2024-03-14 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置、電子機器及び光検出装置の製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61220372A (ja) * | 1985-03-26 | 1986-09-30 | Toshiba Corp | 半導体装置の製造方法 |
JPH0645350A (ja) * | 1992-05-29 | 1994-02-18 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
-
1995
- 1995-01-04 JP JP7000062A patent/JP2964895B2/ja not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61220372A (ja) * | 1985-03-26 | 1986-09-30 | Toshiba Corp | 半導体装置の製造方法 |
JPH0645350A (ja) * | 1992-05-29 | 1994-02-18 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001053271A (ja) * | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | 電界効果半導体装置 |
US6335252B1 (en) | 1999-12-06 | 2002-01-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device manufacturing method |
WO2005119788A1 (ja) * | 2004-06-01 | 2005-12-15 | Yamanashi Tlo Co., Ltd. | 電界効果トランジスタおよびその製造方法 |
JPWO2005119788A1 (ja) * | 2004-06-01 | 2008-04-03 | 株式会社山梨ティー・エル・オー | 電界効果トランジスタおよびその製造方法 |
JP2006060222A (ja) * | 2004-08-20 | 2006-03-02 | Samsung Electronics Co Ltd | トランジスタ及びこれの製造方法 |
JP2008533695A (ja) * | 2005-01-04 | 2008-08-21 | インテル・コーポレーション | Cvdエッチングおよび堆積シーケンスにより形成されるcmosトランジスタ接合領域 |
JP2012199557A (ja) * | 2005-01-04 | 2012-10-18 | Intel Corp | Cvdエッチングおよび堆積シーケンスにより形成されるcmosトランジスタ接合領域 |
JP2006332337A (ja) * | 2005-05-26 | 2006-12-07 | Toshiba Corp | 半導体装置及びその製造方法 |
US7372099B2 (en) | 2005-05-26 | 2008-05-13 | Kabushiki Kaisha Toshiba | Semiconductor device and its manufacturing method |
USRE49803E1 (en) | 2006-04-26 | 2024-01-16 | Sony Group Corporation | Method of manufacturing semiconductor device, and semiconductor device |
JP2008016523A (ja) * | 2006-07-04 | 2008-01-24 | Sony Corp | 半導体装置およびその製造方法 |
WO2024053401A1 (ja) * | 2022-09-06 | 2024-03-14 | ソニーセミコンダクタソリューションズ株式会社 | 光検出装置、電子機器及び光検出装置の製造方法 |
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Publication number | Publication date |
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