JPS62286281A

JPS62286281A - 半導体装置とその製造方法

Info

Publication number: JPS62286281A
Application number: JP12916586A
Authority: JP
Inventors: Naoko Takenouchi; 竹之内　直子; Katsuhiko Hieda; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-06-05
Filing date: 1986-06-05
Publication date: 1987-12-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】３、発明の詳細な説明〔発明の目的〕（産業上の利用分野）本発明はＭＯＳＦＥＴを集積形成してなる半導体装置と
その製造方法Ｉこ係わるもので、特にソース・ドレイン
間の基板表面を流れるパンチスルーの抑制に効果のある
ような半導体装置とその製造方法に関する。

（従来の技術）集積回路の高密度化に伴い、微細加工技術の進歩により
、実効チャネル長が１μｍ以下のＭＯＳＦＥＴも作られ
るようにな、できた。Ｍ０８ＦＥＴが微細化されると種
々の問題が生じる。例えば短チヤネル効果により特性が
不安定となり、またソース・ドレイン間でパンチスルー
を生じ易く、耐圧が悪くなる。またドレイン近傍のピン
チオフ領域での衝突電離により基板電流が流れてソース
接合が屓バイアスになり、ソースから注入されたキャリ
アにより更に衝突電離が促されるというフィード・バッ
クがかかって、ソース・ドレイン間がブレイクダウンす
るという現象も生じる。更に０ＭＯ８の場合であれば、
寄生バイポーラφトランジスタによるラッチ・アップ現
象も大きな問題となっている。

これらの問題を解決する方法として第３図（こ示すもの
が提案されている。この例は、ｎチャネル部分　Ｓ　Ｆ
　ＥＴであってＰ型Ｓｉ基板４１を用い、フィールド酸
化膜４６で分離された領域にゲート酸化膜４２を形成し
、Ｐ型不純物をドープするこの不純物のドーピングは、
ソース・ドレイン間のパンチスルーを抑えるため、チャ
ネル部の深い部分にピークをもつドープと、しきい値制
御のためチャネル部の表面付近にピークをもつドープで
ある。その後ゲート電極４３が形成され、ゲート電極４
３に自己接合されてソース・ドレイン拡散層が形成され
ている。ソース・ドレイン拡散層は、図示のようにゲー
ト電極に自己整合された低濃度のｎ一層４４１゜４４、
とゲート電極から離れた位置でｎ一層４４１，４４゜に
それぞれ一部室なるように形成された高濃度のｎＪ　４
５１１　＋ｓｔとから構成されている。４７はＣ■によ
るＳｉｎ、膜であり、ソース電極４８およびドレイン電
極４９はこの８ｉ０．膜にあけたコンタクトホールを介
して、それぞれｎ＋層４５１　ｒ　４５２に接触させて
いる。

このようにチャネル部の比較的深い部分の基板濃度を高
くすることにより、この部分でのポテンシャルを上げる
ことができ、さらにソース・ドレインからの空乏層の伸
びを抑えることにより、パンチスルー耐圧をある程度ま
で改善することができる。さらにソースφドレイン拡散
層のうちゲート領域側を低濃度のｎ一層４４＋　、４４
！とすることによりドレイン近傍での電界集中の程度を
小さくすることができ衝突ｔｍによる基板電流をある程
度まで改善することができる。

（発明が解決しようとする問題点）しかし、第３図の構造はチャネル部の比較的深い部分だ
けでパンチスルーを抑えており、表面付近で起るパンチ
スルーを抑えることはできなかった。例えば、メモリー
セルのトランスファーゲート（こ使用されるＭＯＳＦＥ
Ｔでは、そのリーク１！流を１Ｏ−１３Ａ／μｍ程度以
下にする必要があるが、今・後微細化が進むにつれて、
表面付近で流れるパンチスルー電流は大きな問題になる
と思われる。そしてこのパンチスルー’１１ｍを基板濃
度を上げることだけで抑えることは非常に困難である。

さらにたとえパンチスルー電流を抑えることができたと
しても、その場合の基板濃度は非常に高くなり基板バイ
アス効果が増大し、例えばＤＲＡＭではＩＪ　−りを抑
えるために基板バイアスをかけることによりしきい値が
大きくずれて、素子特性が著るしく劣化させてしまうと
いう問題があった。又、高濃度の基板が高濃度のソース
・ドレイン拡散層と接することによりジャンクシ璽ン・
ブレーク令ダウンが起き、素子の信頼性が著るしく劣化
し製品の歩留りが低下するという問題があった。

本発明は上記の如き欠点に鑑みなされたものであり、特
に素子特性を劣化させることなく高性能微細素子の実現
を可能とする半導体装置とその製造方法を提案すること
を目的とする。

〔発明の構成〕

（問題点を解決するための手段）本発明においては、　ＭＯＳＦＥＴのチャネル部分の少
くともソース拡散層側に基板と同導電型で基板より高濃
度の不純物層を有し、その不純物層の接合深さはソース
・ドレイン拡散層のうち少くともゲート電極に自己整合
されて形成された低濃度の拡散層の接合深さよりも浅い
ことを特徴とする。

また、このような構造を得るための本発明の方法は、少
くともソース拡散層予定領域のシリコン基板表面を露出
するようにマスク材を形成する工程、該マスク材とゲー
トを極をマスクとして不純物をドープして、少くともソ
ース領域に基板と同導電型の不純物層を形成する工程、
該ゲート電極側壁部に自己整合的にマスク材を形成し、
このマスク材とゲート電極をマスクとして不純物をドー
プして、前記不純物層に重なりなおかつ深くなるように
基板と反導電壓の低濃度の拡散層を形成する工程、さら
に該ゲート電極側壁段差部（こ自己整合的にマスク材を
形成し、このマスク材とゲート電極をマスクとして不純
物をドープして、前記不純物層および前記拡散層に重な
るように基板と反導電型の拡散層を形成する工程を含む
ことを特徴とする。

（作　用）本発明の構造によれば、チャネル領域の少くともソース
拡散層側の浅い部分に基板と同導電型の不純物層を形成
することにより、ソースエツジのポテンシャルを上げる
ことができ、特に表面付近で起るパンチスルーを抑える
ことができる。しかも前記基板と同導電型の不純物層を
ソース、ドレイン拡散層（基板と反導電型）のうちの低
濃度の拡散層より浅く形成することにより、高濃度の拡
散層が直接前記基板と同導電型の不純物層と接すること
がなく、ジャンクシ冒ン耐圧を上げることが可能となり
、微細素子の信頼性を向上させることができる。またソ
ース・エツジでパンチスルーを抑えることができるため
、チャネル領域の基板濃度を下げることが可能で基板バ
イアス効果やジャンクシコン耐圧は非常に改善される。

このように本発明の構造によればＭＯＳＦＥＴの微細化
（こよる多くの問題を解決することができ、安定したＭ
ＯＳ−ＦＥＴ％性を得ることができる。

（実施例）以下、本発明の詳細な説明する。第１図は１実施例の構
造を示し、第２図（ａ）〜（ｆ）はその製造工程断面図
を示している。これを製造工程に従って説明すると、ま
ずＰ型Ｓｉ基板（１００）２目こフィールド酸化膜２２
を形成し、素子領域に２００Ａ程度のゲート酸化膜２３
を介して４０００Ａ程度のリンを含む多結晶シリコン膜
によるゲート電極２４を形成する（第２図（ａ））。次
いで全面を熱酸化（２５）後、例えば通常の写真食刻技
術を用いて少くともソース拡散層予定領域のシリコン基
板表面を露出するようにマスク材２６を形成する。その
後Ｐ型不純物例えばボロンをイオン注入法により例えば
加速電圧１５　ｋｅＶ　、　　ドーズ量４×１０１２ｃ
ｒＩＬ　　で該マスク材２６をマスクとしてイオン注入
し、少くともソース領域にＰ一層２７を形成する（第２
図（ｂ））。

この後、該マスク材２６および熱酸化膜２５を除去し、
再び全面を熱酸化２８する。そしてゲート電極２４と該
ゲート電極側壁部の熱酸化膜２８をマスクとして、例え
ば加速電圧１５ｋｅＶ、ドーズ量３×１０１３ＣＩ！Ｌ
−２の条件でリンをイオン注入して、ソースドレイン領
域にｎ一層２９＋　、２９ｚ　を形成する（第２図（Ｃ
））。その後、例えばＣＶＤ法により５ｉｎｔ膜３０を
１５００Ａ　　程度形成する（第２図（ｄ））。そして
、例えばＣＦ、ガスとＨ，ガスを用いた反応性イオン・
エツチング（几ＩＢ）法により全面エツチングしてＳｉ
ｎ、膜３０をゲート電極２４側壁の段差部に自己整合さ
せて残置させ、このＳｉｎ、膜３０とゲート電極２４を
マスクとして例えば加速電圧４０ｋｅＶ、　　ドーズｔ
５Ｘ１０”ｍ　　　の条件でヒ素をイオン注入してｎ＋
層３Ｌ、３ｈを形成する（第２図（ｅ））。この後再び
全面の熱酸化を行ってｎ一層２９．．２９．のリン、お
よびｎ十層３１４，３１．のヒ素を活性化する。

この後、全面をＣＶＤ法によるＳｉｎ、膜３２でおおい
、コンタクトホールを開孔してＡｌ−８ｉ膜（こよるソ
ース電極３３、ドレイン電極３４、その他配線を形成し
てＭＯＳＦＥＴが完成する（第２図（ｆ））。

この実施例によれば、少くともソース領域のゲート電極
側の浅い部分にＰ−拡散層を形成することにより％に表
面付近で起るパンチスルーを抑えることができる。また
この実施例では、Ｐ−拡散層をソース、ドレイン拡散層
のうち低濃度のｎ−拡散層より浅く形成すること（こよ
り高一度のｎ＋拡散層が直接Ｐ−拡散層と接することが
なく、ジャンクシコン耐圧を上げることができる。さら
にこの実施例によれば、基板濃度を下げることができる
ため基板バイアス効果やジャンクシコン耐圧は非常に改
善され、ＭＯＳＦＥＴの優れた特性を確保できる。

この発明は上記実施例に限られない。例えば上記実施例
では、ｎチャネルＭＯＳトランジスターこ適用した例に
ついて説明したが、ＰチャネルＭＯ８トランジスタ、Ｃ
ＭＯ８トランジスタ或いはゲート絶縁膜として酸化膜以
外の材料を使用したＭＩＳ型トランジスタにも同様に適
用できる。また、上記実施例のＰ一層、ｎ一層およびｎ
十層の形成条件は上記実施例に限定されず、本発明の目
的を達成する範囲内で自由に変更できる。また、ウェル
構造の場合はウェルを基板と考えれば、本発明と同様の
効果が得られる。

〔発明の効果〕

以上説明した本発明によれば、ソースエツジのポテンシ
ャルを上げることができ、表面付近で起るパンチスルー
を抑えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のＭＯ８ＦＥＴ構造を示す図
、第２図（ａ）〜（ｆ）はその製造工程を示す図、第３
図は従来のＭＯ８ＦＥＴ構造を示す図である。１１．２１．４１・・・ｐ型Ｓｉ基板、１２．２２．４
６・・・フィールド酸化膜、１３，２３．４２・・・ゲ
ート酸化膜、１４゜２４．４３・・・多結晶シリコンゲ
ート電極、１５．２７・・・ｐ一層、１６１　＋　１６
１　’；’２９＋　＋　２”ｔ　ｒ　４４１　ｐ　４４
１　”’　ｎ　　層、１７１１１７ｔ　＋３１１　＋３
ｘ’、　、４５ｔ　、４５．・・・ｎ＋層、１８，３０
３２．４７−・ＣＶＤ　　ＳｉＯ，ｇ、１９，３３，４
８　・７−ス電極、２０，３４．４９・・・ドレイン電
極、２５，２８・・・熱酸化膜、２６・・・マスク材。

Claims

【特許請求の範囲】

（１）複数のＭＯＳＦＥＴを集積してなる半導体装置に
おいて、チャネル領域の少くともソース拡散層側に基板
と同導電型で基板より高濃度の不純物層を有し、該不純
物層の接合深さはソース、ドレイン拡散層のうち少くと
もゲート電極に自己整合されて形成された低濃度の拡散
層の接合深さよりも浅いことを特徴とする半導体装置。
（２）半導体基板にゲート酸化膜を介してゲート電極を
形成する工程と、少くともソース拡散層予定領域の半導
体基板表面を露出するようにマスク材を形成する工程と
、該マスク材とゲート電極をマスクとして不純物をドー
プして少くともソース領域に基板と同導電型の不純物層
を形成する工程と、該ゲート電極側壁部に自己整合的に
マスク材を形成し、このマスク材とゲート電極をマスク
として不純物をドープして、前記不純物層に重なりなお
かつ前記不純物層より深く基板と反導電型の低濃度の拡
散層を形成する工程と、該ゲート電極側壁段差部に自己
整合的にマスク材を形成し、このマスク材とゲート電極
をマスクとして不純物をドープして、前記の基板と反導
電型の拡散層に重なるように基板と反導電型の高濃度の
拡散層を形成する工程とを備えたことを特徴とする半導
体装置の製造方法。