JP2011205091A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】さらなるソース抵抗の低減をはかりオン抵抗を低減する。
【解決手段】トレンチ上縁部の湾曲面（Ｔ_Ｗ２）の形状を下に凸の湾曲形状を持たせることで、トレンチの形成ピッチを増大することなく、コンタクト抵抗を低減する。すなわち、トレンチは開口縁で外方に凸となる断面を有する湾曲面を形成し、湾曲面に充填されるソース電極と、湾曲面に沿って形成されたソース領域との間がソースコンタクト領域を構成する。
【選択図】図４

Description

本発明は、半導体装置およびその製造方法に係り、特にトレンチ構造を有する絶縁ゲートトランジスタなどの半導体装置におけるオン抵抗の低減に関する。

近年、携帯電話をはじめとした電子機器における低消費電力化、高機能化及び高速化に伴って、それに搭載される半導体装置も低消費電力化、高速化が要求されてきている。一般的に電子機器のロードスイッチ及びＤＣ−ＤＣコンバータ等に用いられているトランジスタも、それらに対応するためにオン抵抗の小さなものが要求されている。トランジスタのオン抵抗の低減をはかるためには、個々のデバイスを微細化して、単位面積あたりに配置するトランジスタの密度を大きくすることが、一つの方法としてあげられる。具体的には、トレンチにゲート電極を形成した縦型ＭＯＳＦＥＴにおいて、トランジスタを形成しているトレンチをストライプ状に配置して、トレンチの幅を微細化すると共に、隣接するトレンチ間のピッチを小さくすることでトランジスタ密度を大きくすることが出来る。

Ｔ−ＭＯＳＦＥＴは、トレンチ内にゲート絶縁膜を介して、ゲート電極を埋設することにより、トレンチの側壁をチャネルとして利用するＭＯＳＦＥＴである。

代表的なＮチャネルＴ−ＭＯＳ構造を図８（特許文献１第１図）に示す。Ｎ型（第１導電型）不純物がドープされたＮ⁺型の半導体基板１８００であるシリコン基板上に、エピタキシャル成長法によってエピタキシャル層１８１０が形成され、このエピタキシャル層１８１０は、Ｎ型のドレイン領域１８１１と、このドレイン領域１８１１上に形成されたＰ型のボディー領域１８１２と、ボディー領域１８１２上に形成されたＮ⁺型のソース領域１８１３と、ソース領域１８１３と隣接するように形成され且つボディー領域１８１２よりも不純物濃度が高いＰ⁺型のボディーコンタクト領域１８１４とを構成している。エピタキシャル層１８１０には、ソース領域１８１３及びボディー領域１８１２を貫通し且つドレイン領域１８１１の上部に達するトレンチが設けられ、該トレンチの内部には縦型ゲート電極１８２０が埋め込まれている。縦型ゲート電極１８２０の最上面は、ソース領域１８１３の存在するエピタキシャル層１８１０の表面よりも下に位置するように形成される。また、このトレンチの内部における縦型ゲート電極１８２０の上側には絶縁膜１８３０が充填されている。また、ドレイン領域１８１１及びボディー領域１８１２のそれぞれにおけるトレンチの垂直な壁面となる面と、縦型ゲート電極１８２０との間には、ゲート絶縁膜となる絶縁物質１８４０が介在している。また、エピタキシャル層１８１０の表面上には、ソース領域１８１３及びボディーコンタクト領域１８１４に共通接続される共通電極１８５０が設けられている。

近年、さらなる低オン抵抗化、チップの縮小すなわち高電流密度化の要求にこたえるため、さらなるトレンチピッチの微細化を企図して種々の技術が提案されている。

図９は特許文献２のＴ−ＭＯＳにおけるトレンチピッチ微細化技術の一例である。トレンチピッチを狭くするためにトレンチ幅およびトレンチ間隔の短縮を行っている。図９の構造を持ったままピッチ幅を短縮すればソース領域１８１３およびボディーコンタクト領域１８１４の面積が小さくなる。ゆえに共通電極１８５０としての本体コンタクト電極金属とソース領域１８１３およびボディーコンタクト領域１８１４間のコンタクト抵抗が大きくなり、狙い通りにオン抵抗を下げることは難しい。以上の理由から特許文献２では図８に示すようにトレンチ内に充填された絶縁物質２１４０の上縁部を“丸まった形状”にしている。これにより、トレンチ１本あたりのチャネル長（ゲート電極２１２０の長さ）を長くすることによりトレンチの本数を低減し、トレンチ間隔を増大し、ボディーコンタクトおよびソースコンタクト面積を実効的に大きくすることで微細化に伴うコンタクト抵抗の増加を抑制することができる。この技術を用いて、トレンチピッチをマイクロメートルオーダーからサブミクロンオーダー、具体的には１μｍ以下まで縮小化することが可能であるといわれている。

日本国特開２００６−１９６８７６号公報 日本国特開２００５−３２７９２号公報

しかしながら、さらなる、素子の微細化に伴い、トレンチの形状は素子特性に大きな影響を与えることになる。特に、トレンチ開口近傍のソースコンタクトにおけるコンタクト抵抗およびソース領域の抵抗は、オン抵抗を増大させる原因となる。
本発明は、前記実情に鑑みてなされたもので、さらなるソース抵抗の低減をはかりオン抵抗を低減することを目的とする。

そこで本発明者らは、種々の実験を重ねた結果、トレンチ上縁部の形状を下に凸の湾曲形状を持たせることで、トレンチの形成ピッチを増大することなく、コンタクト抵抗を低減できることを発見した。
本発明の半導体装置は、第１導電型の半導体領域からなるドレイン領域と、このドレイン領域上に形成された第２導電型の半導体領域からなるボディー領域と、このボディー領域内に形成された第１導電型の半導体領域からなるソース領域と、ボディー領域内であってソース領域とは異なる領域に形成された第２導電型の高濃度半導体領域からなるボディーコンタクト領域と、ソース領域からボディー領域を貫通してドレイン領域に到達するように、形成されたトレンチと、トレンチ内に形成されたゲート電極と、ソース領域およびボディーコンタクト領域に当接するように形成されたソース電極と、ドレイン領域に形成されたドレイン電極とを備え、トレンチは開口縁で外方に凸となる断面を有する湾曲面を形成し、湾曲面に充填されるソース電極と、湾曲面に沿って形成されたソース領域との間がソースコンタクト領域を構成することを特徴とする。

また本発明は、上記半導体装置において、トレンチは、断面が垂直方向に伸張する垂直面と、垂直面の上縁部に形成された湾曲面とを具備し、湾曲面は、ゲート電極上を覆う絶縁膜の周縁からソース領域の上縁まで到達するように形成されたことを特徴とする。

また本発明は、上記半導体装置において、シリコン基板上に形成されたＳｉＭＯＳＦＥＴであることを特徴とする。

また本発明は、第１導電型の半導体基板上にエピタキシャル成長により第１導電型の半導体層を形成する工程と、第１導電型の半導体層の内ドレイン領域となる第１導電型の半導体領域を残して第２導電型の不純物を導入し、第２導電型のボディー領域を形成する工程と、所望のピッチで前記ドレイン領域に到達するようにトレンチを形成する工程と、ドレイン領域上に形成された第２導電型の半導体領域からなるボディー領域内に形成された第１導電型の半導体領域からなるソース領域を形成する工程と、ボディー領域内であってソース領域とは異なる領域に第２導電型の高濃度半導体領域からなるボディーコンタクト領域を形成する工程と、トレンチ内にゲート電極を形成する工程と、ゲート電極上を絶縁膜で覆い、ソース領域および前記ボディーコンタクト領域に当接するようにソース電極を形成する工程と、ドレイン領域にコンタクトするようにドレイン電極を形成する工程とを含む半導体装置の製造方法であって、トレンチを形成する工程が、第２導電型のボディー領域の形成された半導体基板表面に酸化膜を形成し、酸化膜からなるマスクパターンを形成する工程と、マスクパターンをマスクとして、等方性エッチングにより湾曲面を形成する第１の工程と、異方性エッチングにより垂直面を形成する第２の工程とを含むことを特徴とする。

また本発明は、上記半導体装置の製造方法であって、前記第１の工程は、フッ素系ガス＋Ｏ_２を用いたエッチング工程であり、前記第２の工程は、フッ素系ガス＋Ａｒを用いたエッチング工程である。

また本発明は、上記半導体装置の製造方法であって、前記酸化膜からなるマスクパターンを形成する工程が、異方性エッチングによる第１の前処理工程と、等方性エッチング工程による第２の前処理工程とを含む。

また本発明は、上記半導体装置の製造方法であって、前記第１の前処理工程は、ＣＦ_４＋Ａｒを用いたエッチング工程であり、前記第２の前処理工程は、ＣＦ_４＋Ｏ_２を用いたエッチング工程である。

また本発明は、上記半導体装置の製造方法であって、前記第２の前処理工程は、前記第１の工程とは同一条件で行う連続工程である。

以上のように、本発明によれば、ソース領域が下に凸の湾曲面を構成するため、ソース電極との接触面積（ソースコンタクト面積）が、３０％程度も向上し、かつソース領域が縮小された分、ソース電極となる領域が増大し、オン抵抗の大幅な低減を図ることができる。

本発明の実施の形態１のＴ―ＭＯＳＦＥＴを示す断面図 図１の上面図 本発明の実施の形態１のＴ―ＭＯＳＦＥＴを示す斜視図 本発明の実施の形態１のＴ―ＭＯＳＦＥＴにおけるトレンチ形状の説明図 （ａ）〜（ｄ）は本発明の実施の形態１のＴ―ＭＯＳＦＥＴの製造工程を示す断面図 （ａ）〜（ｃ）は本発明の実施の形態１のＴ―ＭＯＳＦＥＴの製造工程を示す断面図 （ａ）〜（ｄ）は本発明の実施の形態２のＴ―ＭＯＳＦＥＴの製造工程を示す断面図 従来例のＴ―ＭＯＳＦＥＴを示す断面図 従来例のＴ―ＭＯＳＦＥＴを示す説明図

以下、発明の実施の形態について図面を参照しつつ詳細に説明する。

（実施の形態１）
図１乃至３は本実施の形態１のトレンチが形成されたＴ−ＭＯＳＦＥＴを示す図、図４はトレンチ形状の説明図、図５（ａ）〜（ｄ）および図６（ａ）〜（ｃ）は、本発明にかかる半導体装置の製造方法の概略を示す工程断面図である。図１は断面図、図２は上面図、図３は斜視図であり、図１は図２のＡ−Ａ断面を示す図である。

本実施の形態１のＴ−ＭＯＳＦＥＴは、トレンチＴが開口縁で外方に凸となる断面を有する湾曲面Ｔ_Ｗ２を形成し、この湾曲面Ｔ_Ｗ２に充填されるソース電極５０と、湾曲面Ｔ_Ｗ２に沿って形成されたソース電極５０との間がソースコンタクト領域５０ｃを構成することを特徴とする。

すなわち、このＴ−ＭＯＳＦＥＴは、図１に断面図を示すように、Ｎ⁺型シリコン基板１０表面に形成されたＮ型エピタキシャル層からなるドレイン領域１１と、このドレイン領域１１上に形成されたＰ型ウェル領域からなるボディー領域１２と、このボディー領域１２内に形成されたＮ型領域からなるソース領域１３と、ボディー領域１２内であってソース領域１３とは異なる領域に形成されたＰ⁺型領域からなるボディーコンタクト領域１４と、ソース領域１３からボディー領域１２を貫通してドレイン領域１１に到達するように形成されたトレンチＴと、トレンチＴ内にゲート絶縁膜としての酸化シリコン膜４０を介して形成されたポリシリコン層からなるゲート電極２０と、ソース領域１３およびボディーコンタクト領域１４に当接するように形成されたソース電極５０と、ドレイン領域としてのＮ⁺型のシリコン基板１０に形成されたドレイン電極とを有する。

製造に際しては、トレンチＴを形成する工程を酸化シリコン膜３０のマスクパターンを形成し、このマスクパターンを介して２段階エッチングを行い、断面が垂直方向に伸張する垂直面Ｔ_１と、垂直面の上縁部に形成された湾曲面Ｔ_Ｗ２とを具備し、湾曲面Ｔ_Ｗ２は、ゲート電極２０上を覆う絶縁膜の周縁からソース領域の上縁まで到達するように形成される。このトレンチＴは図４に説明図を示すように、断面が下方に突出する（下に凸の）湾曲面を構成している。つまり中心軸Ｏを中心として、下に凸の曲線Ｌ_１ＡＢを１辺とする所定幅の領域の面積がコンタクト面積Ｓ_１ＡＢとなる（図３参照）。一方特許文献２のトレンチは上縁で、丸められた面つまり、断面が上方に突出する（上に凸の）湾曲面を構成している。つまり中心軸Ｏを中心として、上に凸の曲線Ｌ_２ＡＢを１辺とした時の面積がコンタクト面積Ｓ_２ＡＢとなる。
Ｌ_１ＡＢ＞Ｌ_２ＡＢ
ゆえに
Ｓ_１ＡＢ＞Ｓ_２ＡＢ
このように、下に凸の湾曲面を構成するトレンチの場合、コンタクト面積Ｓ_１ＡＢが断面が上方に突出する湾曲面の場合のコンタクト面積Ｓ_２ＡＢよりも大幅に大きくなることは明らかである。

また、単にテーパ面としたとき、つまり中心軸Ｏを中心として、直線Ｌ_３ＡＢを１辺とした時の所定幅の領域の面積Ｓ_３ＡＢは、下に凸の湾曲面を構成するトレンチの場合よりも小さいが、従来の上に凸の曲線Ｌ_２ＡＢを１辺とした時の所定幅の領域の面積Ｓ_２ＡＢよりも大きくなる。
Ｌ_１ＡＢ＞Ｌ_３ＡＢ＞Ｌ_２ＡＢ
ゆえに
Ｓ_１ＡＢ＞Ｓ_３ＡＢ＞Ｓ_２ＡＢ
このことからも、ソース領域とソース電極とのコンタクト面積が、上に凸の丸まった形状を持つ図７のＴ−ＭＯＳＦＥＴに比べ大幅に増大していることがわかる。またソース領域が縮小された分ソース電極が増大していることも明らかである。

このようにして本実施の形態のＴ−ＭＯＳＦＥＴの場合、従来に比べオン抵抗が低減されることがわかる。実際には、本実施の形態のＴ−ＭＯＳＦＥＴの場合、従来に比べコンタクト面積が３０％程度も向上し、かつソース領域が縮小された分、ソース電極が増大し、オン抵抗の大幅な低減を図ることができる。

以下図面とともに、本実施の形態のＴ−ＭＯＳＦＥＴについて説明する。
基本的には、前述した特許文献１のＮチャネルＴ−ＭＯＳＦＥＴと同様であり、図１乃至３に示すように、Ｎ型（第１導電型）不純物がドープされた半導体基板としてのＮ⁺型シリコン基板１０上に、エピタキシャル成長法によってエピタキシャル層Ｅが形成され、このエピタキシャル層Ｅの底部をＮ型のドレイン領域１１とし、このエピタキシャル層Ｅ内に、不純物拡散領域を形成し、このドレイン領域１１上にＰ型のボディー領域１２と、ボディー領域１２の表面上に形成されたＮ型のソース領域１３と、ソース領域１３と隣接するように形成され且つボディー領域１２よりも高濃度となるように同一導電型の不純物濃度を導入して形成されたＰ⁺型のボディーコンタクト領域１４とを構成している。エピタキシャル層Ｅには、ソース領域１３及びボディー領域１２を貫通し且つドレイン領域１１の上部に達するトレンチＴが設けられ、該トレンチＴの内部にはドープトポリシリコンからなる縦型のゲート電極２０が埋め込まれている。この縦型のゲート電極２０の最上面は、ソース領域１３の存在するエピタキシャル層Ｅの表面よりも所定の深さだけ下に位置するように形成される。そして、前記トレンチＴの内部における縦型のゲート電極２０の上側に絶縁膜としての酸化シリコン膜３０が充填されている。また、ドレイン領域１１及びボディー領域１２のそれぞれにおける前記トレンチの垂直な壁面となる面と、縦型のゲート電極２０との間には、ゲート絶縁膜となる酸化シリコン膜４０が介在している。また、エピタキシャル層Ｅの上には、ソース領域１３及びボディーコンタクト領域１４に共通接続される共通電極としてのソース電極５０が設けられている。

次に本発明のＴ−ＭＯＳＦＥＴの製造方法について説明する。
まず、半導体基板としてのＮ⁺型シリコン基板１０上に、エピタキシャル成長法によってエピタキシャル層Ｅを形成し、このエピタキシャル層Ｅの表面に熱酸化により膜厚７００ｎｍ程度の酸化シリコン層を形成する。そしてＰ型のウェル領域を形成するためのマスクを形成しこのマスクを用いて酸化シリコン層をパターニングし、Ｐ型の不純物をイオン注入し、ボディー領域１２となるＰ型ウェル領域を形成する。
こののち図５（ａ）に示すようにトレンチ形成のためのレジストパターンＲを形成する。

そしてこのレジストパターンＲをマスクとして図５（ｂ）に示すように酸化シリコン膜３０をパターニングする。
さらにこの酸化シリコン膜３０をマスクとして図５（ｃ）に示すようにエッチングガスとしてフッ素系ガス＋酸素を用い、温度５０〜１００℃、０．５〜２分のドライエッチングにより、湾曲面Ｔ_Ｗ２を持つトレンチを形成する。
こののち図５（ｄ）に示すようにエッチングガスとしてフッ素系ガス＋Ａｒ＋酸素を用い、温度５０〜１００℃、２〜４分の異方性エッチングにより、垂直面Ｔ_１からなる断面をもつトレンチＴを形成する。

そして、素子領域および電極を形成するが、ここでは図６（ａ）乃至（ｃ）を参照しつつ、簡略化して説明する。
図６（ａ）に示すようにＮ⁺型シリコン基板１０上に形成されたエピタキシャル層Ｅ内に形成されたトレンチＴの内壁を、熱酸化によって酸化シリコン膜４０を形成した後、図６（ｂ）に示すようにさらにトレンチＴ内および表面にゲート電極２０となるポリシリコン膜を堆積する。そしてこのポリシリコン膜内に所望の濃度となるように不純物を導入する。

このようにして、埋め込み層を形成した後、層間絶縁膜としてＣＶＤ法により酸化シリコン膜３０を形成したのち、バックエッチを行い、トレンチの湾曲面Ｔ_Ｗ２を露出させる。

こののち、図６（ｃ）に示すように、順次Ｎ型不純物を注入しソース領域１３を形成するとともに、Ｐ型不純物を注入しボディーコンタクト領域１４を形成する。
そして、ＣＶＤ法により層間絶縁膜としての酸化シリコン膜３０を形成した後最後にソース電極５０として、アルミニウム層を形成しこれをパターニングする。

以上、図５（ａ）〜図５（ｄ）、図６（ａ）〜図６（ｃ）の一連の手順を踏むことにより、本発明のＴ−ＭＯＳＦＥＴを製造することができる。

（実施の形態２）
図７（ａ）乃至（ｄ）は本実施の形態２の半導体装置の製造方法におけるトレンチ形成工程の一部の概略を示す工程断面図である。この図は前記実施の形態１の図５（ａ）乃至（ｃ）におけるトレンチの形成工程の変形例である。

本実施の形態２のＴ−ＭＯＳＦＥＴにおいても前記実施の形態１のＴ−ＭＯＳＦＥＴと同様、トレンチＴが開口縁で外方に凸となる断面を有する湾曲面Ｔ_Ｗ２を形成し、この湾曲面Ｔ_Ｗ２に充填されるソース電極５０と、湾曲面Ｔ_Ｗ２に沿って形成されたソース電極５０との間がソースコンタクト領域５０ｃを構成することを特徴とする。

すなわち、このＴ−ＭＯＳＦＥＴは、図１に断面図を示したトレンチを形成するに際し、酸化シリコン膜３０のエッチング工程を、ガス種を変えて２段階でエッチングすることで、トレンチＴのプロファイルを、開口縁で外方に凸となる断面を有する湾曲面Ｔ_Ｗ２を形成するようにしたものである。
他部については前記実施の形態１と同様であるためここでは、説明を省略する。
同一部位には同一符号を付した。

製造に際しては、トレンチＴを形成する工程を酸化シリコン膜３０のマスクパターンを形成し、このマスクパターンを介して２段階エッチングを行い、断面が垂直方向に伸張する垂直面Ｔ_１と、垂直面の上縁部に形成された湾曲面Ｔ_Ｗ２とを具備し、湾曲面Ｔ_Ｗ２は、ゲート電極２０上を覆う絶縁膜の周縁からソース領域の上縁まで到達するように形成される。
本実施の形態では酸化シリコン膜３０のパターニング工程を、異方性エッチングと等方性エッチングの２工程で行うようにしている。
すなわち、まず、図７（ａ）に示すように、前記実施の形態１と同様に、レジストパターンを形成する。
そしてこののち、図７（ｂ）に示すように、まず、ＣＦ_４とＡｒの混合ガスによる異方性エッチングで行い、酸化シリコン膜３０の一部を異方性エッチングにより、レジストパターンに忠実なパターンとなるようにエッチングする。
次いで、図７（ｃ）に示すように、ＣＦ_４とＯ_２の混合ガスによる等方性エッチングで、酸化シリコン膜３０の開口を広げるようにエッチングする。
さらにこの酸化シリコン膜３０をマスクとしてエッチングガスとしてフッ素系ガス＋酸素を用い、温度５０〜１００℃、０．５〜２分のドライエッチングを行う。このようにして図７（ｄ）に示すように、湾曲面Ｔ_Ｗ２を持つトレンチが形成される。
こののち図５（ｄ）に示した工程と同様にエッチングガスとしてＣＦ４ガス＋Ａｒ＋酸素を用い、温度５０〜１００℃、２〜４分の異方性エッチングにより、垂直面Ｔ_１からなる断面をもつトレンチＴを形成する。
このようにして、トレンチＴは図４に説明図を示したのと同様、断面が下方に突出する（下に凸の）湾曲面を構成している。つまり中心軸Ｏを中心として、下に凸の曲線Ｌ_１ＡＢを１辺とする所定幅の領域の面積がコンタクト面積Ｓ_１ＡＢとなる（図３参照）。一方特許文献２のトレンチは上縁で、丸められた面つまり、断面が上方に突出する（上に凸の）湾曲面を構成している。つまり中心軸Ｏを中心として、上に凸の曲線Ｌ_２ＡＢを１辺とした時の面積がコンタクト面積Ｓ_２ＡＢとなる。
このように、下に凸の湾曲面を構成するトレンチの場合、コンタクト面積Ｓ_１ＡＢが断面が上方に突出する湾曲面の場合のコンタクト面積Ｓ_２ＡＢよりも大幅に大きくなる。

このようにして本実施の形態のＴ−ＭＯＳＦＥＴの場合、従来に比べオン抵抗が低減される。実際には、本実施の形態のＴ−ＭＯＳＦＥＴの場合、従来に比べコンタクト面積が３０％程度も向上し、かつソース領域が縮小された分、ソース電極が増大し、オン抵抗の大幅な低減を図ることができる。

このように、本実施の形態では、前記実施の形態１における２段階エッチングに先だち、まず軽く異方性エッチングにより、レジストパターンに忠実な酸化シリコン膜のパターンを形成し、こののち等方性エッチング、異方性エッチングの２段階エッチングを行うようにしている。
各条件についてはパターン密度に応じて適宜選択する必要があるが、等方性エッチングと異方性エッチングの２段階エッチングに先立ち、酸化シリコン膜のパターニング工程において異方性エッチングを追加することで、よりパターン精度の高いトレンチを得ることが可能となる。

以上のように、第１の工程としての、フッ素系ガス＋Ｏ_２を用いたエッチング工程に先立ち、ＣＦ_４＋Ａｒを用いたエッチング工程である第１の前処理工程を追加し、マスクパターンの高精度化を図った後に、等方性エッチング工程による第２の前処理工程と２段階エッチングを行うことでより、高精度の上凸断面形状を得ることができる。ここでは、等方性エッチング工程による第２の前処理工程として、ＣＦ_４＋Ｏ_２を用いたエッチング工程を用いている。これにより、連続してシリコンの異方性エッチングをそのままのガスで連続工程として続行することができる。

なお、酸化膜からなるマスクパターンを形成する工程として、異方性エッチングによる第１の前処理工程と、等方性エッチング工程による第２の前処理工程とを実行したのち、前記実施の形態１と同様２段階エッチング工程を実行するようにしてもよいことはいうまでもない。

なお、前記実施の形態ではシリコンを用いたシリコンＴ−ＭＯＳＦＥＴについて説明したが、ゲート絶縁膜をなくし、ゲート電極をトレンチ内に直接形成したショットキーゲートＦＥＴ、基板をＰ型基板として上記構成をとるようにした、ＩＧＢＴとしたものも有効である。

また、前記実施の形態ではシリコンを用いたシリコンＴ−ＭＯＳＦＥＴについて説明したが、ＳｉＣ、ＧａＮなどの化合物半導体を用いたＴ−ＭＯＳＦＥＴについても適用可能である。

本発明における半導体装置の製造方法は、トレンチゲートＭＯＳトランジスタに有効であるが、トレンチゲートＭＯＳトランジスタ以外にも、例としてトレンチゲートのような、微細かつ一様なトレンチパターンが形成され、さらにそのトレンチパターン形成部が半導体デバイスの総面積の主要部分を持つ半導体装置、たとえば絶縁トレンチゲートバイポーラトランジスタ（トレンチＩＧＢＴ）や、それらを具備する半導体装置などに応用することも可能である。

Ｔ トレンチ
Ｔ_１ 垂直面
Ｔ_Ｗ２ 湾曲面
１０ 半導体基板（Ｎ⁺型のシリコン基板）
Ｅ エピタキシャル層
１１ Ｎ型ドレイン領域
１２ Ｐ型ボディー領域
１３ ソース領域
１４ ボディーコンタクト領域
２０ ゲート電極
３０ 酸化シリコン膜（絶縁膜）
４０ 酸化シリコン膜（ゲート絶縁膜）
５０ ソース電極
５０ｃ ソースコンタクト領域
１８００ 半導体基板
１８１１ Ｎ型ドレイン領域
１８１２ Ｐ型ボディー領域
１８１３ ソース領域
１８１４ ボディーコンタクト領域
１８２０ 縦型ゲート電極
１８３０ 絶縁膜
１８４０ 絶縁物質
１８５０ 共通電極
２１００ 半導体基板
２１１０ 半導体層
２１１１ ドレイン領域
２１１２ ボディー領域
２１１３ ソース領域
２１２０ ゲート電極
２１３０ 絶縁膜
２１４０ 絶縁物質

Claims (8)

1. 第１導電型の半導体領域からなるドレイン領域と、
   前記ドレイン領域上に形成された第２導電型の半導体領域からなるボディー領域と、
   前記ボディー領域内に形成された第１導電型の半導体領域からなるソース領域と、
   前記ボディー領域内であって前記ソース領域とは異なる領域に形成された第２導電型の高濃度半導体領域からなるボディーコンタクト領域と、
   前記ソース領域から前記ボディー領域を貫通して前記ドレイン領域に到達するように、形成されたトレンチと、
   前記トレンチ内に形成されたゲート電極と、
   前記ソース領域および前記ボディーコンタクト領域に当接するように形成されたソース電極と、
   前記ドレイン領域に形成されたドレイン電極とを備えた半導体装置であって、
   前記トレンチは開口縁で外方に凸となる断面を有する湾曲面を形成し、前記湾曲面に充填されるソース電極と、前記湾曲面に沿って形成されたソース領域との間がソースコンタクト領域を構成する半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記トレンチは、断面が垂直方向に伸張する垂直面と、前記垂直面の上縁部に形成された湾曲面とを具備し、
   前記湾曲面は、前記ゲート電極上を覆う絶縁膜の周縁から前記ソース領域の上縁まで到達するように形成された半導体装置。
3. 請求項１または２に記載の半導体装置であって、
   前記半導体装置は、シリコン基板上に形成されたＳｉＭＯＳＦＥＴである半導体装置。
4. 第１導電型の半導体基板上にエピタキシャル成長により、第１導電型の半導体層を形成する工程と、
   前記第１導電型の半導体層の内、ドレイン領域となる第１導電型の半導体領域を残して、第２導電型の不純物を導入し、第２導電型のボディー領域を形成する工程と、
   所望のピッチで前記ドレイン領域に到達するようにトレンチを形成する工程と、
   前記ドレイン領域上に形成された第２導電型の半導体領域からなるボディー領域内に形成された第１導電型の半導体領域からなるソース領域を形成する工程と、
   前記ボディー領域内であって前記ソース領域とは異なる領域に第２導電型の高濃度半導体領域からなるボディーコンタクト領域を形成する工程と、
   前記トレンチ内にゲート電極を形成する工程と
   前記ゲート電極上を絶縁膜で覆い、前記ソース領域および前記ボディーコンタクト領域に当接するようにソース電極を形成する工程と、
   前記ドレイン領域にコンタクトするようにドレイン電極を形成する工程とを含み、
   前記トレンチを形成する工程が、
   第２導電型の前記ボディー領域の形成された前記半導体基板表面に酸化膜を形成し、酸化膜からなるマスクパターンを形成する工程と、
   前記マスクパターンをマスクとして、等方性エッチングにより湾曲面を形成する第１の工程と、
   前記異方性エッチングにより垂直面を形成する第２の工程とを含む半導体装置の製造方法。
5. 請求項４に記載の半導体装置の製造方法であって、
   前記第１の工程は、フッ素系ガス＋Ｏ_２を用いたエッチング工程であり、
   前記第２の工程は、フッ素系ガス＋Ａｒを用いたエッチング工程である半導体装置の製造方法。
6. 請求項４に記載の半導体装置の製造方法であって、
   前記酸化膜からなるマスクパターンを形成する工程が、
   異方性エッチングによる第１の前処理工程と、
   等方性エッチング工程による第２の前処理工程とを含む半導体装置の製造方法。
7. 請求項６に記載の半導体装置の製造方法であって、
   前記第１の前処理工程は、ＣＦ_４＋Ａｒを用いたエッチング工程であり、
   前記第２の前処理工程は、ＣＦ_４＋Ｏ_２を用いたエッチング工程である半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法であって、
   前記第２の前処理工程は、前記第１の工程とは同一条件で行う連続工程である半導体装置の製造方法。

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