JP5964829B2 - 表面パッシベーションのための半導体レッジ層を有する電子デバイス構造 - Google Patents

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Description

[0001]本開示は、電子デバイスの表面パッシベーション（surface passivation）に関するものである。
[0002]炭化ケイ素（ＳｉＣ）ゲートターンオフサイリスタ（ＧＴＯ）は、高出力、高温、および高周波の用途に適したデバイスであると考えられている。ＳｉＣ ＧＴＯの加工における主要な問題の１つは、頂部トランジスタ上の電流増幅率不安定性の現象であり、これは部分的には表面再結合に起因する。より具体的には、図１Ａから１Ｃには、ＧＴＯ １０を作製するための従来のプロセスが例示されている。図１Ａに例示されているように、ＧＴＯ １０の作製は、交互供給ドーピング型を有する所望の半導体材料の多数のエピタキシャル層１４から２２を含む構造１２から始まる。エピタキシャル層１４から２２は、より一般的に、本明細書では半導体層と称されうる。より具体的には、構造１２は、高濃度にドーピングされたＮ型エピタキシャル層１４、Ｎ型エピタキシャル層１４上のＰ型エピタキシャル層１６、Ｐ型エピタキシャル層１６上にエピタキシャル成長させたＮ型ベース層１８、高濃度にドーピングされ、Ｎ型ベース層１８上にあるＰ型エピタキシャル層２０、および非常に高濃度にドーピングされ、Ｐ型エピタキシャル層２０上にあるＰ型エピタキシャル層２２を備える。
[0003]図１Ｂに例示されているように、Ｐ型エピタキシャル層２０および２２は、エッチング後にＰ型エピタキシャル層２０および２２がＧＴＯ １０のアノードを形成するように、下のＮ型ベース層１８までエッチングされる。Ｎ型エピタキシャル層１４の底面は、ＧＴＯ １０のカソードを形成する。図示されているように、エッチングプロセスの結果、ＧＴＯ １０のアノードを形成するＰ型エピタキシャル層２０および２２の側壁表面２４とＮ型ベース層１８の表面２６の両方における結晶構造に実質的な損傷が生じている。最後に、図１Ｃに例示されているように、Ｎ＋ウェル２８がイオン注入を介して図示されているようにＮ型ベース層１８内に形成される。Ｎ＋ウェル２８は、ＧＴＯ １０のゲートを形成する。この時点で、ＧＴＯ １０の作製は完了である。
[0004]動作中、電流（ＩＧ）がゲートに印加されると、電子がＮ型ベース層１８内に注入され、Ｎ型ベース層１８を通って、ＧＴＯ １０のアノードを形成するＰ型エピタキシャル層２０および２２内に移動する。これらの電子は、アノードを形成するＰ型エピタキシャル層２０および２２から正孔を引き寄せる。Ｐ型エピタキシャル層２０および２２は高濃度にドーピングされているため、Ｎ型ベース層１８内に注入された１個の電子がＰ型エピタキシャル層２０および２２から正孔を引き寄せる。その結果、Ｎ型ベース層１８内に注入された電子と結合しない、Ｎ型ベース層１８内に注入された電子によって引き寄せられる正孔がＧＴＯ １０のアノードからＧＴＯ １０のカソードに流れ、それにより、ＧＴＯ １０内を流れる電流が生じる。
[0005]しかし、ＧＴＯ １０のアノードを形成するエッチングプロセスのため結晶構造に損傷が生じると、その結果、Ｐ型エピタキシャル層２０および２２の側壁表面２４とＮ型ベース層１８の表面２６の両方で界面電荷、または表面トラップが生じる。この界面電荷は、表面再結合と称される現象でＮ型ベース層１８内に注入される電子を引き寄せ、トラップする。この表面再結合は、ＧＴＯ １０の最上位トランジスタのゲイン（β）を減少させる。ＧＴＯ １０の頂部トランジスタは、エピタキシャル層１６、１８、および２０によって形成されるＰＮＰトランジスタである。ＧＴＯ １０は、エピタキシャル層１４、１６、および１８によって形成されるＮＰＮトランジスタである、底部トランジスタも備える。ＧＴＯ １０の頂部トランジスタのゲイン（β）を小さくすることによって、表面再結合は、ＧＴＯ １０をオンにするためにＧＴＯ １０のゲートに必要なターンオン電流（ＩＧ，ＴＵＲＮ−ＯＮ）も増大する。さらに、動作中、界面電荷、または表面トラップの量が増大し、その結果、ＧＴＯ １０の電流増幅率の不安定性が増し、したがってＧＴＯ １０のターンオン電流（ＩＧＴＵＲＮ−ＯＮ）も不安定になる。それに加えて表面再結合によりＧＴＯ １０のオン抵抗も増加する。そこで、表面再結合を排除するか、または少なくとも軽減するＧＴＯ構造が必要である。
[0006]表面パッシベーションのための半導体レッジ層を備える電子デバイス構造およびその構造を製造する方法が開示される。一般に、電子デバイス構造は、限定はしないが、ゲートターンオフサイリスタ（ＧＴＯ）、バイポーラ接合トランジスタ（ＢＪＴ）、またはＭＯＳ制御サイリスタ（ＭＣＴ）などのＰＮ接合ベースの電子デバイス向けに実現されたものである。一実施形態では、電子デバイスは、交互供給ドーピング型を有する多数の半導体層を備える。半導体層は、電子デバイスの第１の接触領域を形成する高濃度にドーピングされたウェルを備える第１のドーピング型のベース層と、およびベース層上の第２のドーピング型の１つまたは複数の接触層を備える。この１つまたは複数の接触層がエッチングされ、ベース層の一部に電子デバイスの第２の接触領域を形成する。１つまたは複数の接触層のエッチングにより、ベース層の表面上に実質的に結晶性の損傷、したがって界面電荷が生じる。ベース層の表面を不動態化するために、少なくともベース層の表面上に、半導体レッジ層を成長させる。一実施形態では、半導体層および半導体レッジ層は、炭化ケイ素（ＳｉＣ）から形成される。
[0007]一実施形態では、半導体レッジ層は、低濃度にドーピングされ、第１のドーピング型であるか、または第２のドーピング型である。好ましい一実施形態では、半導体レッジ層は、低濃度にドーピングされ、第１のドーピング型であり、これはベース層と同じドーピング型である。それに加えて、半導体レッジ層は、第１の接触領域の側壁の少なくとも一部も覆うものとしてよい。半導体レッジ層の厚さおよびドーピングレベルは、ベース層の表面上の界面電荷の量を補償するように最適化することもできる。好ましくは、半導体レッジ層の厚さは、約１０００から３０００オングストロームまでの範囲内であり、半導体レッジ層のドーピングレベルは、１立方センチメートル（ｃｍ３）当たりのキャリア原子数、約５×１０１５から１×１０１７個までの範囲内である。
[0008]別の実施形態では、半導体レッジ層は、高濃度にドーピングされ、第１のドーピング型であり、これはベース層と同じドーピング型である。この実施形態では、半導体レッジ層は、第１の接触領域と第２の接触領域との間のベース層の表面の少なくとも一部を覆うが、第１の接触領域の側壁を覆わない。さらに、半導体レッジ層のドーピングレベルは、ベース層と半導体レッジ層との間のドーピング勾配が、ベース層内に注入された電荷キャリアをベース層の表面上の界面電荷から遠ざける反発力を生じる電界を発生するようにベース層のドーピングレベルより実質的に大きく、これにより、表面再結合を低減する。その結果、電子デバイスのゲインは減少し、次いで、電子デバイスのターンオン電流も減少する。一実施形態では、半導体レッジ層のドーピングレベルは、１ｃｍ３当たりのキャリア原子数、約１×１０１８個以上であり、ベース層のドーピングレベルは、１ｃｍ３当たりのキャリア原子数、約１×１０１７から１×１０１８個までの範囲内にある。一実施形態では、ドーピング勾配は、１ｃｍ当たり約１×１０５から１×１０８ｃｍ３までの範囲内である。
[0009]別の実施形態では、半導体レッジ層は、第１のドーピング型の高濃度にドーピングされた半導体レッジ層であり、これはベース層と同じドーピング型であり、半導体層および高濃度にドーピングされた半導体レッジ層は、１つまたは複数の接触層の側壁表面に対応する平面上の熱酸化率がベース層の表面に対応する平面上の熱酸化率に比べて実質的に大きい半導体材料から形成される。好ましい一実施形態では、半導体層および半導体レッジ層は、ＳｉＣから形成される。この実施形態では、高濃度にドーピングされた半導体レッジ層を作製するために、１つまたは複数の接触層の側壁表面およびベース層の表面の上に半導体材料の高濃度にドーピングされた層を所定の厚さまで成長させる。高濃度にドーピングされた層を成長させた後、熱酸化プロセスを実行して、１つまたは複数の接触層の側壁表面上にある高濃度にドーピングされた層の一部が熱酸化プロセスにおいて犠牲になるよう高濃度にドーピングされた層の上に酸化物を成長させる。熱酸化プロセスを実行した後にベース層の表面上に残る高濃度にドーピングされた層の一部は、高濃度にドーピングされた半導体レッジ層を形成する。
[0010]当業者なら、添付図面に関連して好ましい実施形態の以下の詳細な説明を読めば、本開示の範囲を理解し、その追加の態様があることに気づくであろう。
[0011]本明細書に組み込まれ、本明細書の一部をなす、添付図面は、本開示のさまざまな態様を例示しており、また説明と併せて、本開示の原理を説明するのに役立つ。
[0012]ゲートターンオンサイリスタ（ＧＴＯ）および従来技術によるその作製方法を例示する図である。 ゲートターンオンサイリスタ（ＧＴＯ）および従来技術によるその作製方法を例示する図である。 ゲートターンオンサイリスタ（ＧＴＯ）および従来技術によるその作製方法を例示する図である。 [0013]Ｐ型ＧＴＯおよび本開示の第１の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第１の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第１の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第１の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第１の実施形態によるその作製方法を例示する図である。 [0014]Ｎ型ＧＯおよび本開示の第１の実施形態によるそれの作製の方法を例示する図である。 [0015]Ｐ型ＧＴＯおよび本開示の第２の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第２の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第２の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第２の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第２の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第２の実施形態によるその作製方法を例示する図である。 Ｐ型ＧＴＯおよび本開示の第２の実施形態によるその作製方法を例示する図である。 [0016]本開示の一実施形態による熱酸化プロセスを介した図４Ａから４ＧのＧＴＯのベース層の表面上に高濃度にドーピングされた半導体レッジ層を形成することをグラフィックで示す図である。 [0017]Ｎ型ＧＯおよび本開示の第２の実施形態によるそれの作製の方法を例示する図である。
[0018]以下で述べられる実施形態は、当業者がこれらの実施形態を実践することを可能にするために必要な情報を表し、これらの実施形態を実施する最良の態様を示す。添付図面に照らして以下の説明を読めば、当業者なら、開示の概念を理解し、本明細書では特に扱われていない概念の応用を理解するであろう。これらの概念および応用事例は、本開示および付属の請求項の範囲内にあることを理解されたい。
[0019]表面パッシベーションのための半導体レッジ層を備える電子デバイス構造およびその構造を製造する方法が開示される。一般に、ＰＮ接合ベースの電子デバイス用に電子デバイス構造が実現される。以下の説明において、ＰＮ接合ベースの電子デバイスは、主に、ゲートターンオフサイリスタ（ＧＴＯ）である。しかし、本明細書で開示されている本発明の概念は、それに限定されない。本明細書で開示されている本発明の概念は、例えば、バイポーラ接合トランジスタ（ＢＪＴ）、ＭＯＳ制御サイリスタ（ＭＣＴ）、または同様のものなどの他の種類のＰＮ接合ベースの電子デバイスに等しく適用可能である。
[0020]図２Ａから２Ｅは、ＧＴＯ ３０および本開示の一実施形態によりＧＴＯ ３０を作製するプロセスを例示する。図２Ａに例示されているように、ＧＴＯ ３０の作製は、交互供給ドーピング型を有する所望の半導体材料の多数の半導体層３４から４２を含む構造３２から始まる。好ましい実施形態において、半導体層３４から４２は、炭化ケイ素（ＳｉＣ）のエピタキシャル成長層である。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。構造３２は、高濃度にドーピングされたＮ型半導体層３４、Ｎ型半導体層３４上のＰ型半導体層３６、Ｐ型エピタキシャル層３６上にエピタキシャル成長させたＮ型ベース層３８、高濃度にドーピングされ、Ｎ型ベース層３８上にあるＰ型半導体層４０、および非常に高濃度にドーピングされ、Ｐ型半導体層４０上にあるＰ型半導体層４２を備える。Ｐ型半導体層４０および４２は、本明細書では接触層とも称されうる。図示されていないが、当業者なら、半導体層３４から４２のうちの１つまたは複数が下層を備えうることを容易に理解するであろう。例えば、Ｐ型半導体層３６は、Ｎ型半導体層３４上のＰ型の下層（例えば、絶縁層）、およびＰ型の下層上の低濃度にドーピングされたＰ型の下層（例えば、ドリフト層）を備えることができる。本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、１立方センチメートル（ｃｍ３）当たりのキャリア（つまり、電子または正孔）数、約１×１０１８個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、１ｃｍ３当たりのキャリア数、約５×１０１８から２×１０２０個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、１ｃｍ３当たりのキャリア数、約１×１０１７個以下であるドーピングレベルを有する。
[0021]図２Ｂに例示されているように、Ｐ型半導体層４０および４２は、エッチング後にＰ型半導体層４０および４２がＧＴＯ ３０のアノードを形成するように、下のＮ型ベース層３８までエッチングされる。一実施形態では、Ｐ型半導体層４０および４２は、反応性イオンエッチング（ＲＩＥ）を介してエッチングされる。Ｎ型半導体層３４は、ＧＴＯ ３０のカソードを形成する。図示されているように、エッチングプロセスの結果、ＧＴＯ ３０のアノードを形成するＰ型半導体層４０および４２の側壁表面４４とＮ型ベース層３８の表面４６の両方における結晶構造に実質的な損傷が生じている。次に、図２Ｃに例示されているように、Ｎ＋ウェル４８がイオン注入を介して図示されているようにＮ型ベース層３８内に形成され、Ｎ＋ウェル４８は、ＧＴＯ ３０のゲートを形成する。この実施形態のＧＴＯ ３０は、２つのＮ＋ウェル４８、したがって２つのゲートを備えるが、ＧＴＯ ３０は、代替的に、１つのＮ＋ウェル４８のみと、１つのゲートとを備えることができることに留意されたい。ＧＴＯ ３０のアノード、カソード、およびゲート（複数可）は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。
[0022]この実施形態では、ＧＴＯ ３０のアノードを形成するＰ型半導体層４０および４２の側壁表面４４とＮ型ベース層３８の表面４６で結晶構造に損傷が生じる結果発生する界面電荷、または表面トラップを低減するか、または排除するために、Ｎ型ベース層３８の表面４６、ならびにＧＴＯ ３０のアノードを形成するＰ型半導体層４０および４２の側壁表面４４の上に半導体レッジ層５０をエピタキシャル成長させる。この実施形態では、半導体レッジ層５０が、半導体層３４から４２と同じ材料から形成され、低濃度にドーピングされたＮ型（Ｎ−）または低濃度にドーピングされたＰ型（Ｐ−）のいずれかである。一実施形態では、半導体層３４から４２および半導体レッジ層５０は両方とも、ＳｉＣから形成される。半導体レッジ層５０は、低濃度にドーピングされているため、半導体レッジ層５０は、高い抵抗を有し、これにより、ＧＴＯ ３０のゲート（複数可）へのＧＴＯ ３０のアノードのショートが防止される。さらに、半導体レッジ層５０は、エピタキシャル成長層なので、半導体レッジ層５０は、二酸化ケイ素（ＳｉＯ２）および窒化ケイ素（ＳｉＮ）などの従来のパッシベーション層に比べて表面４４および４６の改善されたパッシベーションをもたらす高品質材料層である。それに加えて、本明細書で再成長プロセスとも称されうる、半導体レッジ層５０のエピタキシャル成長を行う際に、表面４４および４６上の損傷材料の一部が蒸発により取り除かれるように再成長プロセスの一部としてＧＴＯ ３０が加熱され、これにより、表面４４および４６の品質を改善し、表面４４および４６における界面電荷を低減することができる。半導体レッジ層５０によってもたらされるパッシベーションの結果として、表面４４および４６における界面電荷は低減され、これにより、ＧＴＯ ３０の頂部トランジスタのゲイン（β）が高まり、次いで、これにより、ＧＴＯ ３０のターンオン電流（ＩＧ，ＴＵＲＮ−ＯＮ）が減少する。
[0023]好ましくは、半導体レッジ層５０のドーピングレベルおよび厚さは、表面４４および４６の界面電荷の量を補償するように最適化される。より具体的には、半導体レッジ層５０の電荷（ＱＬＥＤＧＥ）は
ＱＬＥＤＧＥ＝ｑ・ｔＬＥＤＧＥ・ＮＬＥＤＧＥ
と定義することができ、
ただし式中、ｑは、１つの電子／正孔の電子電荷の大きさであり、ｔＬＥＤＧＥは、半導体レッジ層５０の厚さであり、ＮＬＥＤＧＥは、半導体レッジ層５０のドーピングレベルである。次いで、半導体レッジ層５０の厚さ（ｔＬＥＤＧＥ）および半導体レッジ層５０のドーピングレベル（ＮＬＥＤＧＥ）が、
ＱＬＥＤＧＥ＝ｑ・ｔＬＥＤＧＥ・ＮＬＥＤＧＥ≒ＱＩＮＴＥＲＦＡＣＥ，
となるように最適化することができ、
ただし式中、ＱＩＮＴＥＲＦＡＣＥは、界面電荷である。界面電荷（ＱＩＮＴＥＲＦＡＣＥ）は、例えば、シミュレーションまたは実験などの好適な技術を使用して決定することができる。一実施形態では、半導体レッジ層５０のドーピングレベル（ＮＬＥＤＧＥ）は、１ｃｍ３当たりのキャリア数、約５×１０１５から１×１０１７個までの範囲内であり、半導体レッジ層５０の厚さ（ｔＬＥＤＧＥ）は、約１０００から３０００オングストロームまでの範囲内である。対照的に、一実施形態では、Ｎ型ベース層３８は、１ｃｍ３当たりの電子数、約１×１０１７から１×１０１８個までの範囲内のドーピングレベル、および約０．５から５マイクロメートルまでの範囲内の厚さを有する。しかし、その厚さに対して、Ｎ型ベース層３８の厚さは反比例することに留意されたい。例えば、Ｎ型ベース層３８は、１ｃｍ３当たりの電子数１×１０１７個のドーピングレベルに対して５マイクロメートルの厚さ、または１ｃｍ３当たりの電子数１×１０１８個のドーピングレベルに対して０．５マイクロメートルの厚さを有することができる。
[0024]適宜、図２Ｅに例示されているように、パッシベーション層５２は、半導体レッジ層５０の上に形成されうる。パッシベーション層５２は、例えば、ＳｉＯ２、ＳｉＮ、または他の好適な材料から形成することができる。図２Ｄおよび２Ｅの半導体レッジ層５０は、Ｐ型半導体層４０および４２の側壁表面４４とＮ型ベース層３８の表面４６の両方を覆うが、本開示は、それに限定されないことに留意されたい。別の実施形態では、半導体レッジ層５０はＮ型ベース層３８の表面４６を覆うが、ＧＴＯ ３０のアノードを形成するＰ型半導体層４０および４２の側壁表面４４の上を覆わないように半導体レッジ層５０を作製することができる。この場合、パッシベーション層５２は、半導体レッジ層５０と、Ｐ型半導体層４０および４２の露出された表面とを覆うことができる。
[0025]図２Ａから２ＥのＧＴＯ ３０は、Ｐ型ＧＴＯであるが、図３に例示されているように、Ｎ型ＧＴＯ ５４にも同じ概念が適用されうる。図示されているように、ＧＴＯ ５４は、交互供給ドーピング型を有する所望の半導体材料の多数の半導体層５６から６４を含む。好ましい実施形態において、半導体層５６から６４は、ＳｉＣのエピタキシャル成長層である。しかし、本開示は、それに限定されない。本開示を読めば当業者なら理解するように、他の半導体材料も使用されうる。半導体層５６から６４は、高濃度にドーピングされ、ＧＴＯ ５４のカソードとして使用されるＰ型半導体層５６、Ｐ型半導体層５６上のＮ型半導体層５８、Ｎ型半導体層５８上にエピタキシャル成長させたＰ型ベース層６０、高濃度にドーピングされ、Ｐ型ベース層６０上にあるＮ型半導体層６２、および非常に高濃度にドーピングされ、Ｎ型半導体層６２上にあるＮ型半導体層６４を備える。ここでもまた、図示されていないが、当業者なら、半導体層５６から６４のうちの１つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、Ｎ型半導体層５８は、Ｐ型半導体層５６上のＮ型の下層（例えば、絶縁層）、およびＮ型の下層上の低濃度にドーピングされたＮ型の下層（例えば、ドリフト層）を備えることができる。
[0026]Ｎ型半導体層６２および６４は、エッチング後にＮ型半導体層６２および６４がＧＴＯ ５４のアノードを形成するように、下のＰ型ベース層６０までエッチングされる。一実施形態では、Ｎ型半導体層６２および６４は、ＲＩＥを介してエッチングされる。エッチングプロセスの結果、ＧＴＯ ５４のアノードを形成するＮ型半導体層６２および６４の側壁表面とＰ型ベース層６０の表面の両方における結晶構造に実質的な損傷が生じている。Ｐ＋ウェル６６は、図示されているようにＰ型ベース層６０内に形成され、Ｐ＋ウェル６６は、ＧＴＯ ５４のゲートを形成する。ここでもまた、この実施形態のＧＴＯ ５４は、２つのＰ＋ウェル６６、したがって２つのゲートを備えるが、ＧＴＯ ５４は、代替的に、１つのＰ＋ウェル６６のみと、１つのゲートとを備えることができることに留意されたい。ＧＴＯ ５４のアノード、カソード、およびゲート（複数可）は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。
[0027]この実施形態では、ＧＴＯ ５４のアノードを形成するＮ型半導体層６２および６４の側壁表面とＰ型ベース層６０の表面に損傷が生じる結果発生する界面電荷、または表面トラップを低減するか、または排除するために、Ｐ型ベース層６０の表面、ならびにＧＴＯ ５４のアノードを形成するＮ型半導体層６２および６４の側壁表面の上に半導体レッジ層６８をエピタキシャル成長させる。この実施形態では、半導体レッジ層６８が、半導体層５６から６４と同じ材料から形成され、低濃度にドーピングされたＮ型（Ｎ−）または低濃度にドーピングされたＰ型（Ｐ−）のいずれかである。一実施形態では、半導体層５６から６４および半導体レッジ層６８は両方とも、ＳｉＣから形成される。半導体レッジ層６８は、低濃度にドーピングされているため、半導体レッジ層６８は、高い抵抗を有し、これにより、ＧＴＯ ５４のゲート（複数可）へのＧＴＯ ５４のアノードのショートが防止される。さらに、半導体レッジ層６８は、エピタキシャル成長層なので、半導体レッジ層６８は、ＳｉＯ２およびＳｉＮの層などの従来のパッシベーション層に比べたときに、ＧＴＯ ５４のアノードを形成するＮ型半導体層６２および６４の側壁表面ならびにＰ型ベース層６０の表面の改善されたパッシベーションをもたらす高品質材料層である。それに加えて、本明細書で再成長プロセスとも称されうる、半導体レッジ層６８のエピタキシャル成長を行う際に、ＧＴＯ ５４のアノードを形成するＮ型半導体層６２および６４の側壁表面ならびにＰ型ベース層６０の表面上の損傷材料の一部が蒸発により取り除かれるように再成長プロセスの一部としてＧＴＯ ５４が加熱されうる。その結果、界面電荷、または表面トラップの数が低減される。半導体レッジ層６８によってもたらされるパッシベーションの結果として、ＧＴＯ ５４の頂部トランジスタのゲイン（β）が高まり、次いで、これにより、ＧＴＯ ５４のターンオン電流（ＩＧ，ＴＵＲＮ−ＯＮ）が減少する。
[0028]好ましくは、半導体レッジ層６８のドーピングレベルおよび厚さは、ＧＴＯ ５４のアノードを形成するＮ型半導体層６２および６４の側壁表面とＰ型ベース層６０の表面において界面電荷の量を補償するように最適化される。より具体的には、半導体レッジ層６８の電荷（ＱＬＥＤＧＥ）は
ＱＬＥＤＧＥ＝ｑ・ｔＬＥＤＧＥ・ＮＬＥＤＧＥ
と定義することができ、
ただし式中、ｑは、１つの電子／正孔の電子電荷の大きさであり、ｔＬＥＤＧＥは、半導体レッジ層６８の厚さであり、ＮＬＥＤＧＥは、半導体レッジ層６８のドーピングレベルである。次いで、半導体レッジ層６８の厚さ（ｔＬＥＤＧＥ）および半導体レッジ層６８のドーピングレベル（ＮＬＥＤＧＥ）が、
ＱＬＥＤＧＥ＝ｑ・ｔＬＥＤＧＥ・ＮＬＥＤＧＥ≒ＱＩＮＴＥＲＦＡＣＥ，
となるように最適化することができ、
ただし式中、ＱＩＮＴＥＲＦＡＣＥは、界面電荷である。界面電荷（ＱＩＮＴＥＲＦＡＣＥ）は、例えば、シミュレーションまたは実験などの好適な技術を使用して決定することができる。一実施形態では、半導体レッジ層６８のドーピングレベル（ＮＬＥＤＧＥ）は、１ｃｍ３当たりのキャリア数、約５×１０１５から１×１０１７個までの範囲内であり、半導体レッジ層６８の厚さ（ｔＬＥＤＧＥ）は、約１０００から３０００オングストロームまでの範囲内である。対照的に、一実施形態では、Ｐ型ベース層６０は、１ｃｍ３当たりの正孔数、約１×１０１７から１×１０１８個までの範囲内のドーピングレベル、および約０．５から５マイクロメートルまでの範囲内の厚さを有する。
[0029]適宜、図示されているように、パッシベーション層７０は、半導体レッジ層６８の上に形成されうる。パッシベーション層７０は、例えば、ＳｉＯ２、ＳｉＮ、または他の好適な材料から形成することができる。図３の半導体レッジ層６８は、Ｎ型半導体層６２および６４の側壁表面とＰ型ベース層６０の表面の両方を覆うが、本開示は、それに限定されないことに留意されたい。別の実施形態では、半導体レッジ層６８は、Ｐ型ベース層６０の表面を覆うが、ＧＴＯ ５４のアノードを形成するＮ型半導体層６２および６４の側壁表面を覆わないように半導体レッジ層６８を作製することができる。この場合、パッシベーション層７０は、半導体レッジ層６８ならびにＮ型半導体層６２および６４の露出された表面を覆うことができる。
[0030]図４Ａから４Ｇは、ＧＴＯ ７２および本開示の別の実施形態によりＧＴＯ ７２を作製するプロセスを例示する。図４Ａに例示されているように、ＧＴＯ ７２の作製は、交互供給ドーピング型を有する所望の半導体材料の多数の半導体層７６から８４を含む構造７４から始まる。構造７４は、高濃度にドーピングされたＮ型半導体層７６、Ｎ型半導体層７６上のＰ型半導体層７８、Ｐ型半導体層７８上にエピタキシャル成長させたＮ型ベース層８０、高濃度にドーピングされ、Ｎ型ベース層８０上にあるＰ型半導体層８２、および非常に高濃度にドーピングされ、Ｐ型半導体層８２上にあるＰ型半導体層８４を備える。この実施形態では、半導体層７６から８４は、ＳｉＣのエピタキシャル成長層である。しかし、本開示は、それに限定されない。以下で説明するが、本開示を読めば当業者なら理解するように、アノードの側壁表面に対応する平面上の熱酸化率がＮ型ベース層８０の表面に対応する平面上の熱酸化率より大きい他の半導体材料も使用されうる。ここで、図示されていないが、当業者なら、半導体層７６から８４のうちの１つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、Ｐ型半導体層７８は、Ｎ型半導体層７６上のＰ型の下層（例えば、絶縁層）、およびＰ型の下層上の低濃度にドーピングされたＰ型の下層（例えば、ドリフト層）を備えることができる。ここでもまた、本明細書で使用されているように、特に断りのない限り、高濃度にドーピングされた半導体層は、１ｃｍ３当たりのキャリア数、約１×１０１８個以上であるドーピングレベルを有し、非常に高濃度にドーピングされた半導体層は、１ｃｍ３当たりのキャリア数、約５×１０１８から２×１０２０個までの範囲内であるドーピングレベルを有し、低濃度にドーピングされた半導体層は、１ｃｍ３当たりのキャリア数、約１×１０１７個以下であるドーピングレベルを有する。
[0031]図４Ｂに例示されているように、Ｐ型半導体層８２および８４は、エッチング後にＰ型半導体層８２および８４がＧＴＯ ７２のアノードを形成するように、下のＮ型ベース層８０までエッチングされる。一実施形態では、Ｐ型半導体層８２および８４は、ＲＩＥを介してエッチングされる。Ｎ型半導体層７６は、ＧＴＯ ７２のカソードを形成する。図示されているように、エッチングプロセスの結果、ＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６とＮ型ベース層８０の表面８８の両方における結晶構造に実質的な損傷が生じている。次に、図４Ｃに例示されているように、Ｎ＋ウェル９０がイオン注入を介して図示されているようにＮ型ベース層８０内に形成され、Ｎ＋ウェル９０は、ＧＴＯ ７２のゲートを形成する。この実施形態のＧＴＯ ７２は、２つのＮ＋ウェル９０、したがって２つのゲートを備えるが、ＧＴＯ ７２は、代替的に、１つのＮ＋ウェル９０のみと、１つのゲートとを備えることができることに留意されたい。ＧＴＯ ７２のアノード、カソード、およびゲート（複数可）は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。
[0032]この実施形態では、界面電荷、または表面トラップを低減するか、または排除するために、Ｎ型ベース層８０と同じドーピング型の高濃度にドーピングされた半導体レッジ層が、Ｎ型ベース層８０の表面８８上に形成される。以下で詳述するように、高濃度にドーピングされた半導体レッジ層は、高濃度にドーピングされた半導体レッジ層とＮ型ベース層８０との間にドーピング勾配を生じる。このドーピング勾配は、Ｎ型ベース層８０内に注入された電子をＮ型ベース層８０の表面８８上の界面電荷、または表面トラップから遠ざける反発力を生み出す作用をする電界を発生する。その結果、ＧＴＯ ７２の頂部トランジスタのゲイン（β）が、従来のＧＴＯ １０と比較して実質的に増大し（図１Ａから１Ｃ）、次いで、これにより、ＧＴＯ ７２のターンオン電流（ＩＧ，ＴＵＲＮ−ＯＮ）が減少する。
[0033]高濃度にドーピングされた半導体レッジ層を作製するために、この実施形態では、図４Ｄに例示されているように、Ｎ型ベース層８０の表面８８ならびにＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６の上に、高濃度にドーピングされたＮ型層９２をエピタキシャル成長させる。この高濃度にドーピングされたＮ型層９２は、半導体層７６から８４と同じ材料から形成される。そのため、この実施形態では、半導体層７６から８４および高濃度にドーピングされたＮ型層９２は、ＳｉＣから形成される。高濃度にドーピングされたＮ型層９２のドーピングレベルは、好ましくは、１ｃｍ３当たりの電子数、約１×１０１８個以上である。次に、熱酸化プロセスを実行して、ＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６上の高濃度にドーピングされたＮ型層９２の一部を取り除く。熱酸化プロセスは、例えば１時間などの所定の長さの時間にわたって例えば１１００℃などの所定の温度のオーブンまたは加熱炉内にＧＴＯ ７２を置くことによって実行されうる。
[0034]より具体的には、ケイ素（Ｓｉ）原子の層と炭素（Ｃ）原子の層を交互に並べたものから形成される。この実施形態では、Ｎ型ベース層８０の表面８８は、ケイ素（Ｓｉ）原子の層であり、本明細書ではＳｉＣのＳｉ面と称される。それとは対照的に、ＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６は、ケイ素（Ｓｉ）原子と炭素（Ｃ）原子を交互に並べたもので、本明細書ではＳｉＣのＡ面と称される。ＳｉＣのＡ面の熱酸化率は、ＳｉＣのＳｉ面の熱酸化率の約４倍以上である。ＳｉＣのＡ面とＳｉＣ面との間の熱酸化率の差を利用して、ＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６上にある高濃度にドーピングされたＮ型層９２の一部を取り除く。
[0035]なおいっそう具体的には、図４Ｅに例示されているように、熱酸化プロセスの前に高濃度にドーピングされたＮ型層９２の厚さの約２倍の厚さを有する酸化物９４がＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６上に形成されるまで、熱酸化プロセスの実行を続ける。酸化物９４の厚さの約半分は、犠牲になったＳｉＣ ９６である。そのようなものとして、酸化物９４の厚さは、高濃度にドーピングされたＮ型層９２の厚さの約２倍であるため、犠牲になったＳｉＣ ９６は、ＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６上の高濃度にドーピングされたＮ型層９２の一部である。しかし、Ｓｉ面の熱酸化率は、Ａ面上の熱酸化率の約１／４以下であるため、Ｎ型ベース層８０の表面上の高濃度にドーピングされたＮ型層９２の一部の表面上に形成された酸化物９８は、ＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６上に形成された酸化物９４の厚さの約１／４以下である。ここでもまた、酸化物９８の厚さの約半分は、犠牲になったＳｉＣ １００である。しかし、この場合、犠牲になったＳｉＣ １００の厚さは、熱酸化プロセスを実行する前のＮ型層８０の表面上の高濃度にドーピングされたＮ型層９２の厚さの約１／４以下に過ぎない。そのようなものとして、高濃度にドーピングされたＮ型層９２は、熱酸化プロセスを実行した後もＮ型ベース層８０の表面上に残るが、厚さは、熱酸化プロセスを実行する前の高濃度にドーピングされたＮ型層９２の厚さの３／４以上に縮小される。類似の方法で、Ｐ型半導体層８４の頂面上に酸化物が形成され、この酸化物を形成することで、Ｐ型半導体層８４の頂面上の高濃度にドーピングされたＮ型層９２の一部の約１／４以下が犠牲になる。
[0036]熱酸化プロセスおよびＰ型半導体層８２および８４の側壁表面８６上の高濃度にドーピングされたＮ型層９２の一部の除去が、図５により詳しく示されている。図５に例示されているように、熱酸化プロセスを実行する前に、高濃度にドーピングされたＮ型層９２は、厚さ（ｔΝ＋）を有する。次いで、ＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６上に形成された酸化物９４の厚さ（ｔＯＸ，Α−ＦＡＣＥ）が、熱酸化プロセスを実行する前の高濃度にドーピングされたＮ型層９２の厚さ（ｔＮ＋）の２倍に等しいか、または少なくともほぼ等しい。熱酸化プロセスにおいて、その結果得られる酸化物の厚さの半分は、犠牲になったＳｉＣである。そのようなものとして、厚さ（ｔＯＸ，Ａ−ＦＡＣＥ）は、高濃度にドーピングされたＮ型層９２の厚さ（ｔＮ＋）の２倍であるため、Ｐ型半導体層８２および８２の側壁表面８６上の高濃度にドーピングされたＮ型層９２が犠牲にされ酸化物９４を形成する。
[0037]しかし、Ａ面上の熱酸化率は、Ｓｉ面上の熱酸化率の約４倍以上であるため、Ｎ型ベース層８０の表面８８上の高濃度にドーピングされたＮ型層９２の一部に形成された酸化物９８の厚さ（ｔＯＸ，Ｓｉ−ＦＡＣＥ）は、Ｐ型半導体層８２および８４の側壁表面８６上に形成された酸化物９４の厚さ（ｔＯＸ，Ａ−ＦＡＣＥ）の約１／４以下である。その結果、Ｎ型ベース層８０の表面８８上の高濃度にドーピングされたＮ型層９２の約１／４以下が犠牲になる。Ｎ型ベース層８０の表面８８上の高濃度にドーピングされたＮ型層９２の残り部分は、Ｎ型ベース層８０の表面８８上に高濃度にドーピングされた半導体レッジ層１０２を形成する。
[0038]次に、図４Ｆに例示されているように、Ｎ型ベース層８０の表面８８上の高濃度にドーピングされたＮ型層９２の残り部分は、高濃度にドーピングされた半導体レッジ層１０２を形成する。例示的な一実施形態では、高濃度にドーピングされた半導体レッジ層１０２は、約０．５マイクロメートル以下の厚さを有する。それに加えて、次に、ＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の側壁表面８６上の酸化物９４ならびにＮ型ベース層８０の表面８８上の高濃度にドーピングされたＮ型層９２の残り部分の表面上の酸化物９８を取り除くことができる。この実施形態では、Ｐ型半導体層８４の頂面上の高濃度にドーピングされたＮ型層９２の残り部分もすでに取り除かれている。次いで、適宜、パッシベーション層１０４が、図４Ｇに例示されているように、高濃度にドーピングされた半導体レッジ層１０２、およびＧＴＯ ７２のアノードを形成するＰ型半導体層８２および８４の露出された表面の上に形成されうる。パッシベーション層１０４は、例えば、ＳｉＯ２、ＳｉＮ、または他の好適な材料から形成することができる。代替的一実施形態において、パッシベーション層１０４を形成する代わりに、酸化物９４および９８の全部または一部を、パッシベーション層としてＧＴＯ ７２上に残してもよい。
[0039]上で述べたように、高濃度にドーピングされた半導体レッジ層１０２は、高濃度にドーピングされた半導体レッジ層１０２とＮ型ベース層８０との間にドーピング勾配を生じる。一実施形態では、高濃度にドーピングされた半導体レッジ層１０２は、１ｃｍ３当たりの電子数、約１×１０１８個を超えるドーピングレベルを有し、Ｎ型ベース層８０は、１ｃｍ３当たりの電子数、約１×１０１７から１×１０１８個までの範囲内にあるドーピングレベルを有する。しかし、高濃度にドーピングされた半導体レッジ層１０２およびＮ型ベース層８０のドーピングレベルは、高濃度にドーピングされた半導体レッジ層１０２のドーピングレベルがＮ型ベース層８０のドーピングレベルより実質的に高くなるように選択される。一実施形態では、ドーピング勾配は、１ｃｍ当たり約１×１０５から１×１０８ｃｍ３までの範囲内である。高濃度にドーピングされた半導体レッジ層１０２およびＮ型ベース層８０から生じるドーピング勾配は、Ｎ型ベース層８０内に注入された電子をＮ型ベース層８０の表面８８上の界面電荷、または表面トラップから遠ざける反発力を生み出す作用をするドーピング勾配に比例する電界を発生する。その結果、従来のＧＴＯ １０と比べてＧＴＯ ７２の頂部トランジスタのゲイン（β）が実質的に高くなり（図１Ａから１Ｃ）、これにより、次いで、従来のＧＴＯ １０と比べてＧＴＯ ７２のターンオン電流（ＩＧ，ＴＵＲＮ−ＯＮ）が減少する。
[0040]図４Ａから４ＧのＧＴＯ ７２は、Ｐ型ＧＴＯであるが、図６に例示されているように、Ｎ型ＧＴＯ １０６にも同じ概念が適用されうる。図示されているように、ＧＴＯ １０６は、交互供給ドーピング型を有する所望の半導体材料の多数の半導体層１０８から１１６を含む。半導体層１０８から１１６は、高濃度にドーピングされたＰ型半導体層１０８、Ｐ型半導体層１０８上のＮ型半導体層１１０、Ｎ型半導体層１１０上にエピタキシャル成長させたＰ型ベース層１１２、高濃度にドーピングされ、Ｐ型ベース層１１２上にあるＮ型半導体層１１４、および非常に高濃度にドーピングされ、Ｎ型半導体層１１４上にあるＮ型半導体層１１６を備える。この実施形態では、半導体層１０８から１１６は、ＳｉＣのエピタキシャル成長層である。しかし、本開示は、それに限定されない。以下で説明するが、本開示を読めば当業者なら理解するように、アノードの側壁表面に対応する平面上の熱酸化率がＰ型ベース層１１２の表面に対応する平面上の熱酸化率より大きい他の半導体材料も使用されうる。ここで、図示されていないが、当業者なら、半導体層１０８から１１６のうちの１つまたは複数が下層を備えうることを容易に理解するであろうことに留意されたい。例えば、Ｎ型半導体層１１０は、Ｐ型半導体層１０８上のＮ型の下層（例えば、絶縁層）、およびＮ型の下層上の低濃度にドーピングされたＮ型の下層（例えば、ドリフト層）を備えることができる。
[0041]Ｎ型半導体層１１４および１１６は、エッチング後にＮ型半導体層１１４および１１６がＧＴＯ １０６のアノードを形成するように、下のＰ型ベース層１１２までエッチングされる。一実施形態では、Ｎ型半導体層１１４および１１６は、ＲＩＥを介してエッチングされる。Ｐ型半導体層１０８は、ＧＴＯ １０６のカソードを形成する。エッチングプロセスの結果、ＧＴＯ １０６のアノードを形成するＮ型半導体層１１４および１１６の側壁表面とＰ型ベース層１１２の表面の両方における結晶構造に実質的な損傷が生じている。Ｐ＋ウェル１１８は、図示されているようにイオン注入を介してＰ型ベース層１１２内に形成され、Ｐ＋ウェル１１８は、ＧＴＯ １０６のゲートを形成する。ここでもまた、この実施形態のＧＴＯ １０６は、２つのＰ＋ウェル１１８、したがって２つのゲートを備えるが、ＧＴＯ １０６は、代替的に、１つのＰ＋ウェル１１８のみと、１つのゲートとを備えることができることに留意されたい。ＧＴＯ １０６のアノード、カソード、およびゲート（複数可）は、より一般的に、本明細書では接触領域と称されうることにも留意されたい。
[0042]この実施形態では、界面電荷、または表面トラップを低減するか、または排除するために、Ｐ型ベース層１１２と同じドーピング型の高濃度にドーピングされた半導体レッジ層１２０が、Ｐ型ベース層１１２の表面上に形成される。好ましくは、高濃度にドーピングされた半導体レッジ層１２０は、高濃度にドーピングされた半導体レッジ層１０２に関して上で説明されているのと似た方法で形成される（図４Ｅ、図４Ｆ、および図５）。高濃度にドーピングされた半導体レッジ層１２０は、高濃度にドーピングされた半導体レッジ層１２０とＰ型ベース層１１２との間にドーピング勾配を生じる。一実施形態では、高濃度にドーピングされた半導体レッジ層１２０は、１ｃｍ３当たりの正孔数、約１×１０１８個を超えるドーピングレベルを有し、Ｐ型ベース層１１２は、１ｃｍ３当たりの正孔数、約１×１０１７から１×１０１８個までの範囲内にあるドーピングレベルを有する。しかし、高濃度にドーピングされた半導体レッジ層１２０およびＰ型ベース層１１２のドーピングレベルは、高濃度にドーピングされた半導体レッジ層１２０のドーピングレベルがＰ型ベース層１１２のドーピングレベルより実質的に高くなるように選択される。一実施形態では、ドーピング勾配は、１ｃｍ当たり約１×１０５から１×１０８ｃｍ３までの範囲内である。高濃度にドーピングされた半導体レッジ層１２０およびＰ型ベース層１１２から生じるドーピング勾配は、Ｐ型ベース層１１２内に注入された正孔をＰ型ベース層１１２の表面上の界面電荷、または表面トラップから遠ざける反発力を生み出す作用をするドーピング勾配に比例する電界を発生する。その結果、従来のＧＴＯ １０と比べてＧＴＯ １０６の頂部トランジスタのゲイン（β）が実質的に高くなり（図１Ａから１Ｃ）、これにより、次いで、従来のＧＴＯ １０と比べてＧＴＯ １０６のターンオン電流（ＩＧ，ＴＵＲＮ−ＯＮ）が減少する。パッシベーション層１２２は、高濃度にドーピングされた半導体レッジ層１２０、およびＧＴＯ １０６のアノードを形成するＮ型半導体層１１４および１１６の露出された側壁表面の上に形成されうる。
[0043]ここでもまた、本明細書ではＧＴＯ ３０、５４、７２、および１０６を重点的に説明しているが、本明細書で開示されている概念は、例えば、ＢＪＴ、ＭＣＴ、または同様のものなどのＰＮ接合ベースの他の種類のデバイスにも等しく適用可能であることに留意されたい。例えば、図２Ａから２Ｅ、図３、図４Ａから４Ｇ、および図６の構造は、それぞれ、底部半導体層３４、５６、７６、および１０８を省くことによって対応するＢＪＴを形成するように容易に変更できる。そこで、図２Ｅの構造を例にとると、Ｐ型半導体層４０および４２は、対応するＰＮＰ ＢＪＴのエミッタを形成することができ、Ｎ＋ウェル４８は、対応するＰＮＰ ＢＪＴのベースを形成することができ、Ｐ型半導体層３６は、対応するＰＮＰ ＢＪＴのコレクタを形成することができる。同様の方法で、本明細書で開示されている概念は、ＭＣＴにも適用可能である。
[0044]当業者なら、本開示の好ましい実施形態への改善形態および修正形態を理解するであろう。そのようなすべての改善形態および修正形態は、本明細書で開示されている概念および以下の請求項の範囲内にあると考えられる。

Claims (31)

  1. 複数の半導体層を備え、前記複数の半導体層が、
    電子デバイスの第１の接触領域を形成する高濃度にドーピングされたウェルを備える第１のドーピング型のベース層、および
    電子デバイスの第２の接触領域を形成し、前記第１のドーピング型と反対である第２のドーピング型である、前記ベース層上の１つまたは複数の接触層を備える構造と、
    前記ベース層の前記表面における界面電荷を不動態化する前記ベース層及び前記第２の接触領域の直上の半導体レッジ層と
    を備え、前記半導体レッジ層は前記ベース層の前記表面上の高濃度にドーピングされた半導体レッジ層であり、前記高濃度にドーピングされた半導体レッジ層は前記第１のドーピング型である電子デバイス。
  2. 前記高濃度にドーピングされた半導体レッジ層は、１立方センチメートル（ｃｍ３）当たりのキャリア数、約１×１０１８個以上である前記ドーピングレベルを有する請求項１に記載の電子デバイス。
  3. 前記ベース層は、１ｃｍ３当たりのキャリア数、約１×１０１７から１×１０１８個までの範囲内にあるドーピングレベルを有する請求項２に記載の電子デバイス。
  4. 前記高濃度にドーピングされた半導体レッジ層のドーピングレベルは、前記高濃度にドーピングされた半導体レッジ層から前記ベース層までのドーピング勾配が、前記ベース層内に注入された電荷キャリアを前記ベース層の前記表面における前記界面電荷から遠ざける反発力を生じる電界を発生するように前記ベース層のドーピングレベルより大きい請求項１に記載の電子デバイス。
  5. 前記ドーピング勾配は、１ｃｍ当たり約１×１０５から１×１０８立方セントメートル（ｃｍ３）までの範囲内にある請求項４に記載の電子デバイス。
  6. 前記複数の半導体層は、前記ベース層が形成される１つまたは複数の半導体層をさらに備え、前記１つまたは複数の半導体層の底面は、前記電子デバイスの第３の接触領域を形成する請求項１に記載の電子デバイス。
  7. 前記電子デバイスは、ゲートターンオフサイリスタ（ＧＴＯ）であり、前記第１の接触領域は、前記ＧＴＯのゲートであり、前記第２の接触領域は、前記ＧＴＯのアノードであり、前記第３の接触領域は、前記ＧＴＯのカソードである請求項６に記載の電子デバイス。
  8. 前記電子デバイスは、バイポーラ接合トランジスタ（ＢＪＴ）であり、前記第１の接触領域は、前記ＢＪＴのベースであり、前記第２の接触領域は、前記ＢＪＴのエミッタであり、前記第３の接触領域は、前記ＢＪＴのコレクタである請求項６に記載の電子デバイス。
  9. 前記電子デバイスは、ＭＯＳ制御サイリスタ（ＭＣＴ）である請求項１に記載の電子デバイス。
  10. 前記界面電荷は、前記１つまたは複数の接触層のエッチングを行って前記第２の接触領域を形成する結果生じる前記ベース層の少なくとも前記表面上の結晶損傷によって引き起こされる請求項１に記載の電子デバイス。
  11. 前記複数の半導体層および前記半導体レッジ層は、炭化ケイ素（ＳｉＣ）から形成される請求項１に記載の電子デバイス。
  12. 前記複数の半導体層および前記半導体レッジ層は、エピタキシャル成長半導体層である請求項１に記載の電子デバイス。
  13. 前記半導体レッジ層は、ほぼ前記１つ又は複数の接触層まで薄くされる、請求項１に記載の電子デバイス。
  14. 前記１又は複数の接触層の隣接端における前記半導体レッジ層の厚さは、実質的にゼロである、請求項１３に記載の電子デバイス。
  15. 電子デバイスを作製する方法であって、
    複数の半導体層を備える構造を設けるステップであって、前記複数の半導体層は第１のドーピング型のベース層と前記ベース層上の１つまたは複数の接触層とを備え、前記１つまたは複数の接触層は前記第１のドーピング型と反対の第２のドーピング型である、ステップと、
    前記１つまたは複数の接触層をエッチングして前記電子デバイスの第１の接触領域を形成するステップと、
    前記ベース層内に高濃度にドーピングされたウェルを設けて前記電子デバイスの第２の接触領域を形成するステップと、
    前記ベース層及び前記第１の接触領域の表面の直上に半導体レッジ層を設けるステップとを含み、前記半導体レッジ層は前記ベース層の前記表面における界面電荷を不動態化し、前記ベース層の前記表面上の高濃度にドーピングされた半導体レッジ層であり、前記第１のドーピング型である方法。
  16. 前記高濃度にドーピングされた半導体レッジ層は、１立方センチメートル（ｃｍ３）当たりのキャリア数、約１×１０１８個以上であるドーピングレベルを有する請求項１５に記載の方法。
  17. 前記ベース層は、１ｃｍ３当たりのキャリア数、約１×１０１７から１×１０１８個までの範囲内にあるドーピングレベルを有する請求項１６に記載の方法。
  18. 前記高濃度にドーピングされた半導体レッジ層のドーピングレベルは、前記高濃度にドーピングされた半導体レッジ層から前記ベース層までのドーピング勾配が、前記ベース層内に注入された電荷キャリアを前記ベース層の前記表面における前記界面電荷から遠ざける反発力を生じる電界を発生するように前記ベース層のドーピングレベルより大きい請求項１５に記載の方法。
  19. 前記ドーピング勾配は、１ｃｍ当たり約１×１０５から１×１０８立方セントメートル（ｃｍ３）までの範囲内にある請求項１８に記載の方法。
  20. 前記複数の半導体層は、前記ベース層の前記表面に隣接する前記１つまたは複数の接触層の側壁表面に対応する平面上の熱酸化率が前記ベース層の前記表面に対応する平面上の熱酸化率に比べて実質的に大きい半導体材料から形成され、前記半導体レッジ層を形成するステップは、
    前記１つまたは複数の接触層の前記側壁表面および前記ベース層の前記表面の上に前記第１のドーピング型である前記半導体材料の高濃度にドーピングされた層をエピタキシャル成長させるステップと、
    熱酸化プロセスを実行して、酸化物を前記高濃度にドーピングされた層の上に、前記１つまたは複数の接触層の前記側壁表面上にある前記高濃度にドーピングされた層の一部が前記熱酸化プロセスにおいて犠牲にされ、前記熱酸化プロセスの実行後に前記ベース層の前記表面上に残る前記高濃度にドーピングされた層の一部が前記高濃度にドーピングされた半導体レッジ層を形成するように成長させるステップとを含む請求項１５に記載の方法。
  21. 前記熱酸化プロセスを実行するステップは、前記１つまたは複数の接触層の前記側壁表面の上に成長させた前記酸化物の一部が前記熱酸化プロセスを実行する前の前記高濃度にドーピングされた層の厚さの２倍におおよそ等しくなるまで前記熱酸化プロセスを実行し続けるステップを含む請求項２０に記載の方法。
  22. 前記ベース層の前記表面に隣接する前記１つまたは複数の接触層の前記側壁表面に対応する前記平面上の前記熱酸化率は、前記ベース層の前記表面に対応する前記平面上の前記熱酸化率に比べて少なくとも約４倍大きい請求項２０に記載の方法。
  23. 前記半導体材料は、炭化ケイ素（ＳｉＣ）である請求項２０に記載の方法。
  24. 前記複数の半導体層は、前記ベース層が形成される１つまたは複数の半導体層をさらに備え、前記１つまたは複数の半導体層の底面は、前記電子デバイスの第３の接触領域を形成する請求項１５に記載の方法。
  25. 前記電子デバイスは、ゲートターンオフサイリスタ（ＧＴＯ）であり、前記第１の接触領域は、前記ＧＴＯのアノードであり、前記第２の接触領域は、前記ＧＴＯのゲートであり、前記第３の接触領域は、前記ＧＴＯのカソードである請求項２４に記載の方法。
  26. 前記電子デバイスは、バイポーラ接合トランジスタ（ＢＪＴ）であり、前記第１の接触領域は、前記ＢＪＴのエミッタであり、前記第２の接触領域は、前記ＢＪＴのベースであり、前記第３の接触領域は、前記ＢＪＴのコレクタである請求項２４に記載の方法。
  27. 前記電子デバイスは、ＭＯＳ制御サイリスタ（ＭＣＴ）である請求項１５に記載の方法。
  28. 前記界面電荷は、前記１つまたは複数の接触層のエッチングを行って前記第１の接触領域を形成する結果生じる前記ベース層の少なくとも前記表面上の結晶損傷によって引き起こされる請求項１５に記載の方法。
  29. 前記複数の半導体層および前記半導体レッジ層は、エピタキシャル成長半導体層である請求項１５に記載の方法。
  30. 前記半導体レッジ層は、ほぼ前記１又は複数の接触層まで薄くされる、請求項１５に記載の方法。
  31. 前記１又は複数の接触層の隣接端における前記半導体レッジ層の厚さは、実質的にゼロである、請求項３０に記載の方法。
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