JP5727475B2 - 高利得ワイドバンドギャップ・ダーリントン・トランジスタ及び関連する製造方法 - Google Patents
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- H01L29/1608—Silicon carbide
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Description
10b、12Ab、12Bb、16b、18b、80b、100b、112b、116b、112Ab、112Bb、800b:ベース端子
10c、12c、12Ac、12Bc、16c、18c、80c、100c、112c、116c、112Ac、112Bc、800c:コレクタ端子
10e、12e、12Ae、12Be、18e、80e、100w、112e、116e、112Ae、112Be、800e:エミッタ端子
12:ワイドバンドギャップ・バイポーラNPNドライバ・トランジスタQ1
12A:ワイドバンドギャップ・バイポーラNPNドライバ・トランジスタQ1A
12B:ワイドバンドギャップ・バイポーラNPNドライバ・トランジスタQ1B
16:ワイドバンドギャップ・バイポーラNPN出力トランジスタQ2
18、118:アバランシェBJTQ3
30:外部駆動回路
52:n型4H−SiC基板
54:n-ドリフト層
54’、 56’:p+領域
56:p型ベース層
56’:p+領域
56”:n型領域
56d、56d1、56d2、56o:メサ
58:n+エミッタ層
58a:エミッタ領域
58d、58d1、58d2、58o:エミッタ・フィンガ
60、60A、60B:トレンチ
80:ワイドバンドギャップ3段ダーリントン・トランジスタ
100:10kV型SiCダーリントン・トランジスタ・ユニットセル
100’、100”、100’’’:ダーリントン・トランジスタ
112、112’、112”、112A、112B:ドライバBJT
116、116’、116”、116’’’:出力BJT
115A、115B:導電配線
190:接合終端延長
195:ダーリントンダイ
300、310、405、415:線
800:10kV型3段SiCダーリントン・トランジスタ・ユニットセル
Claims (16)
- ドライバ・ベース端子、ドライバ・コレクタ端子、及びドライバ・エミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタと、
出力ベース端子、出力コレクタ端子、及び出力エミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタと、
を含み、前記出力コレクタ端子は前記ドライバ・コレクタ端子に結合され、前記出力ベース端子は前記ドライバ・エミッタ端子に結合されて、平面図において前記出力トランジスタの前記ドライバ・トランジスタに対する面積比が約3:1から約5:1までの間であるダーリントン対をもたらし、
前記出力ベース端子に結合されたベース端子、前記出力コレクタ端子に結合されたコレクタ端子、及び前記出力エミッタ端子に結合されたエミッタ端子を有するワイドバンドギャップ・バイポーラ・アバランシェ・トランジスタをさらに含む、
ことを特徴とするパッケージ化電力電子デバイス。 - 前記ドライバ及び出力コレクタ端子をもたらす共通コレクタ端子を上に含む、第1の導電型の基板と、
前記共通コレクタ端子とは反対の側の前記基板上にあり、前記基板のものより低いキャリア濃度を有する、前記第1の導電型のドリフト層と、
前記基板とは反対の側の前記ドリフト層上にあり、第1及び第2の電気的に絶縁されたメサを定めるトレンチを内部に含み、前記第1のメサはその上に前記ドライバ・ベース端子を含み、前記第2のメサはその上に前記出力ベース端子を含む、前記第1の導電型とは逆の第2の導電型のベース層と、
前記ドリフト層とは反対の側の前記ベース層上にあり、第1及び第2の電気的に絶縁された部分を含み、前記第1の部分はその上に前記ドライバ・エミッタ端子を含み、前記第2の部分はその上に前記出力エミッタ端子を含む、前記第1の導電型のエミッタ層と、
をさらに含むことを特徴とする、請求項1に記載のデバイス。 - 前記トレンチは、前記第1のメサの周囲を囲み、前記ベース層の前記第1及び第2のメサを約4μm又はそれより小さい距離だけ分離して、約10kV又はそれより小さい電圧において、前記ドライバ・トランジスタと前記出力トランジスタを電気的に絶縁することを特徴とする、請求項2に記載のデバイス。
- 前記ドライバ及び出力トランジスタは、炭化シリコン(SiC)バイポーラ接合トランジスタを含み、前記デバイスは、室温において約300を上回る電流利得を有することを特徴とする、請求項3に記載のデバイス。
- 前記出力トランジスタの前記ベース端子に隣接する前記ベース層の前記第2のメサ内の、前記エミッタ層の前記第2の部分上の前記出力エミッタ端子に電気的に接続された、前記第1の導電型の領域をさらに含み、
内部の前記第1の導電型の前記領域と前記ドリフト層との間の前記ベース層の部分は、前記エミッタ層の第2の部分と前記ドリフト層との間の前記ベース層の部分よりも薄く、前記デバイスの活性領域内に非破壊的アバランシェ電流路をもたらす、
ことを特徴とする、請求項4に記載のデバイス。 - 前記デバイスの前記電流利得は、前記出力トランジスタのコレクタ電流密度が増加するにつれて増加し、前記デバイスの前記電流利得は、前記デバイスの動作温度が上昇するにつれて減少することを特徴とする、請求項5に記載のデバイス。
- 前記ドライバ・トランジスタは、第2のドライバ・トランジスタを含み、かつ、
第1のドライバ・ベース端子、第1のドライバ・コレクタ端子、及び第1のドライバ・エミッタ端子を有する第1のワイドバンドギャップ・バイポーラ・ドライバ・トランジスタをさらに含み、
前記第1のドライバ・エミッタ端子は前記第2のドライバ・ベース端子に結合され、前記第1のドライバ・コレクタ端子は前記第2のドライバ・コレクタ端子及び出力コレクタ端子に結合される、
ことを特徴とする、請求項6に記載のデバイス。 - 前記第1のドライバ・トランジスタ、前記第2のドライバ・トランジスタ、及び前記出力トランジスタは、炭化シリコン(SiC)バイポーラ接合トランジスタを含み、前記デバイスは、約10,000を上回る電流利得を有することを特徴とする、請求項7に記載のデバイス。
- 前記ドリフト層は、
前記ベース層の前記第1のメサに隣接する前記トレンチの底部における前記ドリフト層内の、前記第2の導電型の第1の領域と、
前記ベース層の前記第2のメサに隣接する前記トレンチの底部における前記ドリフト層内の、前記第2の導電型の第2の領域と、
を含むことを特徴とする、請求項2に記載のデバイス。 - 前記トレンチは、前記ベース層を完全に貫通するようには延びず、
前記第1のメサと前記第2のメサとの間の前記トレンチの底部における前記ベース層内の、前記ドライバ・トランジスタと前記出力トランジスタを互いに電気的に絶縁するのに十分なドーパント濃度を含む、前記第1の導電型の領域をさらに含む、
ことを特徴とする、請求項2に記載のデバイス。 - パッケージ化電力電子デバイスを製造する方法であって、
基板上に、ドライバ・ベース端子、ドライバ・コレクタ端子、及びドライバ・エミッタ端子を有するワイドバンドギャップ・バイポーラ・ドライバ・トランジスタを準備するステップと、
基板上に、出力ベース端子、出力コレクタ端子、及び出力エミッタ端子を有するワイドバンドギャップ・バイポーラ出力トランジスタを準備するステップと、
を含み、前記出力コレクタ端子は前記ドライバ・コレクタ端子に結合され、前記出力ベース端子は前記ドライバ・エミッタ端子に結合されて、平面図において前記出力トランジスタの前記ドライバ・トランジスタに対する面積比が約3:1から約5:1までの間であるダーリントン対をもたらし、
前記出力ベース端子に結合されたベース端子、前記出力コレクタ端子に結合されたコレクタ端子、及び前記エミッタ端子に結合されたエミッタ端子を有するワイドバンドギャップ・バイポーラ・アバランシェ・トランジスタを準備するステップをさらに含み、
前記アバランシェ・トランジスタは、前記出力コレクタ端子と前記出力エミッタ端子との間に非破壊的アバランシェ電流路をもたらす、
ことを特徴とする方法。 - 前記ドライバ及び出力トランジスタを準備するステップは、
前記ドライバ及び出力コレクタ端子をもたらす共通コレクタ端子を上に含む、第1の導電型の基板を準備するステップと、
前記共通コレクタ端子とは反対の側の前記基板上にあり、前記基板よりも低いキャリア濃度を有する、前記第1の導電型のドリフト層を準備するステップと、
前記基板とは反対の側の前記ドリフト層上にあり、第1及び第2の電気的に絶縁されたメサを定めるトレンチを内部に含み、前記第1のメサはその上に前記ドライバ・ベース端子を含み、前記第2のメサはその上に前記出力ベース端子を含む、前記第1の導電型とは逆の第2の導電型のベース層を準備するステップと、
前記ドリフト層とは反対の側の前記ベース層上にあり、第1及び第2の電気的に絶縁された部分を含む、前記第1の部分はその上に前記ドライバ・エミッタ端子を含み、前記第2の部分はその上に前記出力エミッタ端子を含む、前記第1の導電型のエミッタ層を準備するステップと、
を含むことを特徴とする、請求項11に記載の方法。 - 前記基板は、約8度軸外しでカットされた4H−SiC基板を含み、
前記ドリフト層及び前記ベース層を準備するステップは、
前記基板上に、約5×1014cm-3のドーパント濃度を有する、前記第1の導電型の前記ドリフト層をエピタキシャル成長させるステップと、
前記ドリフト層上に、約6×1017cm-3のドーパント濃度を有する、前記第2の導電型の前記ベース層をエピタキシャル成長させるステップと、
を含むことを特徴とする、請求項12に記載の方法。 - 前記出力ベース端子に隣接する前記ベース層の前記第2のメサの内に、前記エミッタ層の前記第2の部分上の前記出力エミッタ端子に電気的に接続された前記第1の導電型の領域を形成するステップをさらに含み、
前記第1の導電型の前記領域と前記ドリフト層との間の距離は、前記エミッタ層の前記第2の部分と前記ドリフト層との間の距離よりも小さく、前記デバイスの活性領域内に非破壊的アバランシェ電流路をもたらす、
ことを特徴とする、請求項12に記載の方法。 - 第1のコレクタ、第1のエミッタ及び第1のベースを有する第1の炭化シリコン(SiC)バイポーラ接合トランジスタ(BJT)と、
前記第1のコレクタに結合された第2のコレクタと、前記第1のベースに結合され、これに電流を供給するように構成された第2のエミッタとを有する第2のSiC BJTと、
を含み、前記第1のSiC BJTの前記第2のSiC BJTに対する面積比は、約3:1から約5:1までの間にあり、
それぞれ、前記第1のコレクタ、前記第1のエミッタ、及び前記第1のベースに接続された第3のコレクタ、第3のエミッタ、及び第3のベースを有する第3のSiC BJTをさらに含み、
前記第3のSiC BJTのエミッタ・ベースのp−n接合は、前記第1のSiC BJTの対応するp−n接合よりも、コレクタ・ベースのp−n接合に近いので、前記第3のSiC BJTが、前記第1のコレクタと前記第1のエミッタとの間に非破壊的アバランシェ電流路をもたらす、
ことを特徴とするワイドバンドギャップ・ダーリントン・トランジスタ。 - 第1のコレクタ、第1のエミッタ及び第1のベースを有する第1の炭化シリコン(SiC)バイポーラ接合トランジスタ(BJT)と、
前記第1のコレクタに結合された第2のコレクタと、前記第1のベースに結合され、これに電流を供給するように構成された第2のエミッタとを有する第2のSiC BJTと、
を含み、前記第1のSiC BJTの前記第2のSiC BJTに対する面積比は、約3:1から約5:1までの間であり、
前記第1のコレクタに結合された第3のコレクタと、前記第2のSiC BJTの第2のベースに結合され、これに電流を供給するように構成された第3のエミッタと、外部駆動回路に結合されるように構成された第3のベースとを有する第3のSiC BJTと、
それぞれ、前記第1のコレクタ、前記第1のエミッタ、及び前記第1のベースに接続された第4のコレクタ、第4のエミッタ、及び第4のベースを有する第4のSiC BJTと、
をさらに含むことを特徴とするワイドバンドギャップ・ダーリントン・トランジスタ。
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