JP2003007714A - バイポーラトランジスタ及びその製造方法 - Google Patents
バイポーラトランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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Abstract
(57)【要約】
【課題】電流増幅率と耐圧の両者を高めることができる
と共に、スイッチ可能な最大電流を増加させることがで
きる大電力用バイポーラトランジスタ及びその製造方法
を提供する。 【解決手段】第１導電型の半導体基板と、半導体基板の
上に形成され、半導体基板より不純物濃度が低い第１導
電型のコレクタ層と、コレクタ層の上に形成される第２
導電型のベース層と、ベース層の上に形成される第１導
電型のエミッタ層と、コレクタ層及びベース層の側面を
覆う導電性膜とを有することを特徴とする。本発明によ
れば、コレクタ層及びベース層の側面を覆う導電性膜を
有するので、コレクタ層及びベース層の側面付近の電界
集中を緩和することができ、トランジスタの耐圧を向上
させることができる。また、コレクタ層の厚さを薄くす
ることができるので、電流増幅率を高めることができ
る。
と共に、スイッチ可能な最大電流を増加させることがで
きる大電力用バイポーラトランジスタ及びその製造方法
を提供する。 【解決手段】第１導電型の半導体基板と、半導体基板の
上に形成され、半導体基板より不純物濃度が低い第１導
電型のコレクタ層と、コレクタ層の上に形成される第２
導電型のベース層と、ベース層の上に形成される第１導
電型のエミッタ層と、コレクタ層及びベース層の側面を
覆う導電性膜とを有することを特徴とする。本発明によ
れば、コレクタ層及びベース層の側面を覆う導電性膜を
有するので、コレクタ層及びベース層の側面付近の電界
集中を緩和することができ、トランジスタの耐圧を向上
させることができる。また、コレクタ層の厚さを薄くす
ることができるので、電流増幅率を高めることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ及びその製造方法に関し、特に、大電力スイッチ
に用いられるバイポーラトランジスタ及びその製造方法
に関する。
ジスタ及びその製造方法に関し、特に、大電力スイッチ
に用いられるバイポーラトランジスタ及びその製造方法
に関する。
【０００２】
【従来の技術】大電力用の電子スイッチとして、バイポ
ーラトランジスタが広く利用されている。バイポーラト
ランジスタは、第一導電型（例えばｎ型）の半導体に第
二導電型（例えばｐ型）の半導体を接触させ、更に、そ
の第二導電型の半導体に第一導電型の半導体を接触させ
て、それぞれの半導体をエミッタ、ベース、コレクタと
するものである。
ーラトランジスタが広く利用されている。バイポーラト
ランジスタは、第一導電型（例えばｎ型）の半導体に第
二導電型（例えばｐ型）の半導体を接触させ、更に、そ
の第二導電型の半導体に第一導電型の半導体を接触させ
て、それぞれの半導体をエミッタ、ベース、コレクタと
するものである。
【０００３】図４は、バイポーラトランジスタを用いた
スイッチ回路の回路図である。このスイッチ回路では、
直列接続された負荷31と電源32が、バイポーラトランジ
スタ30のコレクタ端子35とエミッタ端子34とに接続され
る。そして、ベース端子33からエミッタ端子34にベース
電流（Ib）を流し、コレクタ端子35からエミッタ端子34
に流れるコレクタ電流(Ic)を変化させる。
スイッチ回路の回路図である。このスイッチ回路では、
直列接続された負荷31と電源32が、バイポーラトランジ
スタ30のコレクタ端子35とエミッタ端子34とに接続され
る。そして、ベース端子33からエミッタ端子34にベース
電流（Ib）を流し、コレクタ端子35からエミッタ端子34
に流れるコレクタ電流(Ic)を変化させる。
【０００４】この場合、ベース電流Ib=0のときはコレク
タ電流Ic=0となり、コレクタ−エミッタ間は高インピー
ダンス状態となって、バイポーラトランジスタ30はオフ
状態となる。一方、ベース電流Ibを所定の大きさにする
と、コレクタ−エミッタ間は低インピーダンス状態とな
り、バイポーラトランジスタ30はオン状態となる。
タ電流Ic=0となり、コレクタ−エミッタ間は高インピー
ダンス状態となって、バイポーラトランジスタ30はオフ
状態となる。一方、ベース電流Ibを所定の大きさにする
と、コレクタ−エミッタ間は低インピーダンス状態とな
り、バイポーラトランジスタ30はオン状態となる。
【０００５】図５は、このような大電力用スイッチに使
用されるメサ型バイポーラトランジスタの断面図であ
る。メサ型バイポーラトランジスタは、不純物濃度が高
いn型（n+）半導体基板1の上に、不純物濃度が低いn型
(n-)半導体層2、p型半導体層3及びn型半導体層4が順次
積層され、npn-n+型トランジスタとして構成される。こ
の場合、n型半導体基板1とn型半導体層2がコレクタとし
て、p型半導体層3がベースとして、n型半導体層4がエミ
ッタとして機能する。
用されるメサ型バイポーラトランジスタの断面図であ
る。メサ型バイポーラトランジスタは、不純物濃度が高
いn型（n+）半導体基板1の上に、不純物濃度が低いn型
(n-)半導体層2、p型半導体層3及びn型半導体層4が順次
積層され、npn-n+型トランジスタとして構成される。こ
の場合、n型半導体基板1とn型半導体層2がコレクタとし
て、p型半導体層3がベースとして、n型半導体層4がエミ
ッタとして機能する。
【０００６】n型半導体層4（以下、エミッタ層4とい
う）は、p型半導体層3（以下、ベース層3という）の上
に櫛歯状に形成され、エミッタ層4及びベース層3が外部
に露出した部分に、エミッタ電極5及びベース電極6が形
成される。また、n型半導体基板1の裏側にコレクタ電極
7が形成される。なお、図５において、n型半導体層2
（以下、コレクタ層2という）の側壁は、n型半導体基板
1に対して角度θをなすように形成される。
う）は、p型半導体層3（以下、ベース層3という）の上
に櫛歯状に形成され、エミッタ層4及びベース層3が外部
に露出した部分に、エミッタ電極5及びベース電極6が形
成される。また、n型半導体基板1の裏側にコレクタ電極
7が形成される。なお、図５において、n型半導体層2
（以下、コレクタ層2という）の側壁は、n型半導体基板
1に対して角度θをなすように形成される。
【０００７】図６は、図５に示した大電力用バイポーラ
トランジスタの不純物濃度プロファイルの例である。横
軸は、エミッタ電極5とエミッタ層4の界面からの深さを
示し、縦軸は不純物濃度を示す。
トランジスタの不純物濃度プロファイルの例である。横
軸は、エミッタ電極5とエミッタ層4の界面からの深さを
示し、縦軸は不純物濃度を示す。
【０００８】通常、エミッタ層4は1019/cm3以上の不純
物濃度に設定され、ベース層3は1017〜1018/cm3程度の
不純物濃度に設定される。また、ベース層3の幅は、ス
イッチング速度と電流増幅率を低下させないように、1.
0μｍ以下に設定される。一方、コレクタ層2は、1015/c
m3以下の不純物濃度に設定され、コレクタ層2の幅は、
要求耐圧が大きくなるほど厚く設定される。
物濃度に設定され、ベース層3は1017〜1018/cm3程度の
不純物濃度に設定される。また、ベース層3の幅は、ス
イッチング速度と電流増幅率を低下させないように、1.
0μｍ以下に設定される。一方、コレクタ層2は、1015/c
m3以下の不純物濃度に設定され、コレクタ層2の幅は、
要求耐圧が大きくなるほど厚く設定される。
【０００９】一方、このようなメサ型の大電力用バイポ
ーラトランジスタでは、IEEE transactions on Electro
n Devices 誌の1964年、ED-11巻、313頁に記載されてい
るように、エミッタ−コレクタ間に電圧をかけた場合
に、コレクタ層2の側壁に電界が集中する。この場合、
コレクタ層2の側壁の電界強度Eeと、コレクタ層2内部の
電界強度Ecの比（Ee/Ec）は、コレクタ層2の側壁と半導
体基板1の角度θに依存し、角度θが90°に近い場合はE
e/Ec＝２程度になる。
ーラトランジスタでは、IEEE transactions on Electro
n Devices 誌の1964年、ED-11巻、313頁に記載されてい
るように、エミッタ−コレクタ間に電圧をかけた場合
に、コレクタ層2の側壁に電界が集中する。この場合、
コレクタ層2の側壁の電界強度Eeと、コレクタ層2内部の
電界強度Ecの比（Ee/Ec）は、コレクタ層2の側壁と半導
体基板1の角度θに依存し、角度θが90°に近い場合はE
e/Ec＝２程度になる。
【００１０】図７は、メサ型の大電力用バイポーラトラ
ンジスタの電位分布を示す断面図である。図７では、コ
レクタ層2とベース層3の空乏層領域11を網掛けで示し、
コレクタ層2の等電位分布曲線41を点線で示す。
ンジスタの電位分布を示す断面図である。図７では、コ
レクタ層2とベース層3の空乏層領域11を網掛けで示し、
コレクタ層2の等電位分布曲線41を点線で示す。
【００１１】前述のように、メサ型の大電力用バイポー
ラトランジスタでは、コレクタ層2の側壁の電界集中部
分40の電界強度Eeは、コレクタ層2内の電界強度Ecの約
２倍となるので、コレクタ層2の側壁部分で絶縁破壊
（アバランシェ降伏）が起きないように、コレクタ層2
の厚さと比抵抗値が設定される。例えば、エミッタ−コ
レクタ間の耐圧が500V必要であれば、コレクタ層2は、5
00Vの約２倍の1000Vでもアバランシェ降伏を起こさない
ように、厚さと比抵抗値が設定される。
ラトランジスタでは、コレクタ層2の側壁の電界集中部
分40の電界強度Eeは、コレクタ層2内の電界強度Ecの約
２倍となるので、コレクタ層2の側壁部分で絶縁破壊
（アバランシェ降伏）が起きないように、コレクタ層2
の厚さと比抵抗値が設定される。例えば、エミッタ−コ
レクタ間の耐圧が500V必要であれば、コレクタ層2は、5
00Vの約２倍の1000Vでもアバランシェ降伏を起こさない
ように、厚さと比抵抗値が設定される。
【００１２】一般に、空乏層領域11でアバランシェ降伏
を起こす電圧を理論耐圧と呼ぶが、トランジスタに実際
にかけることができる電圧が理論耐圧より低下するの
は、トランジスタの側壁表面で電界集中が起こり、そこ
で耐圧破壊が起きるためである。メサ型のバイポーラト
ランジスタでは、前述のように、側壁に内部の約２倍の
電界がかかるので、理論耐圧の約半分が実際耐圧にな
る。
を起こす電圧を理論耐圧と呼ぶが、トランジスタに実際
にかけることができる電圧が理論耐圧より低下するの
は、トランジスタの側壁表面で電界集中が起こり、そこ
で耐圧破壊が起きるためである。メサ型のバイポーラト
ランジスタでは、前述のように、側壁に内部の約２倍の
電界がかかるので、理論耐圧の約半分が実際耐圧にな
る。
【００１３】このように、メサ型の大電力用バイポーラ
トランジスタにおいて、コレクタ層2の厚さは耐圧の観
点から設定される。しかし、コレクタ層2の厚さを増す
と、Kirk効果により電流増幅率が低下する。特に、メサ
型のバイポーラトランジスタを大電流で低電圧動作させ
ると、電流増幅率の低下は著しくなる。
トランジスタにおいて、コレクタ層2の厚さは耐圧の観
点から設定される。しかし、コレクタ層2の厚さを増す
と、Kirk効果により電流増幅率が低下する。特に、メサ
型のバイポーラトランジスタを大電流で低電圧動作させ
ると、電流増幅率の低下は著しくなる。
【００１４】Kirk効果は、ベース広がり効果とも呼ば
れ、ベース電流における再結合電流の割合が大きくな
り、増幅に寄与するベース−エミッタ間の注入電流の割
合が小さくなって電流増幅率が低下する現象をいう。
れ、ベース電流における再結合電流の割合が大きくな
り、増幅に寄与するベース−エミッタ間の注入電流の割
合が小さくなって電流増幅率が低下する現象をいう。
【００１５】図８は、Kirk効果発生時のトランジスタ内
部のキャリア分布図である。バイポーラトランジスタを
オン状態にさせてコレクタ層2からエミッタ層4に電流を
流すと、エミッタ層4の電子がベース層3を通り越してn-
のコレクタ層2に流れ込み、ベース層3からコレクタ層2
にコレクタ層2内の電荷が中性になるようにホールが流
れ込む。
部のキャリア分布図である。バイポーラトランジスタを
オン状態にさせてコレクタ層2からエミッタ層4に電流を
流すと、エミッタ層4の電子がベース層3を通り越してn-
のコレクタ層2に流れ込み、ベース層3からコレクタ層2
にコレクタ層2内の電荷が中性になるようにホールが流
れ込む。
【００１６】Kirk効果発生時は、ベース電流における再
結合電流の割合が大きくなり、増幅に寄与するベース−
エミッタ間の注入電流の割合が小さくなるので、結果的
に電流増幅率が低下する。この場合、コレクタ層2の厚
さを増すと、再結合領域が広がって再結合電流の割合が
大きくなり、電流増幅率は更に低下する。
結合電流の割合が大きくなり、増幅に寄与するベース−
エミッタ間の注入電流の割合が小さくなるので、結果的
に電流増幅率が低下する。この場合、コレクタ層2の厚
さを増すと、再結合領域が広がって再結合電流の割合が
大きくなり、電流増幅率は更に低下する。
【００１７】
【発明が解決しようとする課題】このように、従来の大
電力用バイポーラトランジスタでは、耐圧と電流増幅率
の両者を同時に高めることが困難であった。即ち、コレ
クタ層2の厚さを増して耐圧を向上させると、Kirk効果
により電流増幅率が低下してしまう。このため、従来か
ら、コレクタ層2の厚さを薄くして電流増幅率を高める
と共に、必要な耐圧を確保する工夫がされてきた。
電力用バイポーラトランジスタでは、耐圧と電流増幅率
の両者を同時に高めることが困難であった。即ち、コレ
クタ層2の厚さを増して耐圧を向上させると、Kirk効果
により電流増幅率が低下してしまう。このため、従来か
ら、コレクタ層2の厚さを薄くして電流増幅率を高める
と共に、必要な耐圧を確保する工夫がされてきた。
【００１８】図９は、ガードリングを用いてコレクタ層
2の周辺の電界を緩和させ、必要な耐圧を確保する従来
のトランジスタの断面図である。この例は、トランジス
タをメサ構造とせず、トランジスタの周辺にコレクタ層
2を張り出させ、その表面に例えばｐ型の半導体で形成
したリング状のガードリング50を配置したものである。
この場合、ガードリング50を所定の電位にすることによ
り、この部分での電界集中を抑えることができ、実耐圧
が理論耐圧の約80%になることが報告されている。
2の周辺の電界を緩和させ、必要な耐圧を確保する従来
のトランジスタの断面図である。この例は、トランジス
タをメサ構造とせず、トランジスタの周辺にコレクタ層
2を張り出させ、その表面に例えばｐ型の半導体で形成
したリング状のガードリング50を配置したものである。
この場合、ガードリング50を所定の電位にすることによ
り、この部分での電界集中を抑えることができ、実耐圧
が理論耐圧の約80%になることが報告されている。
【００１９】また、図10は、半絶縁性膜51をトランジス
タの外周に配置させ、電界集中を緩和させた従来のトラ
ンジスタの断面図である。この例では、半絶縁性膜51を
トランジスタの外周に配置することにより、トランジス
タの外周の電界集中を緩和し、必要な耐圧を確保するこ
とができる。
タの外周に配置させ、電界集中を緩和させた従来のトラ
ンジスタの断面図である。この例では、半絶縁性膜51を
トランジスタの外周に配置することにより、トランジス
タの外周の電界集中を緩和し、必要な耐圧を確保するこ
とができる。
【００２０】このように、図９又は図10に示した従来の
トランジスタは、コレクタ層2の厚さを薄くして電流増
幅率の低下を防止し、ガードリング50又は半絶縁性膜51
により電界の集中を緩和して必要な耐圧を確保するもの
である。
トランジスタは、コレクタ層2の厚さを薄くして電流増
幅率の低下を防止し、ガードリング50又は半絶縁性膜51
により電界の集中を緩和して必要な耐圧を確保するもの
である。
【００２１】しかしながら、このようなガードリング50
又は半絶縁性膜51は、トランジスタの外周部に100μｍ
から1000μｍ程度の幅に形成する必要があるため、トラ
ンジスタをチップとして切り出す場合に、トランジスタ
として動作させる有効面積が減り、スイッチ可能な最大
電流を低下させてしまう欠点がある。
又は半絶縁性膜51は、トランジスタの外周部に100μｍ
から1000μｍ程度の幅に形成する必要があるため、トラ
ンジスタをチップとして切り出す場合に、トランジスタ
として動作させる有効面積が減り、スイッチ可能な最大
電流を低下させてしまう欠点がある。
【００２２】一方、従来のトランジスタの製造工程にお
いても、トランジスタとして動作させる有効面積を減少
させ、スイッチ可能な最大電流を低下させてしまう欠点
がある。
いても、トランジスタとして動作させる有効面積を減少
させ、スイッチ可能な最大電流を低下させてしまう欠点
がある。
【００２３】図11は、従来のトランジスタの製造工程の
説明図である。従来のトランジスタの製造工程では、ま
ず、図11(a)に示すように、ウェハ上に複数のトランジ
スタ部分21がアレイ状に形成され、次に、図11(b)に示
すように、それぞれのトランジスタ部分21の外周部に、
化学エッチングによりメサ溝60が形成される。
説明図である。従来のトランジスタの製造工程では、ま
ず、図11(a)に示すように、ウェハ上に複数のトランジ
スタ部分21がアレイ状に形成され、次に、図11(b)に示
すように、それぞれのトランジスタ部分21の外周部に、
化学エッチングによりメサ溝60が形成される。
【００２４】メサ溝60を形成するのは、次の工程で形成
されるダイシング溝61の影響をトランジスタ部分21に与
えないようにするためである。即ち、ダイシング溝61の
表面は欠陥と結晶性変成により金属化するため、トラン
ジスタ部分21の外周部にメサ溝60を設けないと、ベース
層3とコレクタ層2が導通してトランジスタのオフ状態に
おける漏れ電流が増加するためである。
されるダイシング溝61の影響をトランジスタ部分21に与
えないようにするためである。即ち、ダイシング溝61の
表面は欠陥と結晶性変成により金属化するため、トラン
ジスタ部分21の外周部にメサ溝60を設けないと、ベース
層3とコレクタ層2が導通してトランジスタのオフ状態に
おける漏れ電流が増加するためである。
【００２５】次に、図11(c)に示すように、回転グライ
ンダによりメサ溝60の外側にダイシング溝61が形成さ
れ、図11(d)に示すように、トランジスタ部分21の切り
取りが行われる。なお、メサ溝60とダイシング溝61の間
は100μｍ程度離して緩衝領域とするが、これもダイシ
ング溝61の影響をトランジスタ部分21に与えないように
するためである。
ンダによりメサ溝60の外側にダイシング溝61が形成さ
れ、図11(d)に示すように、トランジスタ部分21の切り
取りが行われる。なお、メサ溝60とダイシング溝61の間
は100μｍ程度離して緩衝領域とするが、これもダイシ
ング溝61の影響をトランジスタ部分21に与えないように
するためである。
【００２６】このように、従来のトランジスタの製造工
程では、トランジスタ部分21の外周にメサ溝60を形成す
る必要があり、これがトランジスタ部分21の有効面積を
低下させ、スイッチ可能な最大電流を低下させる原因と
なっていた。
程では、トランジスタ部分21の外周にメサ溝60を形成す
る必要があり、これがトランジスタ部分21の有効面積を
低下させ、スイッチ可能な最大電流を低下させる原因と
なっていた。
【００２７】そこで、本発明の目的は、電流増幅率と耐
圧の両者を高めることができると共に、スイッチ可能な
最大電流を増加させることができる大電力用バイポーラ
トランジスタ及びその製造方法を提供することにある。
圧の両者を高めることができると共に、スイッチ可能な
最大電流を増加させることができる大電力用バイポーラ
トランジスタ及びその製造方法を提供することにある。
【００２８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一つの側面は、メサ型バイポーラトラン
ジスタにおいて、コレクタ層及びベース層の側面を覆う
導電性膜を有することを特徴とする。本発明によれば、
導電性膜により電界集中を緩和することができるので、
トランジスタの耐圧を高めることができる。また、コレ
クタ層の厚さを薄くすることができるので、電流増幅率
を高めることができる。更に、導電性膜はトランジスタ
の側面に形成されるので、トランジスタの有効面積を増
加させ、スイッチ可能な最大電流を増加させることがで
きる。
めに、本発明の一つの側面は、メサ型バイポーラトラン
ジスタにおいて、コレクタ層及びベース層の側面を覆う
導電性膜を有することを特徴とする。本発明によれば、
導電性膜により電界集中を緩和することができるので、
トランジスタの耐圧を高めることができる。また、コレ
クタ層の厚さを薄くすることができるので、電流増幅率
を高めることができる。更に、導電性膜はトランジスタ
の側面に形成されるので、トランジスタの有効面積を増
加させ、スイッチ可能な最大電流を増加させることがで
きる。
【００２９】また、上記の目的を達成するために、本発
明の別の側面は、第１導電型の半導体基板と、半導体基
板の上に形成され、半導体基板より不純物濃度が低い第
１導電型のコレクタ層と、コレクタ層の上に形成される
第２導電型のベース層と、ベース層の上に形成される第
１導電型のエミッタ層と、コレクタ層及びベース層の側
面を覆う導電性膜とを有することを特徴とする。
明の別の側面は、第１導電型の半導体基板と、半導体基
板の上に形成され、半導体基板より不純物濃度が低い第
１導電型のコレクタ層と、コレクタ層の上に形成される
第２導電型のベース層と、ベース層の上に形成される第
１導電型のエミッタ層と、コレクタ層及びベース層の側
面を覆う導電性膜とを有することを特徴とする。
【００３０】本発明によれば、コレクタ層及びベース層
の側面を覆う導電性膜を有するので、コレクタ層及びベ
ース層の側面付近の電界集中を緩和することができ、ト
ランジスタの耐圧を向上させることができる。また、コ
レクタ層の厚さを薄くすることができるので、電流増幅
率を高めることができる。
の側面を覆う導電性膜を有するので、コレクタ層及びベ
ース層の側面付近の電界集中を緩和することができ、ト
ランジスタの耐圧を向上させることができる。また、コ
レクタ層の厚さを薄くすることができるので、電流増幅
率を高めることができる。
【００３１】また、上記の発明における好ましい態様と
して、コレクタ層及びベース層の側面は、コレクタ層と
半導体基板の界面に対してほぼ９０°の角度を有するこ
とを特徴とする。
して、コレクタ層及びベース層の側面は、コレクタ層と
半導体基板の界面に対してほぼ９０°の角度を有するこ
とを特徴とする。
【００３２】本発明によれば、コレクタ層及びベース層
の側面は、コレクタ層と半導体基板の界面に対してほぼ
９０°の角度を有するので、トランジスタの有効面積を
増加させ、スイッチ可能な最大電流を増加させることが
できる。
の側面は、コレクタ層と半導体基板の界面に対してほぼ
９０°の角度を有するので、トランジスタの有効面積を
増加させ、スイッチ可能な最大電流を増加させることが
できる。
【００３３】また、上記の目的を達成するために、本発
明の別の側面は、第１導電型の半導体基板表面に、半導
体基板より不純物濃度が低い第１導電型のコレクタ層、
第２導電型のベース層、及び第１導電型のエミッタ層を
形成し、ベース層及びエミッタ層の上に、一組のベース
電極及びエミッタ電極を複数組離間して形成し、隣接す
る一組のベース電極及びエミッタ電極の間に、半導体基
板の裏面側から当該半導体基板内に分離溝を形成し、分
離溝に沿って、一組のベース電極及びエミッタ電極を分
離することを特徴とする。
明の別の側面は、第１導電型の半導体基板表面に、半導
体基板より不純物濃度が低い第１導電型のコレクタ層、
第２導電型のベース層、及び第１導電型のエミッタ層を
形成し、ベース層及びエミッタ層の上に、一組のベース
電極及びエミッタ電極を複数組離間して形成し、隣接す
る一組のベース電極及びエミッタ電極の間に、半導体基
板の裏面側から当該半導体基板内に分離溝を形成し、分
離溝に沿って、一組のベース電極及びエミッタ電極を分
離することを特徴とする。
【００３４】本発明によれば、半導体基板の裏面側から
当該半導体基板内に分離溝を形成し、分離溝に沿って、
一組のベース電極及びエミッタ電極を分離するので、グ
ラインダ等で形成される分離溝による変成作用が、コレ
クタ層、ベース層及びエミッタ層に及ぶことがない。従
って、トランジスタの外周部に、分離溝による変成作用
を避けるための領域を形成する必要がなく、トランジス
タの有効面積を増加させ、スイッチ可能な最大電流を増
加させることができる。
当該半導体基板内に分離溝を形成し、分離溝に沿って、
一組のベース電極及びエミッタ電極を分離するので、グ
ラインダ等で形成される分離溝による変成作用が、コレ
クタ層、ベース層及びエミッタ層に及ぶことがない。従
って、トランジスタの外周部に、分離溝による変成作用
を避けるための領域を形成する必要がなく、トランジス
タの有効面積を増加させ、スイッチ可能な最大電流を増
加させることができる。
【００３５】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
施の形態例を説明する。しかしながら、かかる実施の形
態例が、本発明の技術的範囲を限定するものではない。
【００３６】図１は、本発明の実施の形態におけるメサ
型の大電力用バイポーラトランジスタの断面図である。
本実施の形態の大電力用バイポーラトランジスタは、不
純物濃度が高いn型（n+）半導体基板1の上に、不純物濃
度が低いn型(n-) 半導体のコレクタ層2、p型半導体によ
るベース層3及びn型半導体によるエミッタ層4が順次積
層されて形成される。また、トランジスタの側壁部分
に、例えば、比抵抗が数百Ωcm程度のアモルファスSiに
よる導電性膜8が形成される。
型の大電力用バイポーラトランジスタの断面図である。
本実施の形態の大電力用バイポーラトランジスタは、不
純物濃度が高いn型（n+）半導体基板1の上に、不純物濃
度が低いn型(n-) 半導体のコレクタ層2、p型半導体によ
るベース層3及びn型半導体によるエミッタ層4が順次積
層されて形成される。また、トランジスタの側壁部分
に、例えば、比抵抗が数百Ωcm程度のアモルファスSiに
よる導電性膜8が形成される。
【００３７】エミッタ層4は、ベース層3の上に櫛刃状に
形成され、エミッタ層4及びベース層3が外部に露出する
部分に、エミッタ電極5及びベース電極6が形成される。
また、n型半導体基板1の裏側にコレクタ電極7が形成さ
れる。
形成され、エミッタ層4及びベース層3が外部に露出する
部分に、エミッタ電極5及びベース電極6が形成される。
また、n型半導体基板1の裏側にコレクタ電極7が形成さ
れる。
【００３８】本実施の形態の大電力用バイポーラトラン
ジスタでは、導電性膜8により、トランジスタ側壁の電
界集中が緩和される。この点を図２により説明する。図
2(a)は、従来のバイポーラトランジスタの断面図であ
り、図2(b)は、本実施の形態のバイポーラトランジスタ
の断面図である。
ジスタでは、導電性膜8により、トランジスタ側壁の電
界集中が緩和される。この点を図２により説明する。図
2(a)は、従来のバイポーラトランジスタの断面図であ
り、図2(b)は、本実施の形態のバイポーラトランジスタ
の断面図である。
【００３９】図2(a)に示す従来のバイポーラトランジス
タにおいて、ベース層3から半導体基板1までの等価回路
は、ベース層3とコレクタ層4との間の空乏層領域11の側
壁近傍における空乏層抵抗12(Rd）と、コレクタ層2のコ
レクタ層抵抗13(Rc)の直列接続で表される。このときコ
レクタ−ベース間の電圧をVCBとし、コレクタ漏れ電流
をIcとすると、 VCB=IC(Rd+Rc) …… 式１ となる。また、式１において、空乏層抵抗Rdはコレクタ
層抵抗Rcに比べて極めて大きい（Rd>>Rc）ため、側壁付
近の空乏層領域11にかかる電圧Vdepは Vdep=Ic・Rd≒IC(Rd+Rc)=VCB …… 式２ となる。式２は、空乏層領域11にかかる電圧Vdepが、コ
レクタ−ベース間電圧VC Bとほぼ等しいことを示す。
タにおいて、ベース層3から半導体基板1までの等価回路
は、ベース層3とコレクタ層4との間の空乏層領域11の側
壁近傍における空乏層抵抗12(Rd）と、コレクタ層2のコ
レクタ層抵抗13(Rc)の直列接続で表される。このときコ
レクタ−ベース間の電圧をVCBとし、コレクタ漏れ電流
をIcとすると、 VCB=IC(Rd+Rc) …… 式１ となる。また、式１において、空乏層抵抗Rdはコレクタ
層抵抗Rcに比べて極めて大きい（Rd>>Rc）ため、側壁付
近の空乏層領域11にかかる電圧Vdepは Vdep=Ic・Rd≒IC(Rd+Rc)=VCB …… 式２ となる。式２は、空乏層領域11にかかる電圧Vdepが、コ
レクタ−ベース間電圧VC Bとほぼ等しいことを示す。
【００４０】一方、図2(b)に示す本実施の形態のバイポ
ーラトランジスタでは、トランジスタの側壁に導電性膜
8が形成されるため、コレクタ層抵抗13(Rc)と側壁近傍
の空乏層抵抗12(Rd)それぞれに、導電性膜8による抵抗
分であるコレクタ表面抵抗15(RCS)とベースコレクタ界
面のベースコレクタ表面抵抗14(RCB)が付加される。従
って、空乏層領域11にかかる電圧Vdep は
ーラトランジスタでは、トランジスタの側壁に導電性膜
8が形成されるため、コレクタ層抵抗13(Rc)と側壁近傍
の空乏層抵抗12(Rd)それぞれに、導電性膜8による抵抗
分であるコレクタ表面抵抗15(RCS)とベースコレクタ界
面のベースコレクタ表面抵抗14(RCB)が付加される。従
って、空乏層領域11にかかる電圧Vdep は
【００４１】
【数１】
【００４２】となる。また、式３は、Rd>>RCB及びRc>>R
csであるため、 Vdep=VCBRCB/(RCB+Rcs) …… 式４ のように近似することができる。
csであるため、 Vdep=VCBRCB/(RCB+Rcs) …… 式４ のように近似することができる。
【００４３】ここで、式４において、空乏層領域11にか
かる電圧Vdepとコレクタ−ベース間電圧VCBを比較す
る。導電性膜8の抵抗は均一であり、コレクタベース界
面の表面部分の縦方向の長さは、コレクタ層2の表面部
分の縦方向の長さに比べ圧倒的に小さいため、 RCB << Rcs …… 式５ となり、式４から、 Vdep << VCB …… 式６ が導かれる。式６は、空乏層領域11にかかる電圧V
depが、コレクタ−ベース間電圧VCBより極めて小さくな
り、空乏層領域11にかかる電界が緩和されることを示し
ている。
かる電圧Vdepとコレクタ−ベース間電圧VCBを比較す
る。導電性膜8の抵抗は均一であり、コレクタベース界
面の表面部分の縦方向の長さは、コレクタ層2の表面部
分の縦方向の長さに比べ圧倒的に小さいため、 RCB << Rcs …… 式５ となり、式４から、 Vdep << VCB …… 式６ が導かれる。式６は、空乏層領域11にかかる電圧V
depが、コレクタ−ベース間電圧VCBより極めて小さくな
り、空乏層領域11にかかる電界が緩和されることを示し
ている。
【００４４】尚、上記の空乏層抵抗Rdは、ベースコレク
タ間に一定の電圧Vを印加した時に生じるリーク電流Iに
よりRd＝V/Iにて求められるみなし抵抗である。
タ間に一定の電圧Vを印加した時に生じるリーク電流Iに
よりRd＝V/Iにて求められるみなし抵抗である。
【００４５】このように本実施の形態によれば、トラン
ジスタの側壁に導電性膜8を接触させることにより、側
壁付近の空乏層領域11にかかる電界を緩和することがで
き、トランジスタの耐圧を向上させることができる。
ジスタの側壁に導電性膜8を接触させることにより、側
壁付近の空乏層領域11にかかる電界を緩和することがで
き、トランジスタの耐圧を向上させることができる。
【００４６】また、導電性膜8によりトランジスタ側壁
の電界集中を緩和することができるので、コレクタ層2
の厚さを薄くすることができ、Kirk効果による電流増幅
率の低下を防止することができる。
の電界集中を緩和することができるので、コレクタ層2
の厚さを薄くすることができ、Kirk効果による電流増幅
率の低下を防止することができる。
【００４７】更に、導電性膜8はトランジスタ側壁に形
成されるので、コレクタ層2の外周部を張り出させてガ
ードリング等を設ける必要がないので、トランジスタの
有効面積を増加させ、スイッチ可能な最大電流を増加さ
せることができる。
成されるので、コレクタ層2の外周部を張り出させてガ
ードリング等を設ける必要がないので、トランジスタの
有効面積を増加させ、スイッチ可能な最大電流を増加さ
せることができる。
【００４８】次に、大電力用バイポーラトランジスタの
実施例について説明する。本実施例では、図１に示した
大電力用バイポーラトランジスタを4mm×4mmのチップに
形成し、エミッタ電極5とベース電極6の面積をそれぞれ
0.1cm2、0.06cm2とした。また、ｎ型半導体基板1の裏面
全面にコレクタ電極7を形成した。各層の導電型、ドー
プ濃度、厚さを表1に示す。
実施例について説明する。本実施例では、図１に示した
大電力用バイポーラトランジスタを4mm×4mmのチップに
形成し、エミッタ電極5とベース電極6の面積をそれぞれ
0.1cm2、0.06cm2とした。また、ｎ型半導体基板1の裏面
全面にコレクタ電極7を形成した。各層の導電型、ドー
プ濃度、厚さを表1に示す。
【００４９】
【表1】
【００５０】また、本実施例の大電力用バイポーラトラ
ンジスタの側面は、図1に示すように、ｎ型半導体基板1
に対して90°の角度で切り出される。そして、側面に数
十Å程度のエッチングが行われ、その表面にアモルファ
スSiの導電性膜8が例えばプラズマＣＶＤ法により積層
される。アモルファスSiの厚さは0.1μｍ以下であり、
リン（Ｐ）等の不純物が1014/cm3以下のごく微量ドープ
され、比抵抗は100Ωcm乃至1000Ωcm程度である。従っ
て、導電性膜8は、ベースコレクタ間を実質的に短絡す
ることはないが、側壁近傍のベースコレクタ間空乏層へ
の電界集中を緩和する程度の高抵抗膜である。
ンジスタの側面は、図1に示すように、ｎ型半導体基板1
に対して90°の角度で切り出される。そして、側面に数
十Å程度のエッチングが行われ、その表面にアモルファ
スSiの導電性膜8が例えばプラズマＣＶＤ法により積層
される。アモルファスSiの厚さは0.1μｍ以下であり、
リン（Ｐ）等の不純物が1014/cm3以下のごく微量ドープ
され、比抵抗は100Ωcm乃至1000Ωcm程度である。従っ
て、導電性膜8は、ベースコレクタ間を実質的に短絡す
ることはないが、側壁近傍のベースコレクタ間空乏層へ
の電界集中を緩和する程度の高抵抗膜である。
【００５１】次に、側壁に導電性膜8を形成した本実施
例のバイポーラトランジスタと、導電性膜がない従来の
バイポーラトランジスタの特性を比較するために、それ
ぞれのトランジスタのコレクタ−ベース間に逆バイアス
を印加し、漏れ電流が1mAになる電圧を耐圧として評価
した。その結果、本実施例では350V程度の耐圧が得られ
たのに対し、従来のトランジスタでは280V程度の耐圧で
あった。
例のバイポーラトランジスタと、導電性膜がない従来の
バイポーラトランジスタの特性を比較するために、それ
ぞれのトランジスタのコレクタ−ベース間に逆バイアス
を印加し、漏れ電流が1mAになる電圧を耐圧として評価
した。その結果、本実施例では350V程度の耐圧が得られ
たのに対し、従来のトランジスタでは280V程度の耐圧で
あった。
【００５２】このように本実施例の大電力用バイポーラ
トランジスタによれば、トランジスタ側壁を導電性膜8
で覆うことにより、トランジスタ側壁の電界集中を緩和
することができ、耐圧を向上させることができる。
トランジスタによれば、トランジスタ側壁を導電性膜8
で覆うことにより、トランジスタ側壁の電界集中を緩和
することができ、耐圧を向上させることができる。
【００５３】また、導電性膜8によりトランジスタ側壁
の電界集中を緩和することができるので、コレクタ層2
の厚さを薄くすることができ、Kirk効果による電流増幅
率の低下を防止することができる。
の電界集中を緩和することができるので、コレクタ層2
の厚さを薄くすることができ、Kirk効果による電流増幅
率の低下を防止することができる。
【００５４】更に、コレクタ層2の側壁を半導体基板1に
対してほぼ90°にすることができ、コレクタ層2の外周
部を張り出させてガードリング等を設ける必要がないの
で、トランジスタの有効面積を増加させ、スイッチ可能
な最大電流を増加させることができる。
対してほぼ90°にすることができ、コレクタ層2の外周
部を張り出させてガードリング等を設ける必要がないの
で、トランジスタの有効面積を増加させ、スイッチ可能
な最大電流を増加させることができる。
【００５５】次に、本実施の形態の大電力用バイポーラ
トランジスタの製造工程を図３により説明する。本実施
の形態による製造工程では、図3(a)に示すように、面方
位(100)の5インチ径Si基板1の上に、n-型半導体による
コレクタ層2、ｐ型半導体によるベース層2、ｎ型半導体
によるエミッタ層4を順次積層させる。
トランジスタの製造工程を図３により説明する。本実施
の形態による製造工程では、図3(a)に示すように、面方
位(100)の5インチ径Si基板1の上に、n-型半導体による
コレクタ層2、ｐ型半導体によるベース層2、ｎ型半導体
によるエミッタ層4を順次積層させる。
【００５６】例えば、厚さ550μｍのSi基板1の上に、コ
レクタ層2としてn-型Si層を20μｍ積層し、その上にベ
ース層3としてp型Si層を0.4μｍ積層し、更に、エミッ
タ層4としてｎ型Si層を0.6μｍ積層させる。
レクタ層2としてn-型Si層を20μｍ積層し、その上にベ
ース層3としてp型Si層を0.4μｍ積層し、更に、エミッ
タ層4としてｎ型Si層を0.6μｍ積層させる。
【００５７】次に、この積層膜に対して、エッチング、
パターニング等の加工を行い、図3(b)に示すように、エ
ミッタ電極5、ベース電極6及びコレクタ電極7を形成す
る。この場合、一組のエミッタ電極5及びベース電極6に
より構成されるトランジスタ部分21は、100μｍ程度の
間隔をあけてアレイ状に形成される。なお、各層の導電
型、ドープ濃度、厚さは、前述した表１の値と同様であ
る。
パターニング等の加工を行い、図3(b)に示すように、エ
ミッタ電極5、ベース電極6及びコレクタ電極7を形成す
る。この場合、一組のエミッタ電極5及びベース電極6に
より構成されるトランジスタ部分21は、100μｍ程度の
間隔をあけてアレイ状に形成される。なお、各層の導電
型、ドープ濃度、厚さは、前述した表１の値と同様であ
る。
【００５８】次に、図3(c)に示すように、Si基板1の裏
側、即ち、コレクタ電極7が設けられている側から、回
転グラインダによりグラインダ溝22を形成する。この場
合、グラインダ溝22の深さはSi基板1内に留められ、コ
レクタ層2まで及ばないようにする。グラインダ溝22の
深さは、例えば、530μｍ程度である。
側、即ち、コレクタ電極7が設けられている側から、回
転グラインダによりグラインダ溝22を形成する。この場
合、グラインダ溝22の深さはSi基板1内に留められ、コ
レクタ層2まで及ばないようにする。グラインダ溝22の
深さは、例えば、530μｍ程度である。
【００５９】このように本実施の形態の製造方法によれ
ば、グラインダ溝22がSi基板1内だけに形成され、コレ
クタ層2、ベース層3及びエミッタ層4には及ばないた
め、グラインダ溝22による変成作用がトランジスタの特
性に影響を及ぼすことがない。
ば、グラインダ溝22がSi基板1内だけに形成され、コレ
クタ層2、ベース層3及びエミッタ層4には及ばないた
め、グラインダ溝22による変成作用がトランジスタの特
性に影響を及ぼすことがない。
【００６０】従って、従来のように、グラインダ溝22に
よる変成作用を避けるために、トランジスタ部分21の外
周部にメサ溝や緩衝領域を形成する必要がなく、トラン
ジスタの有効面積を増加させて、スイッチ可能な最大電
流を増加させることができる。
よる変成作用を避けるために、トランジスタ部分21の外
周部にメサ溝や緩衝領域を形成する必要がなく、トラン
ジスタの有効面積を増加させて、スイッチ可能な最大電
流を増加させることができる。
【００６１】次に、図3(d)に示すように、グラインダ溝
22にそって劈開しトランジスタ部分21の切り出しを行
う。この場合、切り出し溝が面方位(111)に平行な方向
（劈開容易方向）に形成されていれば、グラインダ溝22
による劈開が容易であり、劈開の破断面に凹凸がなく、
歩留まりを向上させることができる。なお、グラインダ
溝22に沿ってエッチングを行い、それぞれのトランジス
タ部分21を分離することもできる。
22にそって劈開しトランジスタ部分21の切り出しを行
う。この場合、切り出し溝が面方位(111)に平行な方向
（劈開容易方向）に形成されていれば、グラインダ溝22
による劈開が容易であり、劈開の破断面に凹凸がなく、
歩留まりを向上させることができる。なお、グラインダ
溝22に沿ってエッチングを行い、それぞれのトランジス
タ部分21を分離することもできる。
【００６２】このように、本実施の形態の製造方法によ
れば、トランジスタの切り出し工程において、メサ溝や
グラインダ加工に伴う変成を避けるための緩衝領域を形
成する必要がなく、トランジスタの有効面積を増加さ
せ、スイッチ可能な最大電流を増加させることができ
る。
れば、トランジスタの切り出し工程において、メサ溝や
グラインダ加工に伴う変成を避けるための緩衝領域を形
成する必要がなく、トランジスタの有効面積を増加さ
せ、スイッチ可能な最大電流を増加させることができ
る。
【００６３】なお、上記の実施の形態では、npn-n+型の
バイポーラトランジスタについて説明したが、本発明
は、導電性を反転させたpnp-p+型のバイポーラトランジ
スタにも同様に適用することができる。
バイポーラトランジスタについて説明したが、本発明
は、導電性を反転させたpnp-p+型のバイポーラトランジ
スタにも同様に適用することができる。
【００６４】また、本発明の保護範囲は、上記の実施の
形態に限定されず、特許請求の範囲に記載された発明と
その均等物に及ぶものである。
形態に限定されず、特許請求の範囲に記載された発明と
その均等物に及ぶものである。
【００６５】
【発明の効果】以上、本発明によれば、コレクタ層及び
ベース層の側面を覆う導電性膜を有するので、コレクタ
層及びベース層の側面付近の電界集中を緩和することが
でき、トランジスタの耐圧を向上させることができる。
また、コレクタ層の厚さを薄くすることができるので、
電流増幅率を高めることができる。
ベース層の側面を覆う導電性膜を有するので、コレクタ
層及びベース層の側面付近の電界集中を緩和することが
でき、トランジスタの耐圧を向上させることができる。
また、コレクタ層の厚さを薄くすることができるので、
電流増幅率を高めることができる。
【００６６】また、コレクタ層及びベース層の側面は、
コレクタ層と半導体基板の界面に対してほぼ９０°の角
度を有するので、トランジスタの有効面積を増加させ、
スイッチ可能な最大電流を増加させることができる。
コレクタ層と半導体基板の界面に対してほぼ９０°の角
度を有するので、トランジスタの有効面積を増加させ、
スイッチ可能な最大電流を増加させることができる。
【００６７】更に、半導体基板の裏面側から当該半導体
基板内に分離溝を形成し、分離溝に沿って、一組のベー
ス電極及びエミッタ電極を分離するので、グラインダ等
で形成される分離溝による変成作用が、コレクタ層、ベ
ース層及びエミッタ層に及ぶことがない。従って、トラ
ンジスタの外周部に、分離溝による変成作用を避けるた
めの領域を形成する必要がなく、トランジスタの有効面
積を増加させ、スイッチ可能な最大電流を増加させるこ
とができる。
基板内に分離溝を形成し、分離溝に沿って、一組のベー
ス電極及びエミッタ電極を分離するので、グラインダ等
で形成される分離溝による変成作用が、コレクタ層、ベ
ース層及びエミッタ層に及ぶことがない。従って、トラ
ンジスタの外周部に、分離溝による変成作用を避けるた
めの領域を形成する必要がなく、トランジスタの有効面
積を増加させ、スイッチ可能な最大電流を増加させるこ
とができる。
【図１】本発明の実施の形態における大電力用バイポー
ラトランジスタの断面図である。
ラトランジスタの断面図である。
【図２】トランジスタの等価抵抗を示す断面図である。
【図３】本発明の実施の形態の大電力用バイポーラトラ
ンジスタの製造工程の説明図である。
ンジスタの製造工程の説明図である。
【図４】バイポーラトランジスタを用いたスイッチ回路
の回路図である。
の回路図である。
【図５】従来の大電力用バイポーラトランジスタの断面
図である。
図である。
【図６】従来の大電力用バイポーラトランジスタのドー
プ濃度プロファイルである。
プ濃度プロファイルである。
【図７】従来の大電力用バイポーラトランジスタの電位
分布を示す断面図である。
分布を示す断面図である。
【図８】Kirk効果発生時のトランジスタ内部のキャリア
分布図である。
分布図である。
【図９】ガードリングを用いて周辺部電界を緩和させた
トランジスタの断面図である。
トランジスタの断面図である。
【図１０】半絶縁性膜を用いて周辺部の電界集中を緩和
させたトランジスタの断面図である。
させたトランジスタの断面図である。
【図１１】従来の大電力用バイポーラトランジスタの製
造工程の説明図である。
造工程の説明図である。
1 半導体基板
2 コレクタ層
3 ベース層
4 エミッタ層
5 エミッタ電極
6 ベース電極
7 コレクタ電極
8 導電性膜
11 空乏層領域
12 空乏層抵抗
13 コレクタ層抵抗
14 ベースコレクタ表面抵抗
15 コレクタ表面抵抗
21 トランジスタ部分
22 グラインダ溝
30 バイポーラトランジスタ
31 負荷
32 電源
33 ベース端子
34 エミッタ端子
35 コレクタ端子
40 電界集中部分
41 等電位分布曲線
50 ガードリング
51 半絶縁性膜
60 メサ溝
61 ダイシング溝
Claims (6)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板の上に形成され、前記半導体基板より不
純物濃度が低い第１導電型のコレクタ層と、 前記コレクタ層の上に形成される第２導電型のベース層
と、 前記ベース層の上に形成される第１導電型のエミッタ層
と、 前記コレクタ層及びベース層の側面を覆う導電性膜とを
有することを特徴とするバイポーラトランジスタ。 - 【請求項２】請求項１において、 前記コレクタ層及びベース層の側面は、前記コレクタ層
と前記半導体基板の界面に対してほぼ９０°の角度を有
することを特徴とするバイポーラトランジスタ。 - 【請求項３】請求項１において、 前記導電性膜は、比抵抗が１００Ωcm乃至１０００Ωcm
のアモルファスシリコンにより形成されることを特徴と
するバイポーラトランジスタ。 - 【請求項４】請求項３において、 前記導電性膜は、０．１μｍ以下の厚さを有することを
特徴とするバイポーラトランジスタ。 - 【請求項５】第１導電型の半導体基板表面に、前記半導
体基板より不純物濃度が低い第１導電型のコレクタ層、
第２導電型のベース層、及び第１導電型のエミッタ層を
形成し、 前記ベース層及びエミッタ層の上に、一組のベース電極
及びエミッタ電極を複数組離間して形成し、 隣接する一組の前記ベース電極及びエミッタ電極の間
に、前記半導体基板の裏面側から当該半導体基板内に分
離溝を形成し、 前記分離溝に沿って、前記一組のベース電極及びエミッ
タ電極を分離することを特徴とするバイポーラトランジ
スタの製造方法。 - 【請求項６】請求項５において、 前記ベース電極及びエミッタ電極の組は、前記分離溝に
沿って劈開またはエッチングされることを特徴とするバ
イポーラトランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189275A JP2003007714A (ja) | 2001-06-22 | 2001-06-22 | バイポーラトランジスタ及びその製造方法 |
| US09/995,576 US20030030126A1 (en) | 2001-06-22 | 2001-11-29 | Bipolar transistor and manufacturing method therefor |
| TW090132519A TW526614B (en) | 2001-06-22 | 2001-12-27 | Bipolar transistor and manufacturing method therefor |
| DE10203830A DE10203830A1 (de) | 2001-06-22 | 2002-01-31 | Bipolarer Transistor und dessen Herstellungsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001189275A JP2003007714A (ja) | 2001-06-22 | 2001-06-22 | バイポーラトランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007714A true JP2003007714A (ja) | 2003-01-10 |
Family
ID=19028228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001189275A Pending JP2003007714A (ja) | 2001-06-22 | 2001-06-22 | バイポーラトランジスタ及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20030030126A1 (ja) |
| JP (1) | JP2003007714A (ja) |
| DE (1) | DE10203830A1 (ja) |
| TW (1) | TW526614B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
| US6995430B2 (en) * | 2002-06-07 | 2006-02-07 | Amberwave Systems Corporation | Strained-semiconductor-on-insulator device structures |
| US20030227057A1 (en) * | 2002-06-07 | 2003-12-11 | Lochtefeld Anthony J. | Strained-semiconductor-on-insulator device structures |
| US7998807B2 (en) * | 2003-08-22 | 2011-08-16 | The Board Of Trustees Of The University Of Illinois | Method for increasing the speed of a light emitting biopolar transistor device |
-
2001
- 2001-06-22 JP JP2001189275A patent/JP2003007714A/ja active Pending
- 2001-11-29 US US09/995,576 patent/US20030030126A1/en not_active Abandoned
- 2001-12-27 TW TW090132519A patent/TW526614B/zh active
-
2002
- 2002-01-31 DE DE10203830A patent/DE10203830A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US20030030126A1 (en) | 2003-02-13 |
| DE10203830A1 (de) | 2003-01-09 |
| TW526614B (en) | 2003-04-01 |
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