JP5249532B2 - 炭化珪素バイポーラ型半導体装置 - Google Patents
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Description
本発明は、バイポーラ型半導体装置に関し、特に、炭化珪素バイポーラ型半導体に関する。
炭化珪素（ＳｉＣ）などのワイドギャップ半導体材料は、シリコン（Ｓｉ）に比べて絶縁破壊強度が約１０倍高いなど各種の優れた特性を有しており、高い耐電圧特性を必要とする高耐圧パワー半導体装置に好適な材料として注目されている。
ｐｎダイオードやバイポーラトランジスタ、ＧＴＯ、ＧＣＴなどのバイポーラ半導体素子は、ショットキーダイオードやＭＯＳＦＥＴなどのユニポーラ半導体素子に比べてビルトイン電圧が高いが、少数キャリアの注入によるドリフト層の伝導度変調により抵抗が大幅に小さくなる。したがって、電力用途などの高電圧大電流領域では、損失を小さくするためにバイポーラ半導体素子が用いられている。
ＳｉＣでこれらのバイポーラ半導体素子を構成すると、Ｓｉ素子に比べて格段に優れた性能を実現できる。例えば、ＳｉＣで構成したｐｎダイオードは、１０ｋＶの高耐圧素子の場合、Ｓｉで構成したｐｎダイオードに比べて順方向電圧が約１／３と低く、オフ時の速度に相当する逆回復時間が約１／２０以下と高速であり、電力損失を約１／５以下に低減でき省エネルギー化に大きく貢献できる。
ＳｉＣ ｐｎダイオード以外のＳｉＣバイポーラ素子、例えばＳｉＣｎｐｎトランジス
タ、ＳｉＣ ＳＩＡＦＥＴ、ＳｉＣ ＳＩＪＦＥＴなどについても同様に電力損失が低減されることが報告されている（非特許文献１）。この他、ドリフト層として反対極性をもつｐ型半導体層を用いたＳｉＣＧＴＯなども報告されている（非特許文献２）。
タ、ＳｉＣ ＳＩＡＦＥＴ、ＳｉＣ ＳＩＪＦＥＴなどについても同様に電力損失が低減されることが報告されている（非特許文献１）。この他、ドリフト層として反対極性をもつｐ型半導体層を用いたＳｉＣＧＴＯなども報告されている（非特許文献２）。
ＳｉＣを用いた従来のｐｎダイオードとしては、プレーナ構造の高耐圧ダイオード（非特許文献３）、メサ構造を形成したもの（非特許文献４）などがある。図４は、メサ構造を形成したｐｎダイオードの概略を示した断面図である。このｐｎダイオードでは、電荷を注入するｐ+型電荷注入層４とｎ-型ドリフト層３との間のｐｎ接合をエピタキシャル成長技術で形成した後、素子分離を行うために反応性イオンエッチング等によりメサ構造１０を形成している。このメサ構造１０は、例えば、ｎ-型ドリフト層３の全面に形成した厚さ約３μｍのｐ+型電荷注入層４の両端部分を深さ４μｍまでメサエッチングで除去することにより形成することができる。図４においては、素子表面の保護を目的とした酸化膜７、ｐ+型電荷注入層４の上に設けられたアノード電極８、ｎ+基板の裏面に設けられたカソード電極９が示されている。メサ構造１０を形成した後、電界集中を緩和するための電界緩和構造６を形成することで、高耐圧（例えば８．３ｋＶ）のｐｎダイオードが得られる。
国際公開 ０３／０３８８７６号パンフレット
松波弘之編著 「半導体ＳｉＣ技術と応用」 日刊工業新聞社 ２００３年３月３１日 ２１８−２２１頁
マテリアルスサイエンス フォーラム（Materials Science Forum） ボリューム３８９−３９３ ２０００年 １３４９−１３５２頁
International Conference on Silicon Carbide, III-Nitride and Related Materialsの予稿集 １９９７年 １３６−１３７頁
マテリアルスサイエンス フォーラム（Materials Science Forum）ボリューム４８３−４８５ ２００５年 ９６９−９７２頁
ジャーナルオブ アプライド フィジックス（Journal of Applied Physics） ボリューム９５ Ｎｏ．３ ２００４年 １４８５−１４８８頁
ジャーナルオブ アプライド フィジックス（Journal of Applied Physics） ボリューム９２ Ｎｏ．８ ２００４年 ４６９９−４７０４頁
ジャーナルオブ クリスタル グロウス(Journal of Crystal Growth) ボリューム２６２ ２００４年 １３０−１３８頁
ジャーナルオブ アプライド フィジックス(Journal of Applied Physics) ボリューム９６ Ｎｏ．９ ２００４年 ４９１６−４９２２頁
図４のようなメサ構造を設けたｐｎダイオードでは、プレーナ構造のｐｎダイオードのように第２導電型電荷注入層であるｐ+型電荷注入層４をイオン打ち込みにより形成する
のではなく、エピタキシャル成長法により形成しているので、ｐ+型電荷注入層４とその
周辺に形成される結晶欠陥は比較的少ない。そのため、このようなｐｎダイオードは、順バイアス時の電荷の注入効率が比較的高く、オン電圧が比較的小さい。
のではなく、エピタキシャル成長法により形成しているので、ｐ+型電荷注入層４とその
周辺に形成される結晶欠陥は比較的少ない。そのため、このようなｐｎダイオードは、順バイアス時の電荷の注入効率が比較的高く、オン電圧が比較的小さい。
一方、図４のようなメサ構造を設けたｐｎダイオードの素子表面（例えば図４におけるｐ+型電荷注入層４の表面）は、ウエハのハンドリングや酸化処理、エッチング処理等の
プロセス工程の影響を受け易く、素子表面付近ではバルク内部に比べて図５に示すような欠陥核２３が局部的に発生し易い。これらの欠陥核２３は、通電時に発生する電子２１と正孔２２の再結合エネルギーによって積層欠陥（stacking fault）２４へと変換される（上記の非特許文献５〜７）。この積層欠陥２４は、三角形等の形状を有する面状の欠陥として発生し、その面積は通電時間の増加に伴って拡大する。
プロセス工程の影響を受け易く、素子表面付近ではバルク内部に比べて図５に示すような欠陥核２３が局部的に発生し易い。これらの欠陥核２３は、通電時に発生する電子２１と正孔２２の再結合エネルギーによって積層欠陥（stacking fault）２４へと変換される（上記の非特許文献５〜７）。この積層欠陥２４は、三角形等の形状を有する面状の欠陥として発生し、その面積は通電時間の増加に伴って拡大する。
ここで、図５を参照しながら具体的に説明すると、一般に電子・正孔対は、第１導電型ドリフト層であるｎ-型ドリフト層３からの電子２１と第２導電型電荷注入層であるｐ+型電荷注入層４からの正孔２２とが出会うｐｎ界面１１付近で形成され易い。しかし一部の電子２１はｐ+型電荷注入層４の表面付近まで到達し、そこで正孔２２と出会う場合があ
る。このとき、電子・正孔対が生成される際に放出されるエネルギーが、ｐ+型電荷注入
層４の表面付近に多く局在する欠陥核２３に与えられ、この欠陥核２３を起点として積層欠陥２４が発生し、さらに積層欠陥の面積拡大が進行する。
る。このとき、電子・正孔対が生成される際に放出されるエネルギーが、ｐ+型電荷注入
層４の表面付近に多く局在する欠陥核２３に与えられ、この欠陥核２３を起点として積層欠陥２４が発生し、さらに積層欠陥の面積拡大が進行する。
積層欠陥２４の領域は、通電時に高抵抗領域として作用するため、積層欠陥２４の面積拡大に伴ってバイポーラ素子の順方向電圧が増加することになる。その結果、電力損失の増大を招くこととなる。
また、図４に示されるｐｎダイオードと導電型が反対のｐｎダイオード、すなわち、ｐ型が第１導電型でｎ型が第２導電型であるｐｎダイオードにおいても、一部の正孔がｎ+
型電荷注入層４の表面付近まで到達し、そこで電子と出会う場合がある。このとき、電子・正孔対が生成される際に放出されるエネルギーが、ｎ+型電荷注入層４の表面付近に多く局在する欠陥核に与えられ、この欠陥核を起点として積層欠陥が発生し、さらに積層欠陥の面積拡大が進行する。したがって、この場合にも、図４に示されるｐｎダイオードの場合と同様に電力損失の増大を招くこととなる。
型電荷注入層４の表面付近まで到達し、そこで電子と出会う場合がある。このとき、電子・正孔対が生成される際に放出されるエネルギーが、ｎ+型電荷注入層４の表面付近に多く局在する欠陥核に与えられ、この欠陥核を起点として積層欠陥が発生し、さらに積層欠陥の面積拡大が進行する。したがって、この場合にも、図４に示されるｐｎダイオードの場合と同様に電力損失の増大を招くこととなる。
本発明は、メサ構造をもつ炭化珪素バイポーラ型半導体装置において、上に述べた積層欠陥の発生およびその面積拡大を抑制し、これにより順方向電圧の増加を抑制することを目的としている。
そこで、本発明者らは、上述の課題を解決するために鋭意検討した結果、炭化珪素バイポーラ型半導体装置の第２導電型電荷注入層の表層に高ドーピング層を形成し、ドリフト層からの電子（または正孔）のうち該電界注入層において捕捉できなかった電子（または正孔）を該高ドーピング層にて捕捉し、積層欠陥の発生およびその面積拡大を抑制することによって、電力損失の小さい炭化珪素バイポーラ型半導体装置を得る方法を見出し、本発明を完成させるに至った。
本発明の炭化珪素バイポーラ型半導体装置は、
第１導電型炭化珪素単結晶基板、エピタキシャル成長法により形成される第１導電型炭化珪素ドリフト層、エピタキシャル成長法により形成される第２導電型炭化珪素電荷注入層、および該炭化珪素電荷注入層よりもドーピング密度が高い、イオン打ち込みにより形成されている第２導電型の高ドーピング層が、この順序にて積層してなり、
前記炭化珪素ドリフト層から前記高ドーピング層側の素子表面に至るメサ構造を有し、
前記高ドーピング層の厚さが５０ｎｍ〜５００ｎｍであり、前記高ドーピング層に含まれるドーパントの総数が前記第２導電型炭化珪素電荷注入層のドーパント総数に比べ、同等以上であり、かつ、前記高ドーピング層における最大ドーピング密度が１×１０20ｃｍ-3〜２×１０21ｃｍ-3であることを特徴とする。
第１導電型炭化珪素単結晶基板、エピタキシャル成長法により形成される第１導電型炭化珪素ドリフト層、エピタキシャル成長法により形成される第２導電型炭化珪素電荷注入層、および該炭化珪素電荷注入層よりもドーピング密度が高い、イオン打ち込みにより形成されている第２導電型の高ドーピング層が、この順序にて積層してなり、
前記炭化珪素ドリフト層から前記高ドーピング層側の素子表面に至るメサ構造を有し、
前記高ドーピング層の厚さが５０ｎｍ〜５００ｎｍであり、前記高ドーピング層に含まれるドーパントの総数が前記第２導電型炭化珪素電荷注入層のドーパント総数に比べ、同等以上であり、かつ、前記高ドーピング層における最大ドーピング密度が１×１０20ｃｍ-3〜２×１０21ｃｍ-3であることを特徴とする。
さらに、イオン打込みに際して、アルミニウム、窒素または燐をイオン種として用いることが好ましい。
本発明の炭化珪素バイポーラ型半導体装置によれば、積層欠陥の発生およびその面積拡大が抑制され、これにより順方向電圧の増加を抑制することができる。
以下、図１を参照しながら、本発明に係る炭化珪素バイポーラ型半導体装置（ｐｎダイオード）およびその製造方法の一例を説明する。なお、同図は説明用のものであり、半導体装置の実際の寸法等は、本明細書の記載、および従来技術に基づいて当業者が理解する所による。
以下、第１導電型がｎ型、第２導電型がｐ型の場合を中心に説明する。
本発明の炭化珪素バイポーラ型半導体装置は、第１導電型炭化珪素単結晶基板、エピタキシャル成長法により形成される第１導電型炭化珪素ドリフト層、エピタキシャル成長法により形成される第２導電型炭化珪素電荷注入層、および該炭化珪素電荷注入層よりもドーピング密度が高い第２導電型の高ドーピング層が、この順序にて積層してなり、
前記炭化珪素ドリフト層から前記高ドーピング層側の素子表面に至るメサ構造を有し、
前記高ドーピング層の厚さが１５ｎｍ〜１．５μｍであり、かつ、前記高ドーピング層における最大ドーピング密度が１×１０20ｃｍ-3〜２×１０21ｃｍ-3であることを特徴としている。
本発明の炭化珪素バイポーラ型半導体装置は、第１導電型炭化珪素単結晶基板、エピタキシャル成長法により形成される第１導電型炭化珪素ドリフト層、エピタキシャル成長法により形成される第２導電型炭化珪素電荷注入層、および該炭化珪素電荷注入層よりもドーピング密度が高い第２導電型の高ドーピング層が、この順序にて積層してなり、
前記炭化珪素ドリフト層から前記高ドーピング層側の素子表面に至るメサ構造を有し、
前記高ドーピング層の厚さが１５ｎｍ〜１．５μｍであり、かつ、前記高ドーピング層における最大ドーピング密度が１×１０20ｃｍ-3〜２×１０21ｃｍ-3であることを特徴としている。
＜各導電層＞
第１導電型炭化珪素基板（ｎ+基板）２は、昇華法（改良レーリー法）やＣＶＤ法等に
より得られたＳｉＣバルク結晶をスライスして得られたｎ型のＳｉＣ単結晶基板である。
第１導電型炭化珪素基板（ｎ+基板）２は、昇華法（改良レーリー法）やＣＶＤ法等に
より得られたＳｉＣバルク結晶をスライスして得られたｎ型のＳｉＣ単結晶基板である。
第１導電型ドリフト層（ｎ-型ドリフト層）３は、このｎ+基板２の上に、エピタキシャル成長法によってｎ+基板２と同一の結晶型であるｎ-型のＳｉＣ単結晶膜を成長させることにより形成する。このｎ-型ドリフト層３は、窒素等をドーパントとして含有している
。高い耐電圧を得るためには第１導電型層のドーピング密度を低くする必要があることから、本発明の半導体装置において、ｎ-型ドリフト層３のドナー密度は、好ましくは１×
１０14〜６×１０14ｃｍ-3である。
。高い耐電圧を得るためには第１導電型層のドーピング密度を低くする必要があることから、本発明の半導体装置において、ｎ-型ドリフト層３のドナー密度は、好ましくは１×
１０14〜６×１０14ｃｍ-3である。
このｎ-型ドリフト層３の上に、第２導電型電荷注入層（ｐ+型電荷注入層）４を形成する。このｐ+型電荷注入層４は、硼素、アルミニウム等をドーパントとして含有している
。このｐ+型電荷注入層４は、エピタキシャル成長法によってｐ+型のＳｉＣ単結晶膜を成長させることにより形成する。本発明において、このｐ+型電荷注入層４のアクセプタ密
度は、好ましくは１×１０18〜５×１０19ｃｍ-3である。
。このｐ+型電荷注入層４は、エピタキシャル成長法によってｐ+型のＳｉＣ単結晶膜を成長させることにより形成する。本発明において、このｐ+型電荷注入層４のアクセプタ密
度は、好ましくは１×１０18〜５×１０19ｃｍ-3である。
次に、この第２導電型電荷注入層（ｐ+型電荷注入層）４の上部表層に高ドーピング密
度を有する第２導電型高ドーピング層（ｐ++型高ドーピング層）５を形成する。図２に示すように、ｎ-型ドリフト層３からｐｎ界面１１を通過してｐ+型電荷注入層４に進入した電子２１は、その大部分が、該電荷注入層４において正孔２２に捕えられるが、その電子２１の一部は該電荷注入層４において正孔２２に捕えられることなく、さらに素子表面付近に向けて移動する。ここで、ｐ++型高ドーピング層５を設けることにより、該電荷注入層４において正孔２２に捕えられなかった電子２１を、素子表面付近に到達する前にｐ++型高ドーピング層５に存在する正孔２２にてより確実に捕えることができる。そのため、ｐ+型電荷注入層４の表面付近に多く局在する欠陥核２３の付近で電子・正孔対が生じる
ことが抑制され、積層欠陥２４の発生および面積拡大を大幅に抑制することができ、順方向電圧の増加が抑制され、損失が小さくなる。
度を有する第２導電型高ドーピング層（ｐ++型高ドーピング層）５を形成する。図２に示すように、ｎ-型ドリフト層３からｐｎ界面１１を通過してｐ+型電荷注入層４に進入した電子２１は、その大部分が、該電荷注入層４において正孔２２に捕えられるが、その電子２１の一部は該電荷注入層４において正孔２２に捕えられることなく、さらに素子表面付近に向けて移動する。ここで、ｐ++型高ドーピング層５を設けることにより、該電荷注入層４において正孔２２に捕えられなかった電子２１を、素子表面付近に到達する前にｐ++型高ドーピング層５に存在する正孔２２にてより確実に捕えることができる。そのため、ｐ+型電荷注入層４の表面付近に多く局在する欠陥核２３の付近で電子・正孔対が生じる
ことが抑制され、積層欠陥２４の発生および面積拡大を大幅に抑制することができ、順方向電圧の増加が抑制され、損失が小さくなる。
かかる観点から、ｐ++型高ドーピング層５のドーピング密度は、ｐ+型電荷注入層４に
比べて十分に高い必要があるため、その最小値を１×１０20ｃｍ-3とすることが好ましい。一方、ｐ型導電層のドーパントの一つであるアルミニウムのＳｉＣに対する固溶限界は約２×１０21ｃｍ-3であることから、その最大値を２×１０21ｃｍ-3とすることが好ましい（非特許文献８）。
比べて十分に高い必要があるため、その最小値を１×１０20ｃｍ-3とすることが好ましい。一方、ｐ型導電層のドーパントの一つであるアルミニウムのＳｉＣに対する固溶限界は約２×１０21ｃｍ-3であることから、その最大値を２×１０21ｃｍ-3とすることが好ましい（非特許文献８）。
このｐ++型高ドーピング層５の形成に際し、ｐ+型電荷注入層４に硼素やアルミニウム
等をドーパントとして導入するが、高温熱処理下においてより安定したドーピング密度プロファイルを示すことからアルミニウムを導入することが特に好ましい。
等をドーパントとして導入するが、高温熱処理下においてより安定したドーピング密度プロファイルを示すことからアルミニウムを導入することが特に好ましい。
また、本発明においては、ｐ++型高ドーピング層５の厚さを、ｐ++型高ドーピング層５に含まれるドーパントの総数とｐ+型電荷注入層４のドーパント総数との関係から規定す
ることができる。ここでは、規定にあたっての条件を簡明にするため、ｐ++型高ドーピング層５に含まれるドーパントの総数がｐ+型電荷注入層４のドーパント総数に比べ、同等
以上となるように設定した場合、すなわちｐ++型高ドーピング層５のドーピング密度と厚さの積（ドーズ量）がｐ+型電荷注入層４のドーピング密度と厚さの積（ドーズ量）に比
べ大きくなるように設定した場合について、ｐ++型高ドーピング層５の厚さを検討する。この条件においては、電子を捕捉するという効果において、ｐ++型高ドーピング層５はｐ+型電荷注入層４と同等以上の能力を有することになる。
ることができる。ここでは、規定にあたっての条件を簡明にするため、ｐ++型高ドーピング層５に含まれるドーパントの総数がｐ+型電荷注入層４のドーパント総数に比べ、同等
以上となるように設定した場合、すなわちｐ++型高ドーピング層５のドーピング密度と厚さの積（ドーズ量）がｐ+型電荷注入層４のドーピング密度と厚さの積（ドーズ量）に比
べ大きくなるように設定した場合について、ｐ++型高ドーピング層５の厚さを検討する。この条件においては、電子を捕捉するという効果において、ｐ++型高ドーピング層５はｐ+型電荷注入層４と同等以上の能力を有することになる。
例えば、ｐ+型電荷注入層４の厚さを３μｍとした場合、ｐ+型電荷注入層４のドーズ量は３×１０14〜１．５×１０16ｃｍ-2となる。これに対し、ｐ++型高ドーピング層５のドーピング密度が１×１０20ｃｍ-3の場合、ｐ+型電荷注入層４と同等のドーズ量を得るた
めには、ｐ++型高ドーピング層５の厚さを３０ｎｍ〜１．５μｍとする必要がある。一方、ｐ++型高ドーピング層５のドーピング密度を２×１０21ｃｍ-3とした場合、ｐ+型電荷
注入層４と同等以上のドーズ量を得るためには、ｐ++型高ドーピング層５の厚さを１．５ｎｍ〜７５ｎｍ以上とすれば良い。
めには、ｐ++型高ドーピング層５の厚さを３０ｎｍ〜１．５μｍとする必要がある。一方、ｐ++型高ドーピング層５のドーピング密度を２×１０21ｃｍ-3とした場合、ｐ+型電荷
注入層４と同等以上のドーズ量を得るためには、ｐ++型高ドーピング層５の厚さを１．５ｎｍ〜７５ｎｍ以上とすれば良い。
本発明において、ｐ++型高ドーピング層５は、イオン打ち込みにより形成することができる。この場合、イオン打込み可能な最低エネルギーは１０ｋｅＶ程度であるため、ｐ++
型高ドーピング層５の厚さが１５ｎｍ未満となるようなｐ++型高ドーピング層５を得ることは困難である。また、電極金属との合金化反応で消費されるＳｉＣの厚さを考慮して、ｐ++型高ドーピング層５の厚さが５０ｎｍ以上であることが望ましい。
型高ドーピング層５の厚さが１５ｎｍ未満となるようなｐ++型高ドーピング層５を得ることは困難である。また、電極金属との合金化反応で消費されるＳｉＣの厚さを考慮して、ｐ++型高ドーピング層５の厚さが５０ｎｍ以上であることが望ましい。
一方、高ドーピング密度のイオン注入層を厚くする場合にはドーズ量が大きくなり、かえって欠陥を生じさせるおそれがある。したがって、ｐ++型高ドーピング層５の厚さが５００ｎｍ以下であることが望ましい。
以上の検討より、高ドーピング層５の最大ドーピング密度は１×１０20〜２×１０21ｃｍ-3とすることが好ましい。また、厚さについては、１５ｎｍ〜１．５μｍとすることが好ましいが、５０ｎｍ〜５００ｎｍとすることが特に好ましい。
なお、本発明において、「第２導電型高ドーピング層（ｐ++型高ドーピング層）５の厚さ」とは、この第２導電型高ドーピング層（ｐ++型高ドーピング層）５が第２導電型電荷注入層（ｐ+型電荷注入層）４の表面からイオンを打ち込んで形成される場合には、深さ
方向へのドーピング密度分布（多段イオン打ち込み（注入）法の場合には、最大のイオン打ち込みエネルギーにより形成されるドーピング密度分布）において、該表面から最大のドーピング密度を与える位置までの距離（深さ）をいう。
方向へのドーピング密度分布（多段イオン打ち込み（注入）法の場合には、最大のイオン打ち込みエネルギーにより形成されるドーピング密度分布）において、該表面から最大のドーピング密度を与える位置までの距離（深さ）をいう。
＜メサ構造＞
本発明に係る炭化珪素バイポーラ型半導体装置のメサ構造は、例えば、以下の方法により形成することができる。
本発明に係る炭化珪素バイポーラ型半導体装置のメサ構造は、例えば、以下の方法により形成することができる。
上記ｐ++型高ドーピング層５の上に例えばＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）により厚さ１０μｍ程度の酸化ケイ素膜を形成する。この酸化ケイ素膜上にフォトリソグラフィー技術によりメサ形状に対応したフォトレジスト膜を形成する。続いてフッ化水素酸により、フォトレジスト膜のない部分すなわち露出した酸化ケイ素膜を除去する。この作業によりｐ++型高ドーピング層５の表面にはメサ形状に対応した酸化ケイ素膜が形成される。この酸化ケイ素膜をマスクとして、露出しているｐ++型高ドーピング層５の領域を例えば反応性イオンエッチング（ＲＩＥ）によりｐ++型高ドーピング層５から、ｐ+型電荷注入層４、ｎ-型ドリフト層３の一部に至るまで除去し、高さ幅４μｍのメサ構造１０を形成する。尚、ＲＩＥ用のマスクは酸化ケイ素膜に限らず、アルミニウムやニッケル等でも良い。
次に、メサ周辺部での電界集中を緩和するために、電界緩和構造６を形成することが望ましい。この電界緩和構造６は、例えば、以下の手順により形成することができる。
ｐ++型高ドーピング層５およびｐ+型電荷注入層４の上に例えばＣＶＤ法により厚さ２
μｍ程度の酸化ケイ素膜を形成する。この酸化ケイ素膜上にフォトリソグラフィー技術により電界緩和構造の形状に対応したフォトレジスト膜を形成する。続いてフッ化水素酸により、フォトレジスト膜のない、すなわち電界緩和構造となる部分の酸化ケイ素膜を除去する。この作業によりｐ++型高ドーピング層５およびｐ+型電荷注入層４の表面には電界
緩和構造の形状に対応した酸化ケイ素膜が形成される。この酸化ケイ素膜をマスクとして、硼素やアルミニウムをドーパントとしたイオン打込みにより、電界緩和構造６を形成する。
ｐ++型高ドーピング層５およびｐ+型電荷注入層４の上に例えばＣＶＤ法により厚さ２
μｍ程度の酸化ケイ素膜を形成する。この酸化ケイ素膜上にフォトリソグラフィー技術により電界緩和構造の形状に対応したフォトレジスト膜を形成する。続いてフッ化水素酸により、フォトレジスト膜のない、すなわち電界緩和構造となる部分の酸化ケイ素膜を除去する。この作業によりｐ++型高ドーピング層５およびｐ+型電荷注入層４の表面には電界
緩和構造の形状に対応した酸化ケイ素膜が形成される。この酸化ケイ素膜をマスクとして、硼素やアルミニウムをドーパントとしたイオン打込みにより、電界緩和構造６を形成する。
この電界緩和構造６の厚さは、好ましくは１０ｎｍ〜１μｍ、さらに好ましくは、100
ｎｍ〜１μｍである。また、この電界緩和構造６のドーピング密度は、好ましくは、１×１０16〜１×１０18ｃｍ-3である。
ｎｍ〜１μｍである。また、この電界緩和構造６のドーピング密度は、好ましくは、１×１０16〜１×１０18ｃｍ-3である。
イオン打込み後、Ａｒ等の雰囲気中で１６００℃〜１８００℃の熱処理にて注入イオン
を活性化させることが好ましい。
＜電極＞
本発明にかかる炭化珪素バイポーラ型半導体装置に用いるアノード電極８およびカソード電極９の形成は、例えば、以下の方法により行うことができる。
を活性化させることが好ましい。
＜電極＞
本発明にかかる炭化珪素バイポーラ型半導体装置に用いるアノード電極８およびカソード電極９の形成は、例えば、以下の方法により行うことができる。
まず、素子表面を保護するための酸化膜を形成する。例えば熱酸化法により厚さ４０ｎｍ程度の酸化膜を形成する。
続いて、フォトリソグラフィー技術およびフッ酸を使用して不要な酸化ケイ素膜を除去し、ＳｉＣを露出させる。次にスパッタリング法等を用いて、カソード電極９にはｎ+基
板２の下面にニッケル（厚さ３５０ｎｍ程度）の金属薄膜を、アノード電極８にはｐ++型高ドーピング層５の上面にニッケル（厚さ５０ｎｍ程度）の金属薄膜をそれぞれ形成する。その後、アノード電極８に関してはフォトリソグラフィー技術およびエッチング液を使用して不要なニッケルを除去する。さらにこれらの電極は金属薄膜を形成した後、熱処理を行うことで合金化され、オーミック電極となる。
続いて、フォトリソグラフィー技術およびフッ酸を使用して不要な酸化ケイ素膜を除去し、ＳｉＣを露出させる。次にスパッタリング法等を用いて、カソード電極９にはｎ+基
板２の下面にニッケル（厚さ３５０ｎｍ程度）の金属薄膜を、アノード電極８にはｐ++型高ドーピング層５の上面にニッケル（厚さ５０ｎｍ程度）の金属薄膜をそれぞれ形成する。その後、アノード電極８に関してはフォトリソグラフィー技術およびエッチング液を使用して不要なニッケルを除去する。さらにこれらの電極は金属薄膜を形成した後、熱処理を行うことで合金化され、オーミック電極となる。
さらに、ボンディングによる機械的応力の緩和や、アノード電極８の広がり抵抗の影響を低減する目的として、スパッタリング法等を用いてアノード電極８の表面にチタニウム（厚さ５０ｎｍ程度）およびアルミニウム（厚さ１μｍ程度）の金属薄膜を形成しても良い。
また本発明において、ＳｉＣ単結晶の結晶型、結晶面などは、特に限定されるものではなく、各種のものについて本発明の効果を得ることができる。
以上のとおり、ｎ型が第１導電型でｐ型が第２導電型である炭化珪素バイポーラ型半導体装置について説明したが、本発明にかかる炭化珪素バイポーラ型半導体装置は、導電型が反対、すなわち、ｐ型が第１導電型でｎ型が第２導電型である炭化珪素バイポーラ型半導体装置であってもよい。この場合には、本発明にかかる炭化珪素バイポーラ型半導体装置において、ｐ+型基板２、ｐ-型ドリフト層３、ｎ+型電荷注入層４、および、ｎ++型高
ドーピング層５がこの順序にて積層されている。なお、この場合においては、ｎ++型高ドーピング層５の形成の際にｎ+型電荷注入層４に導入されるイオンは、窒素や燐であり、また、電界緩和構造６の形成のためにｐ-型ドリフト層３に導入されるイオンについても同様である。
以上のとおり、ｎ型が第１導電型でｐ型が第２導電型である炭化珪素バイポーラ型半導体装置について説明したが、本発明にかかる炭化珪素バイポーラ型半導体装置は、導電型が反対、すなわち、ｐ型が第１導電型でｎ型が第２導電型である炭化珪素バイポーラ型半導体装置であってもよい。この場合には、本発明にかかる炭化珪素バイポーラ型半導体装置において、ｐ+型基板２、ｐ-型ドリフト層３、ｎ+型電荷注入層４、および、ｎ++型高
ドーピング層５がこの順序にて積層されている。なお、この場合においては、ｎ++型高ドーピング層５の形成の際にｎ+型電荷注入層４に導入されるイオンは、窒素や燐であり、また、電界緩和構造６の形成のためにｐ-型ドリフト層３に導入されるイオンについても同様である。
以下、実施例により本発明を説明するが、本発明はこれらの実施例に限定されるものではなく、その要旨を逸脱しない範囲内において各種の変形、変更が可能である。
［実施例］
以下、実施例により本発明を説明するが、本発明はこの実施例に限定されるものではない。
［実施例］
以下、実施例により本発明を説明するが、本発明はこの実施例に限定されるものではない。
［実施例１］
図１に示すｐｎダイオードを作製した。
（１）導電層の形成
まず、昇華法（改良レーリー法）より得られたＳｉＣバルク結晶をスライスして得られたｎ型の４Ｈ−ＳｉＣ単結晶基板であるｎ+基板２（ドナー密度７×１０18ｃｍ-3、厚さ
４００μｍ）の上に、エピタキシャル成長法によってｎ+基板２と同一の結晶型であるｎ-型のＳｉＣ単結晶膜を成長させて、厚さ６０μｍのｎ-型ドリフト層３を形成した。本ｎ-型ドリフト層３は窒素をドーパントとして含有しており、ｎ-型ドリフト層３のドナー密
度は１×１０14〜６×１０14ｃｍ-3とした。
図１に示すｐｎダイオードを作製した。
（１）導電層の形成
まず、昇華法（改良レーリー法）より得られたＳｉＣバルク結晶をスライスして得られたｎ型の４Ｈ−ＳｉＣ単結晶基板であるｎ+基板２（ドナー密度７×１０18ｃｍ-3、厚さ
４００μｍ）の上に、エピタキシャル成長法によってｎ+基板２と同一の結晶型であるｎ-型のＳｉＣ単結晶膜を成長させて、厚さ６０μｍのｎ-型ドリフト層３を形成した。本ｎ-型ドリフト層３は窒素をドーパントとして含有しており、ｎ-型ドリフト層３のドナー密
度は１×１０14〜６×１０14ｃｍ-3とした。
続いて、ｎ-型ドリフト層３の上にエピタキシャル成長法によってｐ+型のＳｉＣ単結晶膜を成長させて、厚さ３μｍのｐ+型導電層４を形成した。ｐ+型導電層４はアルミニウム
をドーパントとして含有しており、ｐ+型導電層４のアクセプタ密度は１×１０18〜５×
１０19ｃｍ-3の範囲にあった。
をドーパントとして含有しており、ｐ+型導電層４のアクセプタ密度は１×１０18〜５×
１０19ｃｍ-3の範囲にあった。
ｐ+型導電層４を形成した後、アルミニウムをイオン打込みすることでｐ++型高ドーピ
ング層５を形成した。イオン打込み条件は、２０〜１５０ｋｅＶの打込みエネルギーにて、合計ドーズ量が２．３×１０16ｃｍ-2となるような多段注入とし、深さが２５０ｎｍ、ドーピング密度が１×１０21ｃｍ-3のボックスプロファイルを形成した。
ング層５を形成した。イオン打込み条件は、２０〜１５０ｋｅＶの打込みエネルギーにて、合計ドーズ量が２．３×１０16ｃｍ-2となるような多段注入とし、深さが２５０ｎｍ、ドーピング密度が１×１０21ｃｍ-3のボックスプロファイルを形成した。
（２）メサ構造の形成
前記ｐ++型高ドーピング層５の上にＣＶＤ法により厚さ１０μｍ程度の酸化ケイ素膜を形成した。この酸化ケイ素膜上にフォトリソグラフィー技術によりメサ形状に対応したフォトレジスト膜を形成した。続いてフッ化水素酸により、フォトレジスト膜のない部分すなわち露出した酸化ケイ素膜を除去した。この酸化ケイ素膜をマスクとして、露出しているｐ++型高ドーピング層５の領域を反応性イオンエッチング（ＲＩＥ）によりｐ++型高ドーピング層５から、ｐ+型電荷注入層４、およびｎ-型ドリフト層３の一部に至るまで除去し、高さ幅４μｍのメサ構造１０を形成した。
前記ｐ++型高ドーピング層５の上にＣＶＤ法により厚さ１０μｍ程度の酸化ケイ素膜を形成した。この酸化ケイ素膜上にフォトリソグラフィー技術によりメサ形状に対応したフォトレジスト膜を形成した。続いてフッ化水素酸により、フォトレジスト膜のない部分すなわち露出した酸化ケイ素膜を除去した。この酸化ケイ素膜をマスクとして、露出しているｐ++型高ドーピング層５の領域を反応性イオンエッチング（ＲＩＥ）によりｐ++型高ドーピング層５から、ｐ+型電荷注入層４、およびｎ-型ドリフト層３の一部に至るまで除去し、高さ幅４μｍのメサ構造１０を形成した。
（３）電界緩和構造の形成
メサ周辺部での電界集中を緩和するために、ｐｎ接合界面からメサコーナー部の外側５０μｍ程度に至る範囲にわたり、ｎ-型導電層３にアルミニウムをドーパントとしてイオン打込みにより電界緩和構造６を形成した。本イオン打込みは、１５〜３５０ｋｅＶの多段打込みエネルギーにてドーズ量が３．２×１０14ｃｍ-2となるような条件で実施した。この条件において打込まれたアルミニウムのドーピング密度についての深さ方向のプロファイルは、打込み表面付近から深さ５００ｎｍにかけて６×１０18ｃｍ-3となるようなボックスプロファイルである。イオン打込み後、Ａｒ等の雰囲気中で１６００℃〜１８００℃の熱処理にて注入イオンを活性化させた。
メサ周辺部での電界集中を緩和するために、ｐｎ接合界面からメサコーナー部の外側５０μｍ程度に至る範囲にわたり、ｎ-型導電層３にアルミニウムをドーパントとしてイオン打込みにより電界緩和構造６を形成した。本イオン打込みは、１５〜３５０ｋｅＶの多段打込みエネルギーにてドーズ量が３．２×１０14ｃｍ-2となるような条件で実施した。この条件において打込まれたアルミニウムのドーピング密度についての深さ方向のプロファイルは、打込み表面付近から深さ５００ｎｍにかけて６×１０18ｃｍ-3となるようなボックスプロファイルである。イオン打込み後、Ａｒ等の雰囲気中で１６００℃〜１８００℃の熱処理にて注入イオンを活性化させた。
次に、素子表面を保護するため、ｐ++型高ドーピング層５の存在する側の素子表面全体に厚さ約４０ｎｍの酸化膜７を形成した。
続いて前述同様、フォトリソグラフィー技術およびフッ酸を使用して不要な酸化ケイ素膜を除去し、ｐ++型高ドーピング層５の表面を露出させた。次にスパッタリング法等を用いて、ｎ+基板２の下面にカソード電極９としてニッケル（厚さ３５０ｎｍ）の金属薄膜
を、ｐ++型高ドーピング層５の上面にアノード電極８としてニッケル（厚さ５０ｎｍ）の金属薄膜をそれぞれ形成した。アノード電極８についてはフォトリソグラフィー技術およびエッチング溶液を使用して不要なニッケルを除去した。さらにこれらの電極は金属薄膜を形成した後、熱処理を行うことで合金化し、オーミック電極とした。
続いて前述同様、フォトリソグラフィー技術およびフッ酸を使用して不要な酸化ケイ素膜を除去し、ｐ++型高ドーピング層５の表面を露出させた。次にスパッタリング法等を用いて、ｎ+基板２の下面にカソード電極９としてニッケル（厚さ３５０ｎｍ）の金属薄膜
を、ｐ++型高ドーピング層５の上面にアノード電極８としてニッケル（厚さ５０ｎｍ）の金属薄膜をそれぞれ形成した。アノード電極８についてはフォトリソグラフィー技術およびエッチング溶液を使用して不要なニッケルを除去した。さらにこれらの電極は金属薄膜を形成した後、熱処理を行うことで合金化し、オーミック電極とした。
さらにアノード電極８の表面にチタニウム（厚さ５０ｎｍ）およびアルミニウム（厚さ１μｍ）の金属薄膜をこの順番で積層した。
（４）得られたｐｎダイオードの通電試験
得られたｐｎダイオードに対して、以下の通電試験を行った。高融点半田を用いてｐｎダイオードのカソード電極を銅板上に貼り付け、超音波ボンディング装置を用いてアノード電極にアルミニウムワイヤをボンディングした。銅板とアルミニウムワイヤに電流源を接続し、順方向に１００Ａ／ｃｍ2の直流電流を通電劣化させた後、このｐｎダイオード
のエレクトロルミネッセンス像（ＥＬ像）を取得し、これら通電劣化とＥＬ像の取得とを繰り返すことで、積層欠陥２４の動きや形状の経時変化を観察し、積層欠陥２４の起点となる欠陥核２３の個数を評価した。評価結果を図３に示す。
（４）得られたｐｎダイオードの通電試験
得られたｐｎダイオードに対して、以下の通電試験を行った。高融点半田を用いてｐｎダイオードのカソード電極を銅板上に貼り付け、超音波ボンディング装置を用いてアノード電極にアルミニウムワイヤをボンディングした。銅板とアルミニウムワイヤに電流源を接続し、順方向に１００Ａ／ｃｍ2の直流電流を通電劣化させた後、このｐｎダイオード
のエレクトロルミネッセンス像（ＥＬ像）を取得し、これら通電劣化とＥＬ像の取得とを繰り返すことで、積層欠陥２４の動きや形状の経時変化を観察し、積層欠陥２４の起点となる欠陥核２３の個数を評価した。評価結果を図３に示す。
［比較例１］
ｐ++型高ドーピング層５を形成するためのイオン打込み工程を行わず、これ以外の工程
は実施例と同様のプロセスを適用して、比較用のｐｎダイオードを作製した。
ｐ++型高ドーピング層５を形成するためのイオン打込み工程を行わず、これ以外の工程
は実施例と同様のプロセスを適用して、比較用のｐｎダイオードを作製した。
その後、実施例１と同様の通電試験をこの比較用のｐｎダイオードに対して行い、図３に示す評価結果を得た。
図３に示すように、ｐ++型高ドーピング層５を導入しないｐｎダイオード（比較例１）では、ｐ+型電荷注入層４の表層近傍に認められた欠陥核２３の個数が１個以下の素子が
５７％（１３個／２３個）であったのに対し、ｐ++型高ドーピング層５を導入したｐｎダイオード（実施例１）では前記欠陥核の個数が１個以下の素子が９０％（１８個／２０個）であった。以上のように、ｐ++型高ドーピング層５を導入することで、ｐ+型電荷注入層４の表層近傍の欠陥核２３を起点とした積層欠陥の拡大を抑制可能であることが確認できた。
図３に示すように、ｐ++型高ドーピング層５を導入しないｐｎダイオード（比較例１）では、ｐ+型電荷注入層４の表層近傍に認められた欠陥核２３の個数が１個以下の素子が
５７％（１３個／２３個）であったのに対し、ｐ++型高ドーピング層５を導入したｐｎダイオード（実施例１）では前記欠陥核の個数が１個以下の素子が９０％（１８個／２０個）であった。以上のように、ｐ++型高ドーピング層５を導入することで、ｐ+型電荷注入層４の表層近傍の欠陥核２３を起点とした積層欠陥の拡大を抑制可能であることが確認できた。
なお、Ｊｏｓｅｐｈ．Ｊ．ＳＵＭＡＫＥＲＩＳらは、ｐ+型電荷注入層とｎ-型ドリフト層の間に、ドーピング密度が１×１０17〜１×１０19ｃｍ-3、厚さが約１．５μｍのｐ+
型バッファ層を設け、ｎ-ドリフト層から拡散してきた電子を正孔と再結合させるための
発明を行っている（上記特許文献１）。一方、本発明は、ｐ+型電荷注入層の表層にｐ++
型高ドーピング層を設けることにより、少数キャリアである電子を再結合させ、かつｐ++型高ドーピング層のドーピング密度を１×１０20〜２×１０21ｃｍ-3と高くすることにより、ｐ++型高ドーピング層の厚さを１．５μｍ以下に薄くすることができ、さらにこのｐ++型高ドーピング層を用いてオーミックコンタクトを形成することにより、低抵抗のアノード電極を得ることが期待できる。また、上記特許文献１では、表層付近を起点とした積層欠陥の抑制効果を定量的に評価していない。このような点において、本発明はＪｏｓｅｐｈ．Ｊ．ＳＵＭＡＫＥＲＩＳらのものと明らかに違う。
型バッファ層を設け、ｎ-ドリフト層から拡散してきた電子を正孔と再結合させるための
発明を行っている（上記特許文献１）。一方、本発明は、ｐ+型電荷注入層の表層にｐ++
型高ドーピング層を設けることにより、少数キャリアである電子を再結合させ、かつｐ++型高ドーピング層のドーピング密度を１×１０20〜２×１０21ｃｍ-3と高くすることにより、ｐ++型高ドーピング層の厚さを１．５μｍ以下に薄くすることができ、さらにこのｐ++型高ドーピング層を用いてオーミックコンタクトを形成することにより、低抵抗のアノード電極を得ることが期待できる。また、上記特許文献１では、表層付近を起点とした積層欠陥の抑制効果を定量的に評価していない。このような点において、本発明はＪｏｓｅｐｈ．Ｊ．ＳＵＭＡＫＥＲＩＳらのものと明らかに違う。
本実施例ではｐｎダイオードを例として説明したが、これ以外の炭化珪素バイポーラ型半導体装置、例えばサイリスタ、ゲートターンオフサイリスタ（ＧＴＯ）、絶縁ゲートバイポーラトランジスタ(ＩＧＢＴ)、バイポーラ接合トランジスタ（ＢＪＴ）などにも本発明を適用できる。
１： ｐｎダイオード
２： ｎ+基板
３： ｎ-型ドリフト層
４： ｐ+型電荷注入層
５： ｐ++型高ドーピング層
６： 電界緩和構造
７： 酸化膜
８： アノード電極
９： カソード電極
１０： メサ構造
１１： ｐｎ接合界面
２１： 電子
２２： 正孔
２３： 欠陥核
２４： 積層欠陥
２： ｎ+基板
３： ｎ-型ドリフト層
４： ｐ+型電荷注入層
５： ｐ++型高ドーピング層
６： 電界緩和構造
７： 酸化膜
８： アノード電極
９： カソード電極
１０： メサ構造
１１： ｐｎ接合界面
２１： 電子
２２： 正孔
２３： 欠陥核
２４： 積層欠陥
Claims (2)
- 第１導電型炭化珪素単結晶基板、
エピタキシャル成長法により形成される第１導電型炭化珪素ドリフト層、
エピタキシャル成長法により形成される第２導電型炭化珪素電荷注入層、および
該炭化珪素電荷注入層よりもドーピング密度が高い、イオン打ち込みにより形成されている第２導電型の高ドーピング層
が、この順序にて積層してなり、
前記炭化珪素ドリフト層から前記高ドーピング層側の素子表面に至るメサ構造を有し、
前記高ドーピング層の厚さが５０ｎｍ〜５００ｎｍであり、前記高ドーピング層に含まれるドーパントの総数が前記第２導電型炭化珪素電荷注入層のドーパント総数に比べ、同等以上であり、かつ、前記高ドーピング層における最大ドーピング密度が１×１０20ｃｍ-3〜２×１０21ｃｍ-3であることを特徴とする炭化珪素バイポーラ型半導体装置。 - 前記高ドーピング層がアルミニウム、窒素または燐をイオン打ち込みすることにより形成されていることを特徴とする請求項１に記載の炭化珪素バイポーラ型半導体装置。
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| JP2007169263A JP5249532B2 (ja) | 2007-06-27 | 2007-06-27 | 炭化珪素バイポーラ型半導体装置 |
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-
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