KR101503527B1 - 소수 운반자 주입이 억제된 실리콘 카바이드 정션 장벽쇼트키 다이오드 - Google Patents

소수 운반자 주입이 억제된 실리콘 카바이드 정션 장벽쇼트키 다이오드 Download PDF

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Abstract

정션 장벽 쇼트키(JBS) 구조에서 내부(built-in) PiN 다이오드의 전류 전도를 차단하는 통합 구조들이 제공된다. 쇼트키 다이오드가 PiN 다이오드와 직렬로 통합될 수 있고, 여기서 쇼트키 다이오드는 PiN 다이오드의 방향과 반대 방향이다. PiN 다이오드와 쇼트키 콘택 사이에 직렬 저항 및/또는 절연층이 제공될 수 있다. 다이오드의 드리프트 영역 안에 배치된 실리콘 카바이드 정션 장벽 영역을 포함하는 실리콘 카바이드 쇼트키 다이오드 및 실리콘 카바이드 쇼트키 다이오드의 제조방법이 제공된다. 정션 장벽 영역은 다이오드의 드리프트 영역 내의 제1 도핑 농도를 갖는 제1 영역의 실리콘 카바이드 및 드리프트 영역 내에 있고 제1 영역의 실리콘 카바이드와 쇼트키 콘택 사이에 배치된 제2 영역의 실리콘 카바이드를 포함한다. 제2 영역은 제1 영역의 실리콘 카바이드와 쇼트키 콘택에 접촉하고 있다. 제2 영역의 실리콘 카바이드는 제1 도핑 농도보다 작은 제2 도핑 농도를 갖는다.
정션 장벽 쇼트키 구조, 쇼트키 다이오드, 실리콘 카바이드, 드리프트 영역

Description

소수 운반자 주입이 억제된 실리콘 카바이드 정션 장벽 쇼트키 다이오드{Silicon carbide junction barrier schottky diodes with suppressed minority carrier injection}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 다이오드에 관한 것이다.
예를 들면, 약 600V와 약 2.5kV 사이의 전압을 다룰 수 있는 고전압 실리콘 카바이드(SiC) 쇼트키 다이오드는 활성 면적(active area)에 의존하여 약 100 amp 또는 그 이상의 전류를 취급할 수 있다. 고전압 쇼트키 다이오드는 특히 전력 변환(conditioning), 분배 및 조절의 분야에서 많은 중요한 응용성을 갖는다.
이러한 응용분야에서 SiC 쇼트키 다이오드의 중요한 특성은 스위칭 속도이다. 실리콘-계 PIN 소자들은 전형적으로 비교적 열악한 스위칭 속도를 나타낸다. 실리콘 PIN 다이오드는 정격 전압(voltage rating)에 따라 대략 20kHz 의 최대 스위칭 속도를 가질 수 있다. 반면, 실리콘 카바이드-계 쇼트키 소자들은 예를 들면, 실리콘보다 약 100배를 초과하는, 이론적으로 훨씬 높은 스위칭 속도를 가질 수 있다. 덧붙여, 실리콘 카바이드 소자들은 실리콘 소자들보다 더 높은 전류 밀도를 취급할 수 있다.
4H-SiC에서 쇼트키 장벽 다이오드들은 매우 낮은 비 온-저항(specific on-resistance) 및 매우 빠른 턴-오프(turn-off) 특성을 가질 수 있다. 소자 성능을 향상시키기 위하여 쇼트키 다이오드 내에 p+n 정션 그리드(junction grid)를 통합하고, 정션-장벽 쇼트키(JBS: Junciton-Barrier Schottky) 구조를 형성하는 것을 포함하는 시도들이 있었다. 순방향 바이어스가 인가되면, 다이오드의 쇼트키 영역들은 전기를 전도한다(conduct). 인가된 순방향 바이어스가 p+n 정션의 내부(built-in) 정션 포텐셜보다 작은 한, 다수 운반자(majority carrier) 전류만이 흐르고 소수 운반자(minority carrier)들은 드리프트 층으로 주입되지 않아서, 축적된 소수 운반자 전하에 기인하는 역방향 회복 시간(reverse recovery time)이 무시할 만하다. 역방향 바이어스가 인가되면, p+ 영역들의 공핍 영역들이 쇼트키 영역들을 가려서(shield), 쇼트키 금속-SiC 경계에서 전기장을 더 낮게 한다. 이 효과는 다이오드의 쇼트키 영역으로부터 역방향 바이어스 누설 전류를 감소시키거나 최소화할 수 있고, 고전압, 저누설 및 고온 다이오드의 제조를 가능하게 한다. 소자의 온-상태 전압 강하는 금속-SiC 장벽 높이, 드리프트 영역의 저항 및 쇼트키와 p+ 이온주입 영역들의 상대적인 면적에 의하여 결정된다.
4H-SiC 에서 2.6V 인 p+n 정션의 내부 포텐셜보다 더 큰 순방향 바이어스가 인가되면, 내부 pn 정션이 턴온된다. 정공들이 p+ 이온주입 영역들로부터 주입되고 전자들이 n+ 영역들로부터 주입된다. 일반적인 JBS 다이오드의 가능한 I-V 특성을 도시한 예시적인 I-V 곡선이 도 1에 제공된다. 예를 들면, Ti 쇼트키 금속을 갖는 4H-SiC JBS 다이오드는 대략 1V 에서 다수 운반자 전도를 보여줄 것이다. 그러므로, 도 1에서 쇼트키 턴-온 지점은 약 1V의 순방향 바이어스가 될 것이다. 만일 정션 장벽 그리드에 대한 콘택이 충분히 오믹인 경우에는, 다수 운반자 전류가 순방향 바이어스와 함께 증가하면 pn 정션이 약 2.6V 에서 턴-온될 것이다. 이 지점부터 소수 운반자 전류가 다이오드의 순방향 전도보다 우세하게 된다. 다이오드의 드리프트 층이 운반자로 넘치기 때문에, 소자는 상당한 역방향 회복 전하(reverse recovery charge) 및 역방향 회복 시간(reverse recovery time)을 보여줄 수 있다. 그러므로, 이러한 소자가 순방향 바이어스 (전도) 상태로부터 역방향 바이어스 (차단) 상태로 스위치될 때, 모든 주입된 소수 운반자들이 재결합할 때까지 전류의 전도가 바람직하지 않게 계속될 것이다. 덧붙여, 운반자 재결합은 스태킹 결함(stacking fault)을 전파를 야기할 수 있고, 이것은 I-V 특성의 심각한 열화를 초래할 수 있다.
이온주입된(implanted) 정션 장벽 그리드(junciton barrier grid)를 갖는 일반적인 SiC 쇼트키 다이오드가 도 2에 도시되어 있다. 일반적인 소자에서, 플로팅 필드 링들(floating field rings)이 정션 장벽 그리드를 둘러싼다. 비-스케일로 단순화된 일반적인 소자의 단면구조의 도면이 아래의 도 2에서 보여진다. 도 2에서, 정션 장벽 영역에서 이온주입 영역들(implant regions)의 수는 명확성을 위하여 줄여졌다. 더욱이, 영역들의 상대적인 크기들 또한 명확성을 위하여 변경되었다.
도 2에 보이는 바와 같이, 일반적인 소자는 n+ SiC 기판(10) 위에 비교적 얇은 (약 0.5 ㎛) n+ SiC 에피택셜층(12)을 포함한다. n- SiC 에피택셜층(14)이 n+ SiC 에피택셜층(12) 위에 제공된다. n- SiC 에피택셜층(14)은 600V 제품에 대하여 약 5 ㎛의 두께이고, 1200V 제품에 대하여 약 13 ㎛의 두께이다. p-형의 SiC 이온주입 영역들(16)이 n- SiC 에피택셜층(14) 안에 제공되고 약 0.5 ㎛의 깊이로 확장된다. p-형의 이온주입(16)은 정션 장벽 그리드와 플로팅 필드 링들을 제공한다. 제1 열산화막(18)과 제2 증착 산화막(20)을 포함하는 산화막이 플로팅 필드 링들 위와 정션 장벽 그리드의 바깥쪽 부분 위에 제공된다. 쇼트키 콘택(22)이 정션 장벽 그리드 위로 제공되고 산화막 위로 확장된다. 오믹 콘택(24)이 SiC 기판(10) 위에 제공된다.
일반적인 소자들의 모든 p-형의 이온주입들은 (정션 장벽 그리드 및 필드 링) 활성화 후에 1×1018 ㎝-3 보다 큰 운반자 농도를 갖도록 동일한 양으로 이온주입된다. 정션 장벽 그리드는 약 1.5 ㎛ 너비와 약 4 ㎛의 간격의 p-형 이온주입 영역들의 그리드를 포함한다. 정션 장벽 그리드의 이 부분은 균일한 크기와 간격의 이온주입들을 포함하고 약 15㎛ 너비를 갖고 균일한 크기의 이온주입 영역들을 서로 연결시키는 바깥 주변의 p-형의 이온주입 영역에 의해 둘러싸인다. 쇼트키 콘택이 그리드의 전체 바깥 영역 둘레의 그리드를 콘택하는 것을 확실하게 하기 위한 제조 다양성을 허용하도록 정션 장벽 그리드의 이 바깥 주변 영역은 다른 부분들보다 넓게 만들어진다. p-형의 이온주입 플로팅 필드 링들은 약 2.75 ㎛ 너비와 약 1.75 ㎛의 간격을 갖는다.
일반적인 소자들의 제조에서, n+ SiC 기판(10)이 제공된다. 두 개의 n-형 SiC 에피택셜층들(n+ SiC 에피택셜층(12)과 n- SiC 에피택셜층(14))은 도 2에 관련하여 위에서 기술된 바와 같이 기판(10) 위에 형성된다. SiC 에피택셜층들과 SiC 기판은 SiC 기판과 SiC 에피택셜층들 위에 희생층인 실리콘 이산화물(silicon dioxide)을 제공하기 위하여 열산화된다. 실리콘 이산화물의 이들 희생층들의 각각은 식각에 의하여 제거된다. p-형의 도펀트(Al)들이 도 2에 도시된 바와 같은 플로팅 가드 링과 정션 장벽 그리드들을 제공하기 위하여 4×1014 ㎝- 2 의 도즈(dose)로 n- SiC 에피택층으로 이온주입된다. 이온주입된 p-형의 도펀트들은 그 후 고온 어닐(즉, 1600℃)을 사용하여 활성화된다. 고온 어닐은 도펀트들을 SiC 결정 구조로 도입하고 이온주입 공정으로부터 기인하는 모든 결정결함은 아니더라도 대부분(예를 들면, ≥90%)의 결정결함을 제거한다.
그 후 이온주입된 영역을 포함하여 n- SiC 에피택셜층 위에 희생산화막 열성장되고, 식각에 의하여 제거된다. 열산화막이 그 후 n- SiC 에피택셜층 위에 성장되고 증착 산화막이 열산화막 위에 형성되고 치밀하게 된다. n- SiC 에피택셜층 위의 산화막은 그 후 쇼트키 콘택을 위하여 n- SiC 에피택셜층에 개구부를 제공하기 위하여 패터닝되고, n- SiC 에피택셜층과 이온주입된 정션 장벽 그리드에 콘택하도록 쇼트키 콘택이 개구부 내에 형성된다. 쇼트키 콘택은 또한 도 2에 보이는 바와 같이 산화막 위로 확장된다.
SiC 쇼트키 다이오드들의 부가적인 일반적인 종단 처리(terminations)가 Singh 등에 의한 "Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields" ISPSD '97, pp. 157-160 에 기술되어 있다. SiC 쇼트키 장벽 다이오드를 위한 p-형 에피택시 가드 링 종결이 Ueno 등에 의한 "The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes", IEEE Electron Device Letters, Vol. 16, No. 7, July, 1995, pp. 331-332 에 기술되어 있다. 덧붙여, 다른 종결 기술들이 "SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge" 라는 제목의 공개된 PCT 출원 WO 97/08754 에 기술되어 있다.
본 발명의 일부 실시예들은 다이오드의 드리프트 영역 내에 배치된 실리콘 카바이드 정션 장벽 영역을 포함하는 실리콘 카바이드 쇼트키 다이오드 및 실리콘 카바이드 쇼트키 다이오드의 제조방법을 제공한다. 정션 장벽 영역은 다이오드의 드리프트 영역 내의 제1 도핑 농도를 갖는 제1 영역의 실리콘 카바이드 및 드리프트 영역 내에 있고 제1 영역의 실리콘 카바이드와 쇼트키 다이오드의 쇼트키 콘택 사이에 배치된 제2 영역의 실리콘 카바이드를 포함한다. 제2 영역은 제1 영역의 실리콘 카바이드와 쇼트키 콘택에 접촉하고 있다. 제2 영역의 실리콘 카바이드는 상기 제1 도핑 농도보다 작은 제2 도핑농도를 갖고 상기 쇼트키 콘택을 갖는 쇼트키 정류 정션을 형성한다.
본 발명의 다른 실시예들에서, 상기 드리프트 영역은 n-형 실리콘 카바이드를 포함하고, 상기 제1 및 제2 영역들은 p-형 실리콘 카바이드를 포함한다. 본 발명의 특정 실시예들에서, 상기 제2 영역의 실리콘 카바이드는 상기 드리프트 영역으로 약 0.01 로부터 약 0.5 ㎛까지 확장되고, 상기 제1 영역의 실리콘 카바이드는 상기 드리프트 영역으로 약 0.1 로부터 약 1 ㎛까지 확장된다. 상기 제2 영역의 실리콘 카바이드는 약 1×1015 ㎝- 3 로부터 약 5×1018 ㎝- 3 의 표면 도핑 농도를 가질 수 있다.
본 발명의 부가적인 실시예들에서, 상기 드리프트 영역은 n-형 실리콘 카바이드 에피택셜층을 포함한다. 상기 제1 n-형 실리콘 카바이드 에피택셜층의 운반자 농도보다 더 큰 운반자 농도를 갖는 n-형 실리콘 카바이드 기판이 또한 제공될 수 있고, 상기 제1 n-형 실리콘 카바이드 에피택셜층은 상기 n-형 실리콘 카바이드 기판 위에 배치될 수 있다. 제2 n-형 실리콘 카바이드 에피택셜층이 상기 제1 실리콘 카바이드 에피택셜층과 상기 n-형 실리콘 카바이드 기판 사이에 배치될 수 있다. 상기 제2 n-형 실리콘 카바이드 에피택셜층은 상기 제1 n-형 실리콘 카바이드 에피택셜층보다 더 높은 운반자 농도를 가질 수 있다. 오믹 콘택이 상기 제1 n-형 실리콘 카바이드 에피택셜층의 반대편에 상기 실리콘 카바이드 기판 위에 제공될 수 있다. 복수의 플로팅 필드 링들이 또한 실리콘 카바이드 정션 장벽 영역을 둘러싸도록 제공될 수 있다.
본 발명의 일부 실시예들은 실리콘 카바이드 드리프트 영역 내에 배치된 실리콘 카바이드 정션 장벽 영역을 포함하는 실리콘 카바이드 정션 장멱 쇼트키(JBS) 다이오드 및 실리콘 카바이드 JBS 다이오드의 제조방법을 제공하며, 여기서 정션 장벽 영역은 내부 pn 정션 및 상기 정션 장벽 영역의 상기 내부 pn 정션의 전류 전도를 막기 위한, 다이오드에 통합된 수단을 제공한다.
본 발명의 특정 실시예들에서, 상기 정션 장벽 영역의 상기 내부 pn 정션의 전류 전도를 막기 위하여 상기 다이오드에 통합되는 수단은 상기 정션 장벽 영역의 상기 내부 pn 정션과 상기 JBS 다이오드의 상기 쇼트키 콘택 사이의 직렬 쇼트키 다이오드에 의하여 제공된다. 상기 쇼트키 다이오드는 상기 내부 pn 정션이 순방향으로 바이어스될 때 역방향으로 바이어스된다.
본 발명의 다른 실시예들에서, 상기 쇼트키 다이오드는 상기 쇼트키 콘택과 상기 정션 장벽 영역 사이의 쇼트키 정션에 의하여 제공된다. 상기 쇼트키 정션은 상기 JBS 다이오드가 순방향으로 바이어스될 때 상기 내부 pn 정션을 통한 전류를 차단하도록 충분히 정류하도록 이루어진다.
본 발명의 특정 실시예들에서, 상기 정션 장벽 영역은 n-형 실리콘 카바이드 드리프트 영역 내의 p-형 실리콘 카바이드 영역들을 포함한다. 상기 p-형 실리콘 카바이드 영역들은 약 1×1015 ㎝- 3 로부터 약 5×1018 ㎝- 3 의 표면 도핑 농도를 가질 수 있다. 상기 p-형 실리콘 카바이드 영역들은 상기 p-형 실리콘 카바이드 영역들의 표면에서보다 상기 p-형 실리콘 카바이드 영역들의 표면 아래의 깊이에서 더 높은 도핑 농도를 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 p-형 실리콘 카바이드 영역들은 상기 다이오드의 상기 n-형 드리프트 영역 내에서 제1 도핑 농도를 갖는 제1 영역의 p-형 실리콘 카바이드 및 상기 드리프트 영역 안에서 상기 제1 영역의 p-형 실리콘 카바이드와 상기 쇼트키 콘택 사이에 배치되는 제2 영역의 실리콘 카바이드를 포함한다. 상기 제2 영역의 p-형의 실리콘 카바이드는 상기 제1 영역의 p-형 실리콘 카바이드와 상기 쇼트키 콘택과 접촉하고 있다. 상기 제2 영역의 p-형 실리콘 카바이드는 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖고 상기 쇼트키 콘택을 갖는 쇼트키 정류 정션을 형성한다.
본 발명의 다른 실시예들에서, 상기 실리콘 카바이드 JBS 다이오드는 상기 실리콘 카바이드 드리프트 영역 위의 쇼트키 콘택 및 상기 정션 장벽 영역의 상기 내부 pn 정션의 전류 전도를 막기 위한, 상기 다이오드에 통합된 수단을 포함하고, 상기 수단은 상기 정션 장벽 영역의 상기 내부 pn 정션과 쇼트키 콘택 사이의 직렬 저항을 포함한다. 상기 직렬 저항은 저항은 상기 n-형 드리프트 영역 내에 제1 도핑 농도를 갖는 제1 영역의 p-형 실리콘 카바이드에 의하여 제공되고, 상기 n-형 드리프트 영역 안에 있고 상기 제1 영역의 p-형 실리콘 카바이드와 상기 JBS 다이오드의 상기 쇼트키 콘택 사이에 배치되고 상기 제1 영역의 p-형 실리콘 카바이드와 상기 쇼트키 콘택과 전기적으로 연결되는 제2 영역의 p-형 실리콘 카바이드에 의하여 제공된다. 상기 제2 영역의 p-형 실리콘 카바이드는 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖고 상기 쇼트키 콘택을 갖는 저항성 콘택을 형성한다.
본 발명의 부가적인 실시예들에서, 상기 실리콘 카바이드 JBS 다이오드는 상기 실리콘 카바이드 드리프트 영역 위의 쇼트키 콘택을 더 포함하고, 상기 정션 장벽 영역의 내부 pn 정션의 전류 전도를 막기 위한, 상기 다이오드에 통합된 상기 수단은 상기 정션 장벽 영역과 상기 JBS 다이오드의 상기 쇼트키 콘택 사이에 위치한 절연층을 포함한다.
본 발명의 일부 실시예들은 다이오드의 실리콘 카바이드 드리프트 영역, 상기 실리콘 카바이드 드리프트 영역 위의 쇼트키 콘택 및 상기 실리콘 카바이드 드리프트 영역 내에 배치된 실리콘 카바이드 정션 장벽 영역을 포함하는 실리콘 카바이드 쇼트키 다이오드 및 실리콘 카바이드 쇼트키 다이오드의 제조방법을 제공한다. 상기 정션 장벽 영역은 상기 드리프트 영역 안에 있고, 제1 피크 운반자 농도를 갖는 제1 이온주입 영역의 실리콘 카바이드 및 상기 드리프트 영역 안에서 상기 제1 영역의 실리콘 카바이드와 상기 쇼트키 콘택 사이에 배치되고, 상기 제1 영역의 실리콘 카바이드와 상기 쇼트키 콘택과 전기적으로 접촉하는 제2 이온주입 영역의 실리콘 카바이드를 포함한다. 상기 제2 영역의 실리콘 카바이드는 상기 제1 피크 운반자 농도보다 작은 제2 피크 운반자 농도를 갖는다.
일부 실시예들에서, 제2 영역의 실리콘 카바이드는 상기 쇼트키 콘택에 대하여 저항성 정션을 제공할 수 있다. 다른 실시예들에서, 제2 영역의 실리콘 카바이드는 상기 쇼트키 콘택에 대하여 쇼트키 정션을 제공할 수 있다.
본 발명의 부가적인 실시예들에서, 상기 드리프트 영역은 n-형 실리콘 카바이드를 포함하고, 상기 제1 및 제2 영역들은 p-형 실리콘 카바이드를 포함한다. 상기 제2 영역의 실리콘 카바이드는 상기 드리프트 영역으로 약 0.01 로부터 약 0.5 ㎛까지 확장될 수 있고, 상기 제1 영역의 실리콘 카바이드는 상기 드리프트 영역으로 약 0.1 로부터 약 1 ㎛까지 확장될 수 있다. 본 발명의 특정 실시예들에서, 상기 제2 영역의 실리콘 카바이드는 약 1×1015 ㎝- 3 로부터 약 5×1018 ㎝- 3 의 표면 도핑 농도를 갖는다.
본 발명의 다른 실시예들에서, 상기 드리프트 영역은 제1 n-형 실리콘 카바이드 에피택셜층을 포한한다. 상기 제1 n-형 실리콘 카바이드 에피택셜층의 운반자 농도보다 더 큰 운반자 농도를 갖는 n-형 실리콘 카바이드 기판이 제공될 수 있다. 상기 제1 n-형 실리콘 카바이드 에피택셜층은 상기 n-형 실리콘 카바이드 기판 위에 배치될 수 있다.
본 발명의 또 다른 실시예들에서, 제2 n-형 실리콘 카바이드 에피택셜층이 상기 제1 실리콘 카바이드 에피택셜층과 상기 n-형 실리콘 카바이드 기판 사이에 배치되어 제공될 수 있다. 상기 제2 실리콘 카바이드 에피택셜층은 상기 제1 n-형 실리콘 카바이드 에피택셜층보다 더 높은 운반자 농도를 갖는다.
본 발명의 부가적인 실시예들에서, 상기 제1 n-형 실리콘 카바이드 에피택셜층의 반대편에 상기 실리콘 카바이드 기판 위의 오믹 콘택이 제공된다. 복수의 플로팅 필드 링들이 또한 실리콘 카바이드 정션 장벽 영역을 둘러싸도록 제공될 수 있다.
본 발명의 일부 실시예들은 다이오드의 실리콘 카바이드 드리프트 영역, 상기 실리콘 카바이드 드리프트 영역 위의 쇼트키 콘택, 상기 실리콘 카바이드 드리프트 영역 내에 배치된 실리콘 카바이드 정션 장벽 영역을 포함하는 실리콘 카바이드 쇼트키 다이오드 및 실리콘 카바이드 쇼트키 다이오드의 제조방법을 제공하며, 여기서 상기 정션 장벽 영역 및 절연층은 상기 실리콘 카바이드 정션 장벽 영역과 상기 쇼트키 콘택 사이에 배치된다.
도 1은 일반적인 JBS 다이오드의 예시적인 I-V 곡선이다.
도 2는 일반적인 SiC 정션 장벽 쇼트키 다이오드의 단면 다이어그램이다.
도 3은 본 발명의 일부 실시예들에 따른 SiC 정션 장벽 쇼트키 다이오드의 단면 다이어그램이다.
도 4a는 일반적인 JBS 다이오드의 등가 회로이다.
도 4b는 본 발명의 실시예들에 따른 JBS 다이오드의 등가 회로이다.
도 4c는 차단 쇼트키 정션을 제공하는 본 발명의 실시예들에 따른 JBS 다이오드의 등가 회로이다.
도 4d는 매우 저항성인 정션을 제공하는 본 발명의 실시예들에 따른 JBS 다이오드의 등가 회로이다.
도 4e는 차단 절연물질을 제공하는 본 발명의 실시예들에 따른 JBS 다이오드의 등가 회로이다.
도 5a 내지 도 5e는 본 발명의 일부 실시예들에 따른 JBS 다이오드의 제조를 도시하는 단면 다이어그램들이다.
도 6은 본 발명의 일부 실시예들에 따른 JBS 다이오드의 I-V 곡선이다.
도 7은 본 발명의 일부 실시예들에 따른 SiC 정션 장벽 쇼트키 다이오드들의 단면 다이어그램이다.
이하에서는 본 발명의 실시예들을 나타낸 첨부 도면을 참조하여 본 발명을 더욱 구체적으로 설명한다. 그러나, 본 발명은 여기에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니된다. 이들 실시예들은, 오히려, 본 발명의 개시가 보다 철저하고 완전하도록 하고, 또한 당업자들에게 본 발명의 범위를 완전히 전달하기 위해 제공되는 것이다. 도면들에서, 층들 및 영역들의 두께는 명확성을 위하여 과장되었다.
어느 요소 또는 층이 다른 요소 또는 층의 "위에" 있거나, 다른 요소 또는 층에 "연결"되거나, "결합"되는 경우, 직접 다른 요소 또는 층의 "위에" 있거나 다른 요소 또는 층에 "연결"되거나 "결합"될 수도 있고, 개재되는 요소 또는 층이 존재할 수도 있음은 이해될 것이다. 대조적으로, 어느 요소가 다른 요소 또는 층의 "직접 위에" 있거나, 다른 요소 또는 층에 "직접 연결"되거나 "직접 결합"된다고 언급이 되면, 개재되는 요소 또는 층이 존재하지 않는다. 동일한 부재 번호는 시종 동일한 요소를 가리킨다. "및/또는"이라는 용어는 여기에서 사용될 때, 관련되어 열거된 항목들의 하나 또는 그 이상의 임의의 그리고 모든 조합들을 포함한다.
여기에 사용된 용어는 특정 실시예들만을 기술할 목적을 위한 것이고, 발명을 한정하려는 의도는 아니다. 여기에서 사용된 바와 같이 단수의 형태들은 본문에서 명확하게 다르게 지시하지 않으면 복수의 형태도 포함하는 것으로 의도된다. 더 나아가 "포함한다(comprises)" 및/또는 "포함하는(comprising)"의 용어가 본 상세 한 설명에서 사용되는 경우에는 상술된 형태, 복합체, 단계, 작용, 요소, 및/또는 부품의 존재를 특정하지만, 하나 또는 그 이상의 다른 형태, 복합체, 단계, 작용, 요소, 부품 및/또는 이들의 그룹의 존재 또는 부가를 제외하지 않는다.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다. 동일한 부재 번호는 시종 동일한 요소를 가리킨다.
비록 제1, 제2, 기타의 용어가 여기에서 여러가지 요소, 부품, 영역, 층 및/또는 구간을 기술하는데 사용되더라도 이 요소, 부품, 영역, 층 및/또는 구간은 이 용어에 의하여 제한되어서는 안된다. 이 용어들은 단지 하나의 요소, 부품, 영역, 층 또는 구간을 다른 영역, 층 또는 구간과 구별하기 위하여 사용된다. 따라서, 이하에서 논의되는 제1 요소, 부품, 영역, 층 또는 구간은 본 발명의 가르침으로부터 벗어나지 않고 제2 요소, 부품, 영역, 층 또는 구간을 지칭할 수 있다.
더욱이, "하부의(lower)" 또는 "바닥(bottom)" 및 "상부의(upper)" 또는 "상부(top)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소의 다른 요소에 대한 관계를 기술하는데 사용될 수 있다. 상대적인 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포함하기 위한 의도를 갖는 것으로 이해될 것이다. 예를 들면, 도면에서 장치가 뒤집혔으면, 다른 요소들의 "하부의(lower)" 면에 존재하는 것으로 기술된 요소들은 그 다른 요소들의 "상부의(upper)" 면에 향하는 것이 될 수 있다. 따라서 예시된 용어 "하부의(lower)"는 형태의 특정한 방향에 따라 "하부의(lower)" 및 "상부의(upper)"의 모든 방향을 포함할 수 있다. 비슷하게, 도면 중 하나에서 장치가 뒤집혔으면, 다른 요소들의 "아래(below)" 또는 "바로 밑(beneath)"에 있는 것으로 기술된 요소들은 그 다른 요소들의 "위(above)"로 향할 수 있다. 예시된 용어 "아래(below)" 또는 "바로 밑(beneath)"은 따라서 위와 아래의 양 방향을 포함할 수 있다. 더 나아가, 용어 "외부의"는 기판으로부터 가장 멀리 떨어진 표면 및/또는 층을 지칭하는데 사용될 수 있다.
본 발명의 실시예는 본 발명의 이상적인 실시예를 개념적으로 도시한 단면도를 참조하여 여기에 설명된다. 따라서, 예를 들면, 도면 형태로부터 제조 기술 및/또는 제조상의 허용성의 결과 발생한 차이는 예견되는 것이다. 따라서, 본 발명의 실시예들은 여기에 도시된 영역의 특정한 형태에 한정되는 것으로 해석되어서는 아니되며, 예를 들면, 제조로부터 야기되는 형태상의 변용을 포함하는 것이다. 예를 들면, 직사각형으로 도시된 식각 영역은 통상적으로 둥글거나 곡면의 형태를 가질 것이다. 따라서, 도면에 도시된 영역들은 성질상 개념적인 것이고 이들의 형태는 소자의 영역의 정확한 형태를 도시할 의도인 것이 아니며 본 발명의 범위를 한정할 의도인 것이 아니다.
다르게 정의되지 않으면, (기술적이고 과학적인 용어들을 포함한) 여기에 사용된 모든 용어들은 본 발명이 속하는 기술분야에서 일반적인 기술을 가진 이들에게 일반적으로 이해되는 것과 같은 의미를 갖는다. 통상적으로 사용되는 사전에 정의된 것들과 같은 용어들은 관련 기술 및 본 기술내용에서의 의미와 일관되는 의미를 갖는 것으로 이해되어야 하고, 본 기술내용은 여기에서 명시적으로 정의되지 않는 한 이상적이거나 완전히 의례적인 의미로 해석되지 않는다.
다른 형태에 "인접한(adjacent)" 배치를 갖는 구조 또는 형태에 대한 참조는 그 인접한 형태와 겹치거나 그 아래에 있는 부분들을 포함할 수 있는 것으로 기술분야에 숙달된 이들에게 또한 이해될 것이다.
본 발명의 실시예들은 JBS 구조에서 내부(built-in) PiN 다이오드의 전류 전도를 막는 통합 구조(integral structure)를 제공한다. 여기에 사용된 바와 같이, 통합 구조는 쇼트키 다이오드를 제공하는 반도체 물질 내에 및/또는 위에 형성되는 것이다. 본 발명의 일부 실시예들에서, 이것은 PiN 다이오드와 직렬인 쇼트키 다이오드를 통합함에 의하여 이루어질 수 있으며, 쇼트키 다이오드의 방향은 PiN 다이오드의 방향과 반대이다.
본 발명의 일부 실시예들에 따른 예시적인 소자들이 도 3에 개략적으로 도시되어 있다. 그러나, 본 발명의 실시예들은 여기에 기술된 특정한 예시적인 실시예 들로 한정되는 것으로 해석되서는 안되며, 여기에 기술된 특징들을 갖는 다이오드들을 제공하는 임의의 적절한 구조들을 포함할 수 있다.
도 3으로 돌아가서, 본 발명의 일부 실시예들에 따른 쇼트키 다이오드(300)는 실리콘 카바이드(SiC) 기판(310)을 포함한다. 기판(310)은 n+ SiC 기판일 수 있다. 적절한 기판들이 Durham, NC의 크리사(Cree, Inc.)로부터 얻어질 수 있다. 비록 다른 폴리형(polytype)들이 사용될 수 있지만, 본 발명의 특정 실시예들에서, 기판(310)은 4H SiC 기판이다. 본 발명의 일부 실시예들에서, 기판(310)의 도핑 농도는 적어도 약 1×1018 ㎝-3 일 수 있다.
선택적으로, 제1 실리콘 카바이드 에피택셜층(312)이 기판(310) 위에, 기판(310)과 소자의 드리프트 영역을 제공하는 제2 실리콘 카바이드 에피택셜층(314) 사이에 제공될 수 있다. 본 발명의 일부 실시예들에서, 제1 실리콘 카바이드 에피택셜층(312)은 비교적 얇은 (약 0.5㎛) n+ SiC 에피택셜층일 수 있다. 본 발명의 일부 실시예들에서, 제1 실리콘 카바이드 에피택셜층(312)의 도핑 농도는 적어도 약 1×1018 ㎝-3 일 수 있다. 에피택셜 실리콘 카바이드 층들을 형성하기 위한 기술들은 기술분야에 숙달된 이들에게 알려져 있으며, 여기에서 더 이상 기술될 필요가 없다.
제2 실리콘 카바이드 에피택셜층(314)이 제1 실리콘 카바이드 에피택셜층(312) 위에 제공된다. 본 발명의 일부 실시예들에서, 제2 실리콘 카바이드 에피택셜층은 다이오드(300)의 드리프트 영역(drift region)을 제공하는 n- SiC 에피택 셜층이다. 본 발명의 일부 실시예들에서, 제2 실리콘 카바이드 에피택셜층(314)은 약 1×1015 ㎝-3 로부터 약 1×1017 ㎝-3 의 도핑 농도를 갖는 n-형 실리콘 카바이드를 포함하고, 약 2 ㎛에서 약 20 ㎛의 두께를 갖는다. 본 발명의 특정 실시예들에서, n- SiC 에피택셜층(314)은 600V 제품에 대하여 약 5 ㎛의 두께이고, 1200V 제품에 대하여 약 13 ㎛의 두께이다.
드리프트 영역에 대하여 반대 도전형의 제1 및 제2 실리콘 카바이드 영역(316, 317)이 정션 장벽 영역(junction barrier region)을 제공하기 위하여 제2 실리콘 카바이드 에피택셜층(314) 내에 제공된다. 본 발명의 일부 실시예들에서, 정션 장벽 영역은 정션 장벽 그리드로서 제공된다. 본 발명의 예시적인 실시예들은 정션 장벽 그리드에 관련하여 기술될 것이나, 정션 장벽 영역이 그리드 형태로 제한되는 것으로 해석되어서는 안된다. 본 발명의 특정 실시예들에서, 실리콘 카바이드 영역들(316, 317)은 p-형 실리콘 카바이드이다. 선택적으로, p-형 실리콘 카바이드 영역들(318)이 플로팅 필드 링들을 제공하기 위하여 제2 실리콘 카바이드 에피택셜층(314) 내에 또한 제공될 수 있다. 제1 실리콘 카바이드 영역들(316)은 표면으로부터 약 0.1 ㎛에서 1 ㎛의 깊이로, 일부 실시예들에서 약 0.5 ㎛의 깊이로 제2 실리콘 카바이드 에피택셜층(314) 안으로 확장될 수 있다. 제2 실리콘 카바이드 영역들(317)은 표면으로부터 약 0.01 에서 0.5 ㎛의 깊이로, 일부 실시예들에서 약 0.2 ㎛의 깊이로 제2 실리콘 카바이드 에피택셜층(314) 안으로 확장될 수 있다. 제2 실리콘 카바이드 영역들(317)의 깊이는 제2 실리콘 카바이드 영역들(317)에 대한 양질의 쇼트키 콘택을 형성할 수 있도록 충분히 깊어야 하지만, 다이오드(300)가 역방향으로 바이어스될 때 제1 실리콘 카바이드 영역들(316)을 둘러싼 공핍 영역들에 의해 제공되는 차단 능력을 실질적으로 감소시킬 정도로 깊어서는 안된다.
제1 및 제2 실리콘 카바이드 영역들(316, 317)은 정션 장벽 그리드를 제공한다. 제3 실리콘 카바이드 영역들이 플로팅 필드 링 영역들(318)을 제공하기 위하여 또한 제공될 수 있다. 산화막(320)이, 제1 열산화막(319)과 제2 증착 산화막(321)을 포함할 수 있는데, 도 3에 도시된 바와 같이, 플로팅 필드 링 영역들(318) 위에 그리고 정션 장벽 그리드의 바깥 부분 위에 제공될 수 있다. 쇼트키 콘택(322)이 정션 장벽 그리드 위에 제공되며, 산화막(320) 위로 확장될 수 있다. 오믹 콘택(324)이 SiC 기판(310) 위에 제공된다. 제1 실리콘 카바이드 영역들(316)은 약 1×1019 ㎝-3 로부터 약 1×1021 ㎝-3 의 도핑 농도로 이온주입될 수 있고, 이것은 활성화 후에 1×1018 ㎝-3 보다 큰 운반자 농도를 가져온다. 제2 실리콘 카바이드 영역들(317)은 제1 실리콘 카바이드 영역들(316)보다 더 낮은 도핑 농도로 예를 들면, 약 1×1015 ㎝-3 로부터 약 5×1018 ㎝-3 의 도핑 농도로 이온주입되며, 이것은 활성화 후에 약 1×1017 ㎝-3 또는 그 보다 작은 운반자 농도를 가져온다. 제1 및 제2 영역들(316, 317)에서 p-형의 이온주입의 총 도즈는 다이오드(300)가 역방향으로 바이어스될 때 제1 및 제2 영역들(316, 317)이 완전히 공핍되지 않도록 충분히 커야한다.
본 발명의 일부 실시예들은 다른 이온주입 도즈들을 갖는 적어도 두 개의 이 온주입된 영역들을 제공한다. 이온주입 도즈는 이온주입된 영역에 대한 피크 농도를 지시한다. 이러한 영역들은 실리콘 카바이드의 매몰 영역들에서 이온주입으로부터 자연적으로 기인할 수 있는 도펀트 농도의 변동과 구별될 수 있다. 그러므로, 여기에서 사용된 바와 같이 다른 이온주입 도즈를 갖는 이온주입된 영역들은 다른 이온주입 에너지와 다른 이온주입 도즈들을 갖는 적어도 두 개의 이온주입 단계에 의해 제공되는 영역들을 지칭하며, 여기에서 도즈는 다른 이온주입 에너지를 보상하는 차이보다 더 많이 차이가 난다.
플로팅 필드 링 영역들(318)은 약 1×1019 ㎝-3 로부터 약 1×1021 ㎝-3 의 도핑 농도로 이온주입될 수 있고, 이것은 활성화 후에 1×1018 ㎝-3 보다 큰 운반자 농도를 가져온다. 플로팅 필들 링 영역들(318)은 실질적으로 균일한 도핑 농도의 단일 영역들로서 도시되었으나, 이들은 예를 들면, 정션 장벽 그리드와 동시에 형성될 수 있는 서로 다른 도핑 농도의 다중 영역들일 수 있고, 그러므로 제1 및 제2 영역들(316, 317)과 동일한 도핑 프로파일을 가질 수 있다.
제2 실리콘 카바이드 영역들(317)을 제공함에 의하여, 쇼트키 정션이 제2 실리콘 카바이드에 제공되도록 이온주입된 정션 장벽 그리드의 표면 농도는 감소될 수 있다. 에피잭셜층(314)에 대한 쇼트키 콘택 금속(322)은 제2 실리콘 카바이드 영역들(317)에 대한 쇼트키 콘택 금속으로서 사용될 수 있다. 반면, 도 1에 관련하여 위에서 기술된 바와 같은 SiC의 일반적인 JBS 다이오드에서, 실질적으로 균일한 도핑이 정션 장벽 그리드에 제공될 때, 정션 장벽 그리드와 쇼트키 콘택 사이에 빈약한 품질의 오믹 콘택이 형성된다. 빈약한 품질의 오믹 콘택은 고품질의 오믹 콘택이 제공하는 것과 같은 선형의 I-V 곡선을 제공하지 않으며, 또한 쇼트키 다이오드의 역방향 바이어스 차단과 관련된 I-V 곡선의 명확한 굴곡(knee)을 제공하지 못한다. 그러므로, 도 1과 관련되어 위에서 기술된 바와 같은 일반적인 JBS 다이오드 내의 콘택이 정션 장벽 그리드에 대한 이상적인 오믹 콘택을 제공하지 못할 수 있는 반면, 전형적으로 제공되는 콘택은 내부 PiN 다이오드를 통한 전류 흐름을 방지하는 충분한 차단 특성을 제공하지 않는다. 쇼트키 콘택이 정션 장벽 그리드를 접촉하는 표면의 도핑 농도를 감소시킴에 의하여, 내부 PiN 다이오드를 통한 전류 흐름을 방지하는 바람직한 차단 특성을 제공하는 정션 장벽 그리드와의 쇼트키 콘택의 형성이 도 4c에 관련하여 아래에서 기술되는 바와 같이 제공될 수 있다. 내부 PiN 다이오드를 통한 전류 흐름을 방지함에 의하여, 소수 운반자 주입이 억제될 수 있어서, 역방향 회복 전하를 감소시킬 수 있고, 그에 의하여 다이오드의 역방향 회복 시간을 감소시킬 수 있다.
일부 실시예들에서, 정션 장벽 그리드의 영역(316, 317)은 약 0.5 로부터 약 5 ㎛의 너비를 갖고 약 2 로부터 약 10 ㎛의 간격으로 떨어져 있는 p-형 이온주입 영역의 그리드를 포함한다. 특정 실시예들에서, p-형 이온주입 영역들의 그리드는 약 1.5 ㎛ 너비와 약 4 ㎛ 간격을 갖는다. p-형 이온주입은 균일한 또는 불균일한 간격일 수 있고 균일한 또는 불균일한 크기이거나 균일한 또는 불균일한 간격과 균일한 또는 불균일한 크기의 조합일 수 있다.
더 나아가, 도 3에 도시된 바와 같이, 정션 장벽 그리드는 정션 장벽 그리드 의 중심 부분과 다른 크기의 바깥 주변 영역(315)에 의해 둘러싸일 수 있다. 그러므로, 본 발명의 일부 실시예들에서, 정션 장벽 그리드는 균일한 크기의 이온주입들을 연결하는 바깥 주변 p-형 이온주입 영역에 의해 둘러싸인 균일한 크기와 간격의 이온주입을 포함할 수 있다. 일부 실시예들에서, 바깥 주변 이온주입은 약 2 로부터 약 30 ㎛의 너비일 수 있고, 특정 실시예들에서, 약 15 ㎛ 너비일 수 있다. 쇼트키 콘택이 그리드의 전체 바깥 주변 둘레의 그리드와 콘택하는 것을 확실히 하도록 제조 변동을 허용하기 위하여 정션 장벽 그리드의 이 바깥 주변 영역은 다른 부분들보다 더 넓게 만들어질 수 있다.
정션 장벽 그리드에서 영역들의 수는 소자의 활성 영역의 크기와 정션 장벽 그리드의 영역들(316, 317)의 크기 및 간격에 기초하여 변화할 수 있다. 따라서 본 발명의 일부 실시예들은 소자의 크기, 도핑, 이온주입 깊이 등에 따라 소자마다 특이할 수 있도록 정션 장벽 그리드의 특정 크기 및 간격에 제한되지 않는다. 일반적으로, 그러나, 영역들(316, 317)의 크기 및 간격은 소자의 활성영역을 채울 수 있고, 낮은 온-상태 저항 및 높은 역방향 바이어스 차단 전압을 제공하도록 선택될 수 있다. 정션 장벽 그리드의 영역들의 크기 및 간격의 선택에서 고려되는 사항들은 기술분야에 숙련된 이들에게 알려져 있으며, 그러므로 여기에서 더 이상 기술될 필요가 없다.
이온주입된 플로팅 필드 링들(318)은 균일한 또는 불균일한 크기 및/또는 간격을 가질 수 있다. 본 발명의 일부 실시예들에서, 플로팅 필드 링들(318)은 약 1.0 ㎛로부터 약 5.0 ㎛의 너비를 갖고 약 0.1 ㎛로부터 약 5 ㎛의 간격을 가질 수 있다. 특정 실시예들에서, 플로팅 필드 링들(318)은 약 2.75 ㎛의 너비와 약 1.75 ㎛의 간격을 가질 수 있다. 약 1 로부터 약 80 개의 플로팅 필드 링들(318)이 제공될 수 있고, 일부 실시예들에서 4 개의 플로팅 필드 링들(318)이 제공된다.
본 발명의 실시예들이 소자의 에지 종단 처리(edge termination)을 제공하는 플로팅 필드 링들에 관련되어 기술되었지만, 다른 에지 종단 처리 기술들이 또한 제공될 수 있다. 그러므로, 본 발명의 다른 실시예들에서, 다이오드(300)의 에지 종결은 "Epitaxial Edge Termination for Silicon Carbide Schottky Devices and Methods of Fabricating Silicon Carbide Devices Incorporating Same" 라는 제목의 미국 특허 번호 6,573,128 및/또는 "Multiple floating guard ring edge termination for silicon carbide devices and methods of fabricating silicon carbide devices incorporating same," 라는 제목의 미국 특허 공개 번호 US 2004-0135153 에 기술된 바와 같이 제공될 수 있으며, 그 개시 내용 전체가 기술된 것처럼 여기에 통합된다.
본 발명의 실시예들이 쇼트키 정션을 형성하는 영역(317)과 쇼트키 콘택 금속(322) 사이의 정션에 관련하여 기술되었으나, 본 발명의 일부 실시예들에서 영역(317)과 쇼트키 콘택(322) 사이에 매우 저항성인 오믹 콘택이 형성될 수 있다. 그러므로, 본 발명의 일부 실시예들에서, p-n 정션이 턴온되지 않거나 내부 p-n 정션 다이오드를 통한 경로가 우세한 전류 전도 경로가 되지 않도록 p-형 영역들(317, 318)을 통한 경로의 저항을 증가시킴으로써 소수 운반자 이온주입이 억제될 수 있다.
도 4a 내지 도 4c는 일반적인 JBS 다이오드(도 4a) 및 도 3의 JBS 다이오드(300) 및 도 7의 JBS 다이오드(700)과 같은 본 발명의 실시예들에 따른 JBS 다이오드(도 4b 내지 도 4e)의 등가회로들의 개략적인 다이어그램들이다. 도 4a에 보이는 바와 같이, 일반적인 JBS 다이오드는 PiN 다이오드(D2)와 평행한 쇼트키 다이오드(D1)로 관찰된다. 위에서 논의된 바와 같이, 4H-SiC에서, 순방향으로 바이어스되면, 쇼트키 다이오드(D1)가 약 1.1V에서 턴온되고 PiN 다이오드(D2)가 약 2.6V에서 턴온되어 소자의 우세한 전류 소스가 될 수 있다.
도 4b의 등가 회로에서 보이는 바와 같이, 본 발명의 실시예들은 PiN 다이오드(D4)와 직렬인 통합 전류 차단 구조(400)를 제공할 수 있고, 직렬 조합은 n-형 드리프트 영역에 대한 쇼트키 콘택에 의하여 제공되는 쇼트키 다이오드(D3)와 병렬이다. 다이오드(D3)가 순방향으로 바이어스될 때, 차단 구조(400)는 PiN 다이오드(D4)를 통한 전류 흐름을 차단한다. 구조에 역방향 바이어스가 인가될 때, 다이오드(D3, D4)는 역방향으로 바이어스될 것이다. 다이오드(D4)가 역방향으로 바이어스되기 때문에 다이오드(D3, D4)를 통하여 전류가 흐르지 않을 것이고, 다이오드들(D3, D4)의 양극들(anodes)은 서로 매우 가깝게 유지될 것이다. 그러므로, 일반적인 JBS 다이오드에서와 같이 다이오드(D4)로부터의 공핍 영역은 다이오드(D3)를 차폐(shield)한다.
도 4c의 등가회로에서 보이는 바와 같이, 본 발명의 일부 실시예들은 PiN 다이오드(D4)와 직렬인 전류 차단 구조(400)로서 쇼트키 다이오드(D5)를 제공할 수 있고, 직렬 조합은 n-형 드리프트 영역에 대한 쇼트키 콘택에 의하여 제공되는 쇼 트키 다이오드(D3)와 병렬이다. 다이오드(D3)가 순방향으로 바이어스될 때, 다이오드(D5)는 역방향으로 바이어스되고 PiN 다이오드(D4)를 통한 전류 흐름을 차단한다. 전류는 다이오드(D5)가 브레이크 다운되어 애버랜치로 되는 경우에만 다이오드(D4)를 통하여 흐를 수 있다. 이것은 매우 큰 순방향 바이어스를 필요로 할 수 있다. 그러나 이러한 순방향 바이어스에서, 다이오드(D3)를 통한 전류 밀도는 매우 높고, 전력 소모(power dissipation)는 패키지의 수용 능력보다 훨씬 커서 소자를 파괴할 수 있다. 그러므로, 다이오드(D5)의 브레이크다운은 소자의 파괴에서 제한 요소(limiting factor)가 아닐 수 있고, 내부 PiN 정션 다이오드(D4)가 턴온되지 않을 수 있다.
구조에 역방향 바이어스가 인가될 때, 다이오드(D3, D4)는 역방향으로 바이어스될 것이고, 다이오드(D5)는 순방향으로 바이어스될 것이다. 다이오드(D4)가 역방향으로 바이어스되기 때문에 다이오드(D3, D4)를 통하여 전류가 흐르지 않을 것이고, 다이오드들(D3, D4)의 양극들은 서로 매우 가깝게 유지될 것이다. 그러므로, 일반적인 JBS 다이오드에서와 같이 다이오드(D4)로부터의 공핍 영역은 다이오드(D3)를 차폐한다.
그러므로, 본 발명의 실시예들은 JBS 구조에서 내부 PiN 다이오드에서 전류의 전도를 막는 구조들을 제공할 수 있다. 예를 들면, 쇼트키 다이오드(D5)는, 정션 장벽 그리드의 이온주입된 영역들에 대한 쇼트키 콘택을 형성함에 의하여 제공될 수 있는데, 정션 장벽 그리드의 내부 pn 정션의 전류 전도를 막기 위한, 다이오드에 통합된, 수단을 제공할 수 있다.
도 4d의 등가회로에서 보이는 바와 같이, 본 발명의 일부 실시예들은 PiN 다이오드(D4)와 직렬인 전류 차단 구조(400)로서 직렬 저항(R1)을 제공할 수 있고, 직렬 조합은 n-형 드리프트 영역에 대한 쇼트키 콘택에 의하여 제공되는 쇼트키 다이오드(D3)와 병렬이다. 다이오드(D3)가 순방향으로 바이어스될 때, 직렬 저항(R1)은 다이오드(D4)를 통한 전류 전도 경로의 저항을 증가시키고 PiN 다이오드(D4)를 통한 전류 흐름을 차단한다. 구조에 역방향 바이어스가 인가될 때, 다이오드(D3, D4)는 역방향으로 바이어스될 것이고, 다이오드(D5)는 순방향으로 바이어스될 것이다. 다이오드(D4)가 역방향으로 바이어스되기 때문에 다이오드(D3, D4)를 통하여 전류가 흐르지 않을 것이고, 다이오드들(D3, D4)의 양극들은 서로 매우 가깝게 유지될 것이다. 그러므로, 일반적인 JBS 다이오드에서와 같이 다이오드(D4)로부터의 공핍 영역은 다이오드(D3)를 차폐한다.
그러므로, 본 발명의 실시예들은 JBS 구조에서 내부 PiN 다이오드에서 전류의 전도를 막는 구조들을 제공할 수 있다. 예를 들면, 직렬 저항(R1)은, 정션 장벽 그리드의 이온주입된 영역들에 대한 매우 저항성인 콘택을 형성함에 의하여 제공될 수 있는데, 정션 장벽 그리드의 내부 pn 정션의 전류 전도를 막기 위한, 다이오드에 통합된, 수단을 제공할 수 있다.
도 4e의 등가회로에서 보이는 바와 같이, 본 발명의 일부 실시예들은 PiN 다이오드(D4)와 직렬인 전류 차단 구조(400)로서 직렬 커패시턴스(C1)을 제공할 수 있고, 직렬 조합은 n-형 드리프트 영역에 대한 쇼트키 콘택에 의하여 제공되는 쇼트키 다이오드(D3)와 병렬이다. 다이오드(D3)가 순방향으로 바이어스될 때, 직렬 커패시턴스(C1)는 다이오드(D4)를 통한 전류 전도 경로에서 오픈 회로로서 나타나고 PiN 다이오드(D4)를 통한 전류 흐름을 차단한다. 구조에 역방향 바이어스가 인가될 때, 다이오드(D3, D4)는 역방향으로 바이어스될 것이고, 다이오드(D5)는 순방향으로 바이어스될 것이다. 다이오드(D4)가 역방향으로 바이어스되기 때문에 다이오드(D3, D4)를 통하여 전류가 흐르지 않을 것이고, 다이오드들(D3, D4)의 양극들은 서로 매우 가깝게 유지될 것이다. 그러므로, 일반적인 JBS 다이오드에서와 같이 다이오드(D4)로부터의 공핍 영역은 다이오드(D3)를 차폐한다.
그러므로, 본 발명의 실시예들은 JBS 구조에서 내부 PiN 다이오드에서 전류의 전도를 막는 구조들을 제공할 수 있다. 예를 들면, 직렬 커패시턴스(C1)는, 정션 장벽 그리드의 이온주입된 영역들과 쇼트키 콘택 사이의 절연층을 형성함에 의하여 제공될 수 있는데, 정션 장벽 그리드의 내부 pn 정션의 전류 전도를 막기 위한, 다이오드에 통합된, 수단을 제공할 수 있다.
도 3에 도시된 다이오드와 같은 다이오드의 제조가 도 5a 내지 도 5e에 관련하여 지금부터 기술될 것이다. 도 5a 내지 도 5e 는 정션 장벽 그리드의 형성을 도시하지만, 기술 분야에 숙달된 이들에게 이해될 수 있는 바와 같이, 에지 종단 처리의 형성에서 유사한 작용들이 수행될 수 있다. 도 5a에 보이는 바와 같이, n- 에피택셜층(314)이 n+ 4H SiC 기판(310) 위에 성장된다. n- 에피택셜층(314)의 두께 및 도핑 농도는 도 3에 관련하여 위에서 기술된 바와 같을 수 있다. 더 나아가 선택적인 n+ 에피택셜층(312)이 기판(310)과 n- 에피택셜층(314) 사이에 제공될 수 있다. 실리콘 카바이드 에피택셜층들을 형성하기 위한 기술들이 기술분야에서 숙달된 이들에게 알려져 있으므로 여기에서 더 이상 기술될 필요는 없다.
도 5b는 정션 장벽 그리드의 위치에 대응하는 개구부를 갖는 이온주입 마스크(500)의 형성 및 패터닝을 도시한다. 제1 이온주입이 제1 실리콘 카바이드 영역들(316)을 제공하기 위하여 제1 이온 주입에너지로 수행되고, 제2 이온주입이 제2 실리콘 카바이드 영역들(317)을 제공하기 위하여 제1 이온 주입에너지보다 작은 제2 이온 주입에너지로 수행된다. 이와 다르게는, 이온주입 프로파일이 n- 에피택셜층(314) 안에 배치된 p+ 영역 및 n- 에피택셜층(314)의 표면으로 확장되는 p 또는 p- 영역을 형성시키는 단일 이온주입(implant)이 제공될 수 있다. 둘 이상의 이온주입이 또한 사용될 수 있다.
제1 및 제2 영역(316, 317)을 제공하기 위한 p-형 이온주입을 위하여, 알루미늄 및 보론과 같은 p-형 종들(species)이 선택적으로 이온주입될 수 있다. 이온주입 온도는 0℃ 내지 약 1300℃의 범위일 수 있고, 이온주입을 위한 마스크 형은 포토레지스트 및/또는 PECVD 산화막을 포함할 수 있다. 이온주입의 총 도즈(=∫NA(x)dx)는 차단 상태에서 펀치-쓰루를 막기 위하여 적어도 1×1013cm-2 가 되어야 하며, 이온주입된 영역의 표면 농도는 1×1015cm-3 내지 5×1018cm-3이 되어야 한다. 더 낮은 농도는 p-형 쇼트키 다이오드에 대하여 더 높은 차단 전압을 야기할 것이다. p-형 이온주입들은 또한 위에서 기술된 바처럼 플로팅 가드 링 구조들과 같은 에지 종단 처리 구조들을 형성하는데 사용될 수 있다. 예를 들면, 알루미늄 이온들은 다음과 같은 스케쥴에 의하여 이온주입될 수 있다: 30 keV 에서 6e12 cm-2, 80 keV 에서 1.6e13 cm-2, 180 keV 에서 3.2e14 cm-2.
이온주입 후에, 이온주입을 활성화하고 결함을 어닐하기 위하여 웨이퍼는 약 1300℃ 내지 약 1800℃ 범위의 온도에서 어닐된다. 어닐 분위기는 표면 거칠어짐이 피해질 수 있도록 조절되어야 한다. 예를 들면, 활성화 어닐 분위기는 Ar 및 SiH4의 혼합물일 수 있다. 선택적으로 또는 부가적으로, 어닐 동안 표면 보호를 제공하기 위하여 웨이퍼의 표면은 흑연 또는 AlN의 블랭킷 증착에 의해 덮일 수 있다.
도 5c는 이면(backside) 오믹 콘택의 형성을 도시한다. 이온주입 활성화 후에, 웨이퍼는 세정되고, 이면 오믹 콘택(324)를 제공하기 위하여 얇은 층의 금속이 이면 위에 증착된다. 금속층의 두께는 약 100Å으로부터 3000Å 범위가 될 수 있다. 금속은 Ni, NiCr, Cr, Al 및/또는 Ti를 포함할 수 있다. 본 발명의 특정 실시예들에서, Ni이 이면 금속으로서 사용된다. 금속 증착 후에, 웨이퍼는 비활성의 분위기 (Ar, 질소 및/또는 포밍 가스(forming gas))에서 콘택 어닐된다. 콘택 어닐 온도는 약 600℃ 내지 약 1200℃의 범위일 수 있다.
도 5d는 쇼트키 콘택(322)의 형성을 도시한다. 앞면(frontside)의 쇼트키 콘택(322)이 증착되고 패터닝된다. 도 3에 관련하여 위에서 논의된 바와 같이 이러한 증착 및 패터닝은 에피택셜층(314) 위의 열산화막의 형성 및 열산화막 위의 산화막의 증착을 포함할 수 있다. 쇼트키 콘택(322)을 위한 개구부가 이온주입(316, 317)을 포함하는 에피택셜층(314)의 영역을 노출시키는 산화물 구조에 형성될 수 있다. 쇼트키 금속은 산화물과 에피택셜층(314)의 노출된 부분 위에 증착되고 그 후 쇼트키 콘택(322)을 제공하도록 패터닝된다.
본 발명의 일부 실시예들에서, Ti 및/또는 Ni이 콘택 금속으로 사용될 수 있다. 쇼트키 콘택(322)의 두께는 약 500Å으로부터 5000Å의 범위일 수 있고, 쇼트키 콘택은 약 200℃로부터 약 800℃의 범위의 온도에서 어닐될 수 있다. 정류 콘택(rectifying contact)이 쇼트키 콘택(322)과 영역들(316, 317) 사이에 제공되는 본 발명의 일부 실시예들에서, 정류 콘택들이 n- 영역들과 p 이온주입들 모두 위에 형성되도록 주의를 기울여야 한다. 예를 들면, 비-정류 콘택을 가져올 수 있는 금속 스파이킹을 방지하도록 온도가 특정 범위를 넘지 않아야 한다.
도 5e는 선택적인 금속 덮개층(520, 530)의 형성을 도시한다. 쇼트키 콘택(322)을 형성한 후, 적절한 금속층들이 웨이퍼의 양쪽 측면 위에 증착될 수 있다. 웨이퍼의 이면에 Ti/Pt/Ag 또는 Ti/Pt/Au의 금속 덮개층(530)이 제공될 수 있고, 이것은 솔더링에 적절하다. 웨이퍼의 앞면에 Al 또는 Ti/Pt/Au의 금속 덮개층(520)이 제공될 수 있고, 이것은 와이어본딩에 적절하다.
도 6은 본 발명의 일부 실시예들에 따른 JBS 다이오드의 I-V 곡선이다. JBS 다이오드는 0.045 ㎠의 활성 면적을 갖는다. p+ 그리드들은 약 1.5 ㎛의 너비를 갖고, 그리드들 사이의 간격은 약 4 ㎛이다. 소자는 약 383 그리드 스트라이프들을 갖는다. 에피택셜층(314)은 약 5×1015 ㎝-3 도핑 농도와 5.5 ㎛의 두께를 갖는다. 제1 이온 주입 영역(316)은 약 4×1019 ㎝-3 도핑 농도를 갖고 에피택셜층(314)으로 0.2 ㎛로부터 0.4 ㎛까지 확장되고, 제2 이온 주입 영역(317)은 약 2×1017 ㎝-3 도핑 농도를 갖고 에피택셜층(314)의 표면으로부터 에피택셜층(314)으로 0.2 ㎛ 확장된다. 10V의 순방향 바이어스에서 60A (=1.3kA/㎠)의 순방향 전류가 제공된다. I-V 특성은 pn 정션 턴-온의 신호를 보이지 않는다. 5V를 넘는 바이어스에 대한 순방향 전류들은 운반자 속도 포화에 의하여 제한된다.
도 7은 본 발명의 다른 실시예들에 따른 정션 장벽 쇼트키 다이오드(700)의 단면도이다. 보이는 바와 같이 정션 장벽 영역(716)이 일반적인 이온주입된 p-형 영역에 의하여 또는 위에 기술된 바와 같은 이온주입된 영역들(316, 317)에 의하여 제공될 수 있고, 절연 영역(720)이 정션 장벽 영역(716)과 쇼트키 콘택 금속(322) 사이에 제공될 수 있다. 절연 영역(720)은 절연 영역(720)의 일부가 정션 장벽 영역(716) 위에 있도록, 절연 영역(720)을 관통하는 복수의 트렌치(725)를 형성하도록 예를 들면, 산화막(320)의 마스킹과 식각에 의하여 또는 제2 증착 산화막(321)의 증착 전에 제1 열산화막(319)의 마스킹과 식각에 의하여 제공될 수 있다. 다르게는, 분리된 절연 물질이 정션 장벽 영역(716) 위에, 예를 들면, 블랭킷 증착, 마스킹 및 식각, 선택적인 증착 및/또는 성장, 리프트 오프 기술 또는 기술분야에 숙달된 이들에게 알려진 다른 기술들에 의하여 형성될 수 있다. 절연 영역(720)은 예를 들면, TnO2, SiO2, SiN, 옥시나이트라이드 등과 같은 임의의 적절한 절연 물질일 수 있다. 쇼트키 콘택 금속(322)은 절연 영역(720) 위에 증착될 수 있고, 에피택셜층(314)와 접촉하도록 트렌치(725)를 통하여 확장될 수 있다. 정션 장벽 영역(716)과 쇼트키 콘택 금속(322) 사이의 전류 전도를 막기 위하여 절연 영역(720)은 이온주입된 정션 장벽 영역(716) 위에 증착될 수 있다.
도면들과 발명의 상세한 설명에서, 본 발명의 전형적인 실시예들이 기술되었다. 비록 특정한 용어들이 사용되었더라도, 그것들은 일반적이고 기술적인 의미로만 사용된 것이고 제한의 목적으로 사용된 것이 아니다. 본 발명의 범위는 다음의 청구항들에 의하여 보여진다.

Claims (61)

  1. 실리콘 카바이드 쇼트키 다이오드로서,
    실리콘 카바이드 드리프트 영역;
    상기 실리콘 카바이드 드리프트 영역 상의 쇼트키 콘택; 및
    상기 다이오드의 상기 실리콘 카바이드 드리프트 영역 내에 배치된 실리콘 카바이드 정션 장벽 영역
    을 포함하고,
    상기 정션 장벽 영역은 상기 다이오드의 상기 드리프트 영역 내의 제1 도핑 농도를 갖는 제1 영역의 실리콘 카바이드; 및
    상기 제1 영역의 실리콘 카바이드와 상기 쇼트키 다이오드의 상기 쇼트키 콘택 사이에 배치되고, 상기 제1 영역의 실리콘 카바이드 및 상기 쇼트키 콘택과 전기적으로 접촉하는, 상기 드리프트 영역 내의 제2 영역의 실리콘 카바이드 - 상기 제2 영역의 실리콘 카바이드는 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖고, 상기 쇼트키 콘택에 순방향 전압이 인가될 때 순방향으로 바이어스되는 비-오믹, 비-정류 저항성 정션(non-ohmic, non-rectifying resistive junction)을 상기 쇼트키 콘택과 형성함 - 를 포함하는 실리콘 카바이드 쇼트키 다이오드.
  2. 제1 항에 있어서, 상기 드리프트 영역은 n-형 실리콘 카바이드를 포함하고, 상기 제1 및 제2 영역들은 p-형 실리콘 카바이드를 포함하는 실리콘 카바이드 쇼트키 다이오드.
  3. 제2 항에 있어서, 상기 제2 영역의 실리콘 카바이드는 상기 드리프트 영역 내로 0.01 내지 0.5 ㎛ 확장되고, 상기 제1 영역의 실리콘 카바이드는 상기 드리프트 영역 내로 0.1 내지 1 ㎛ 확장되는 실리콘 카바이드 쇼트키 다이오드.
  4. 제2 항에 있어서, 상기 제2 영역의 실리콘 카바이드는 1×1015㎝-3 내지 5×1018㎝-3의 표면 도핑 농도를 갖는 실리콘 카바이드 쇼트키 다이오드.
  5. 제2 항에 있어서, 상기 드리프트 영역은 제1 n-형 실리콘 카바이드 에피택셜층을 포함하는 실리콘 카바이드 쇼트키 다이오드.
  6. 제5 항에 있어서, 상기 제1 n-형 실리콘 카바이드 에피택셜층의 운반자 (carrier) 농도보다 더 큰 운반자 농도를 갖는 n-형 실리콘 카바이드 기판을 더 포함하고, 상기 제1 n-형 실리콘 카바이드 에피택셜층은 상기 n-형 실리콘 카바이드 기판 상에 배치되는 실리콘 카바이드 쇼트키 다이오드.
  7. 제6 항에 있어서, 상기 제1 실리콘 카바이드 에피택셜층과 상기 n-형 실리콘 카바이드 기판 사이에 배치된 제2 n-형 실리콘 카바이드 에피택셜층을 더 포함하고, 상기 제2 n-형 실리콘 카바이드 에피택셜층은 상기 제1 n-형 실리콘 카바이드 에피택셜층보다 더 높은 운반자(carrier) 농도를 갖는 실리콘 카바이드 쇼트키 다이오드.
  8. 제6 항에 있어서, 상기 제1 n-형 실리콘 카바이드 에피택셜층에 대향하는 상기 실리콘 카바이드 기판 상의 오믹 콘택을 더 포함하는 실리콘 카바이드 쇼트키 다이오드.
  9. 제1 항에 있어서, 실리콘 카바이드 정션 장벽 영역을 둘러싸는 복수의 플로팅 필드 링들을 더 포함하는 실리콘 카바이드 쇼트키 다이오드.
  10. 실리콘 카바이드 정션 장벽 쇼트키(JBS) 다이오드로서,
    실리콘 카바이드 드리프트 영역;
    상기 실리콘 카바이드 드리프트 영역 상의 쇼트키 콘택;
    상기 실리콘 카바이드 드리프트 영역 내에 배치되고, 상기 드리프트 영역의 표면으로 확장되고, 내부(built-in) pn 정션을 제공하는 실리콘 카바이드 정션 장벽 영역; 및
    상기 다이오드에 통합되어 상기 정션 장벽 영역의 상기 내부 pn 정션의 전류 전도를 막기 위한 수단 - 상기 정션 장벽 영역의 상기 내부 pn 정션의 전류 전도를 막기 위한 수단은 상기 쇼트키 콘택에 순방향 전압이 인가될 때 순방향으로 바이어스되는 비-오믹, 비-정류 저항성 정션을 상기 실리콘 카바이드 정션 장벽 영역과 상기 쇼트키 콘택 사이에 포함함 -
    을 포함하는 실리콘 카바이드 정션 장벽 쇼트키(JBS) 다이오드.
  11. 삭제
  12. 삭제
  13. 제10 항에 있어서, 상기 정션 장벽 영역은 n-형 실리콘 카바이드 드리프트 영역 내의 p-형 실리콘 카바이드 영역들을 포함하는 실리콘 카바이드 정션 장벽 쇼트키(JBS) 다이오드.
  14. 제13 항에 있어서, 상기 p-형 실리콘 카바이드 영역들은 1×1015㎝-3 내지 5×1018㎝-3의 표면 도핑 농도를 갖는 실리콘 카바이드 정션 장벽 쇼트키(JBS) 다이오드.
  15. 제14 항에 있어서, 상기 p-형 실리콘 카바이드 영역들은 상기 p-형 실리콘 카바이드 영역들의 표면에서보다 상기 p-형 실리콘 카바이드 영역들의 표면 아래의 깊이에서 더 높은 도핑 농도를 갖는 실리콘 카바이드 정션 장벽 쇼트키(JBS) 다이오드.
  16. 제13 항에 있어서, 상기 p-형 실리콘 카바이드 영역들은
    제1 도핑 농도를 갖는, 상기 다이오드의 상기 n-형 드리프트 영역 내의 제1 영역의 p-형 실리콘 카바이드; 및
    상기 JBS 다이오드의 상기 쇼트키 콘택과 상기 제1 영역의 p-형 실리콘 카바이드 사이에 배치되고, 상기 제1 영역의 p-형 실리콘 카바이드와 상기 쇼트키 콘택과 전기적으로 접촉하는, 상기 n-형 드리프트 영역 내의 제2 영역의 p-형 실리콘 카바이드를 포함하고, 상기 제2 영역의 p-형 실리콘 카바이드는 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖고 상기 쇼트키 콘택과 비-오믹, 비-정류 저항성 정션을 형성하는 실리콘 카바이드 정션 장벽 쇼트키(JBS) 다이오드.
  17. 삭제
  18. 삭제
  19. 실리콘 카바이드 쇼트키 다이오드의 제조 방법으로서,
    상기 실리콘 카바이드 쇼트키 다이오드의 드리프트 영역 내에 정션 장벽 영역을 형성하는 단계를 포함하고,
    상기 정션 장벽 영역은 상기 쇼트키 다이오드의 쇼트키 콘택과 상기 정션 장벽 영역 사이에 비-오믹, 비-정류 저항성 정션을 갖도록 형성되고, 상기 비-오믹, 비-정류 저항성 정션은 상기 쇼트키 콘택에 순방향 전압이 인가될 때 순방향으로 바이어스되며 상기 쇼트키 다이오드가 순방향으로 바이어스될 때 상기 정션 장벽 영역과 상기 드리프트 영역 사이의 내부 pn 정션을 통한 전류를 저항성으로 막는(resistively block) 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  20. 제19 항에 있어서, 정션 장벽 영역을 형성하는 단계는 n-형 실리콘 카바이드 드리프트 영역 내에 p-형 실리콘 카바이드 영역들을 제공하기 위하여 n-형 실리콘 카바이드 층 내에 p-형 도펀트들을 이온 주입하는 단계를 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  21. 제20 항에 있어서, p-형 도펀트들을 이온 주입하는 단계는 1×1015 ㎝-3 내지 5×1018㎝-3 의 표면 도핑 농도를 갖는 p-형 실리콘 카바이드 영역들을 제공하기 위하여 p-형 도펀트들을 이온 주입하는 단계를 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  22. 제21 항에 있어서, p-형 도펀트들을 이온 주입하는 단계는 p-형 실리콘 카바이드 영역들의 표면에서보다 p-형 실리콘 카바이드 영역들의 표면 아래의 깊이에서 더 높은 도핑 농도를 갖는 p-형 실리콘 카바이드 영역들을 제공하기 위하여 p-형 도펀트들을 이온 주입하는 단계를 더 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  23. 제22 항에 있어서, 정션 장벽 영역을 형성하는 단계는
    상기 다이오드의 상기 n-형 드리프트 영역 내의 제1 영역의 p-형 실리콘 카바이드를 형성하는 단계 - 상기 제1 영역의 p-형 실리콘 카바이드는 제1 도핑 농도를 가지도록 형성됨 - ; 및
    상기 쇼트키 다이오드의 상기 쇼트키 콘택과 상기 제1 영역의 p-형 실리콘 카바이드 사이에 배치되고, 상기 제1 영역의 p-형 실리콘 카바이드 및 상기 쇼트키 콘택과 전기적으로 접촉하는, 상기 n-형 드리프트 영역 내의 제2 영역의 p-형 실리콘 카바이드를 형성하는 단계 - 상기 제2 영역의 p-형 실리콘 카바이드는 상기 제1 도핑 농도보다 작은 제2 도핑 농도를 갖고 상기 쇼트키 콘택과의 비-오믹, 비-정류 저항성 정션을 제공하도록 형성됨 - ;
    를 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  24. 제23 항에 있어서, 상기 제2 영역의 p-형 실리콘 카바이드는 상기 드리프트 영역 내로 0.01 내지 0.5 ㎛ 확장되도록 형성되고, 상기 제1 영역의 p-형 실리콘 카바이드는 상기 드리프트 영역 내로 0.1 내지 1 ㎛ 확장되도록 형성되는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  25. 제23 항에 있어서, 상기 제2 영역의 p-형 실리콘 카바이드는 1×1015 ㎝-3 내지 5×1018㎝-3 의 표면 도핑 농도를 갖도록 형성되는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  26. 제23 항에 있어서, 상기 n-형 드리프트 영역을 제공하기 위하여 n-형 실리콘 카바이드 에피택셜층을 형성하는 단계를 더 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  27. 제26 항에 있어서, n-형 실리콘 카바이드 에피택셜층을 형성하는 단계는 n-형 실리콘 카바이드 기판 상에 제1 n-형 실리콘 카바이드 에피택셜층을 형성하는 단계를 포함하고, 상기 n-형 실리콘 카바이드 기판은 제1 n-형 실리콘 카바이드 에피택셜층의 운반자 농도보다 더 큰 운반자 농도를 갖는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  28. 제27 항에 있어서, 상기 제1 n-형 실리콘 카바이드 에피택셜층과 상기 n-형 실리콘 카바이드 기판 사이에 배치된 제2 n-형 실리콘 카바이드 에피택셜층을 형성하는 단계를 더 포함하고, 상기 제2 n-형 실리콘 카바이드 에피택셜층은 상기 제1 n-형 실리콘 카바이드 에피택셜층보다 더 높은 운반자 농도를 갖는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  29. 제27 항에 있어서, 상기 제1 n-형 실리콘 카바이드 에피택셜층에 대향하는 상기 실리콘 카바이드 기판 상에 오믹 콘택을 형성하는 단계를 더 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  30. 제23 항에 있어서, 실리콘 카바이드 정션 장벽 영역을 둘러싸는 복수의 플로팅 필드 링들을 형성하는 단계를 더 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  31. 실리콘 카바이드 쇼트키 다이오드로서,
    실리콘 카바이드 드리프트 영역;
    상기 실리콘 카바이드 드리프트 영역 상의 쇼트키 콘택; 및
    상기 다이오드의 상기 실리콘 카바이드 드리프트 영역 내에 배치된 실리콘 카바이드 정션 장벽 영역
    을 포함하고,
    상기 정션 장벽 영역은,
    제1 피크 운반자 농도를 갖는, 상기 다이오드의 상기 드리프트 영역 내의 제1 이온 주입 영역의 실리콘 카바이드(first implanted region of silicon carbide); 및
    상기 쇼트키 다이오드의 상기 쇼트키 콘택과 상기 제1 영역의 실리콘 카바이드 사이에 배치되고, 상기 제1 영역의 실리콘 카바이드 및 상기 쇼트키 콘택과 전기적으로 접촉하고, 상기 제1 피크 운반자 농도보다 작은 제2 피크 운반자 농도를 갖고, 상기 쇼트키 콘택에 순방향 전압이 인가될 때 순방향으로 바이어스되는 비-오믹, 비-정류 저항성 정션을 상기 쇼트키 콘택과 형성하는, 상기 드리프트 영역 내의 제2 이온 주입 영역의 실리콘 카바이드(second implanted region of silicon carbide)를 포함하는 실리콘 카바이드 쇼트키 다이오드.
  32. 삭제
  33. 삭제
  34. 제31 항에 있어서, 상기 드리프트 영역은 n-형 실리콘 카바이드를 포함하고, 상기 제1 및 제2 영역들은 p-형 실리콘 카바이드를 포함하는 실리콘 카바이드 쇼트키 다이오드.
  35. 제34 항에 있어서, 상기 제2 영역의 실리콘 카바이드는 상기 드리프트 영역 내로 0.01 내지 0.5 ㎛ 확장되고, 상기 제1 영역의 실리콘 카바이드는 상기 드리프트 영역 내로 0.1 내지 1 ㎛ 확장되는 실리콘 카바이드 쇼트키 다이오드.
  36. 제34 항에 있어서, 상기 제2 영역의 실리콘 카바이드는 1×1015㎝-3 내지 5×1018㎝-3 의 표면 도핑 농도를 갖는 실리콘 카바이드 쇼트키 다이오드.
  37. 제31 항에 있어서, 상기 드리프트 영역은 제1 n-형 실리콘 카바이드 에피택셜층을 포함하고,
    상기 제1 n-형 실리콘 카바이드 에피택셜층의 운반자 농도보다 더 큰 운반자 농도를 갖는 n-형 실리콘 카바이드 기판을 더 포함하고, 상기 제1 n-형 실리콘 카바이드 에피택셜층은 상기 n-형 실리콘 카바이드 기판 상에 배치되는 실리콘 카바이드 쇼트키 다이오드.
  38. 제37 항에 있어서, 상기 제1 실리콘 카바이드 에피택셜층과 상기 n-형 실리콘 카바이드 기판 사이에 배치된 제2 n-형 실리콘 카바이드 에피택셜층을 더 포함하고, 상기 제2 n-형 실리콘 카바이드 에피택셜층은 상기 제1 n-형 실리콘 카바이드 에피택셜층보다 더 높은 운반자 농도를 갖는 실리콘 카바이드 쇼트키 다이오드.
  39. 제37 항에 있어서, 상기 제1 n-형 실리콘 카바이드 에피택셜층에 대향하는 상기 실리콘 카바이드 기판 상에 오믹 콘택을 더 포함하는 실리콘 카바이드 쇼트키 다이오드.
  40. 실리콘 카바이드 쇼트키 다이오드의 제조 방법으로서,
    실리콘 카바이드 드리프트 영역을 형성하는 단계;
    상기 실리콘 카바이드 드리프트 영역 상에 쇼트키 콘택을 형성하는 단계; 및
    상기 다이오드의 상기 실리콘 카바이드 드리프트 영역 내에 배치된 실리콘 카바이드 정션 장벽 영역을 형성하는 단계
    를 포함하고,
    상기 정션 장벽 영역은,
    제1 피크 운반자 농도를 갖는, 상기 다이오드의 상기 드리프트 영역 내의 제1 이온 주입 영역의 실리콘 카바이드; 및
    상기 쇼트키 다이오드의 상기 쇼트키 콘택과 상기 제1 영역의 실리콘 카바이드 사이에 배치되고, 상기 제1 영역의 실리콘 카바이드 및 상기 쇼트키 콘택과 전기적으로 접촉하고, 상기 제1 피크 운반자 농도보다 작은 제2 피크 운반자 농도를 갖고, 상기 쇼트키 콘택에 순방향 전압이 인가될 때 순방향으로 바이어스되는 비-오믹, 비-정류 저항성 정션을 상기 쇼트키 콘택과 형성하는, 상기 드리프트 영역 내의 제2 이온 주입 영역의 실리콘 카바이드를 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  41. 제40 항에 있어서, 상기 드리프트 영역은 n-형 실리콘 카바이드를 포함하고, 상기 제1 및 제2 영역들은 p-형 실리콘 카바이드를 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  42. 제41 항에 있어서, 상기 제2 영역의 실리콘 카바이드는 상기 드리프트 영역 내로 0.01 내지 0.5 ㎛ 확장되고, 상기 제1 영역의 실리콘 카바이드는 상기 드리프트 영역 내로 0.1 내지 1 ㎛ 확장되는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  43. 제41 항에 있어서, 상기 제2 영역의 실리콘 카바이드는 1×1015㎝-3 내지 5×1018㎝-3 의 표면 도핑 농도를 갖는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  44. 제41 항에 있어서, 실리콘 카바이드 드리프트 영역을 형성하는 단계는, 제1 n-형 실리콘 카바이드 에피택셜층의 운반자 농도보다 더 큰 운반자 농도를 갖는 n-형 실리콘 카바이드 기판 상에 상기 제1 n-형 실리콘 카바이드 에피택셜층을 형성하는 단계를 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  45. 제44 항에 있어서, 상기 제1 n-형 실리콘 카바이드 에피택셜층과 상기 n-형 실리콘 카바이드 기판 사이에 배치된 제2 n-형 실리콘 카바이드 에피택셜층을 형성하는 단계를 더 포함하고, 상기 제2 n-형 실리콘 카바이드 에피택셜층은 상기 제1 n-형 실리콘 카바이드 에피택셜층보다 더 높은 운반자 농도를 갖는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  46. 제40 항에 있어서, 실리콘 카바이드 정션 장벽 영역을 둘러싸는 복수의 플로팅 필드 링들을 형성하는 단계를 더 포함하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
  47. 제40 항에 있어서, 상기 제2 이온 주입 영역은 상기 쇼트키 콘택에 대한 저항성 정션을 형성하는 실리콘 카바이드 쇼트키 다이오드의 제조 방법.
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