JPWO2008099597A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JPWO2008099597A1
JPWO2008099597A1 JP2008535213A JP2008535213A JPWO2008099597A1 JP WO2008099597 A1 JPWO2008099597 A1 JP WO2008099597A1 JP 2008535213 A JP2008535213 A JP 2008535213A JP 2008535213 A JP2008535213 A JP 2008535213A JP WO2008099597 A1 JPWO2008099597 A1 JP WO2008099597A1
Authority
JP
Japan
Prior art keywords
layer
titanium
silicon carbide
semiconductor device
ohmic electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008535213A
Other languages
English (en)
Other versions
JP4965576B2 (ja
Inventor
将志 林
将志 林
橋本　伸
伸 橋本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2008535213A priority Critical patent/JP4965576B2/ja
Publication of JPWO2008099597A1 publication Critical patent/JPWO2008099597A1/ja
Application granted granted Critical
Publication of JP4965576B2 publication Critical patent/JP4965576B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本発明の半導体装置は、炭化珪素層（２）を有する炭化珪素半導体基板（１）と、炭化珪素層（２）に設けられた高濃度不純物領域（４）と、高濃度不純物領域（４）に電気的に接続されたオーミック電極（９）と、高濃度不純物領域に電気的に接続されたチャネル領域と、チャネル領域の上に設けられたゲート絶縁層（１４）と、ゲート絶縁層（１４）の上に設けられたゲート電極（７）とを備え、オーミック電極（９）は、チタン、シリコンおよび炭素の合金を含み、ゲート電極（７）はチタンシリサイドを含む。

Description

本発明は、炭化珪素半導体基板を有する半導体装置に関し、特に、オーミック電極およびゲート電極が設けられた炭化珪素半導体基板を備えた半導体装置およびその製造方法に関する。
パワーエレクトロニクス用のデバイスとして、シリコン（Ｓｉ）半導体を用いたパワーデバイスが従来用いられている。パワーエレクトロニクス用のデバイスは、より高周波かつ大電流で動作することが求められており、さまざまな研究開発により、シリコンパワーデバイスの性能の向上が図られてきた。
しかし、近年、シリコンパワーデバイスの性能は理論的な限界に近づきつつある。また、パワーデバイスは高温や放射線等の悪環境下における動作が求められる場合があるが、シリコン半導体はこのような悪環境下には適していないこともある。このため、シリコンに替わる半導体を用いたデバイスの研究がなされている。
種々の半導体のなかで、炭化珪素（ＳｉＣ）半導体は、広い禁制帯幅（４Ｈ型の場合、３．２６ｅＶ）を持ち、高温での電気伝導制御や耐放射線性に優れる。また、炭化珪素半導体は、シリコンより約１桁高い絶縁破壊電界およびシリコンの約２倍の電子の飽和ドリフト速度を有しているため、高耐圧に優れ、高周波大電力制御を可能とする。これらの半導体としての物性から、炭化珪素はより高周波かつ大電流で動作するパワーデバイス用の半導体材料として期待されている。
炭化珪素を用いてＭＩＳＦＥＴ等の素子を形成する場合、ｎ型炭化珪素へのオーム性電極材料として、ニッケル（Ｎｉ）が広く用いられる。しかしながら、真空蒸着等でニッケルをｎ型炭化珪素上に堆積しただけでは、金属と半導体の界面にショットキー障壁が形成されるため、ニッケル−ｎ型炭化珪素界面は整流性を示し、オーム性を示さない。通常、ニッケルを堆積した後、高温で熱処理を行い、ニッケルの炭化珪素中への拡散と炭化珪素中のシリコンのニッケル中への拡散を促すことによって、はじめてオーム性電極を得ることができる。ｎ型炭化珪素半導体上に形成されたニッケルからなるオーム性電極を備えた半導体装置は例えば特許文献１や特許文献２に開示されている。
特開平７−９９１６９号公報 特開２００３−２４３３２３号公報
図１３はオーミック電極を有する従来の炭化珪素半導体装置の構造の一部を模式的に示している。図１３に示すように、従来の炭化珪素半導体装置は、ｎ型不純物を含む低抵抗の炭化珪素基板１０１と、炭化珪素基板の主面上に設けられ、不純物がドープされた高抵抗炭化珪素層１０２とを備えている。高抵抗炭化珪素層１０２の表面部の一部にはｎ型不純物がドープされた高濃度不純物領域１０４が形成されており、高濃度不純物領域１０４上には、ニッケルシリサイドからなるオーミック電極１０９が形成されている。オーミック電極１０９の表面には層間絶縁膜１１０が設けられており、層間絶縁膜１１０上にはパッド用電極１１１が設けられている。パッド用電極１１１は、層間絶縁膜１１０に設けられたコンタクトホールによってオーミック電極１０９と接触している。
高濃度不純物領域１０４上にオーミック電極１０９を形成するためには、上述したように炭化珪素からなる高濃度不純物領域１０４上にニッケル層を形成し、約１０００℃で熱処理を行う必要がある。熱処理により、Ｎｉと炭化珪素中のＳｉとは相互に拡散し、ニッケルシリサイドからなるオーミック電極１０９を形成する。
しかし、このとき、炭化珪素中の炭素はオーミック電極１０９の表面に拡散してグラファイトとして析出し、グラファイト析出層１１３が形成されてしまう。このグラファイトにより、オーミック電極１０９のコンタクト抵抗（ρc）が増大したり、オーミック電極１０９とパッド用電極１１１との密着性や信頼性が劣化するという課題がある。
また、炭化珪素半導体装置は、上述したように高周波かつ大電流で動作する高性能なパワーデバイスとなることが期待されている。しかし、炭化珪素半導体を用いた従来のＭＩＳＦＥＴを高周波（約１００ｋＨｚ）で動作させると、ゲート容量およびゲート抵抗に起因する遅延が増大し、スイッチング特性が劣化するという課題がある。
遅延を低減するためには、ゲート容量およびゲート抵抗を低減することが有効である。ゲート容量の大部分は、ゲート絶縁膜による容量で占められるため、ゲート絶縁膜を厚くすることによりゲート容量を低減することが考えられる。しかし、この場合、ＭＩＳＦＥＴの駆動能力が低下してしまう。このため、高性能な炭化珪素半導体装置を実現するためには、ゲート抵抗を低減することが重要である。
本発明は、上記従来技術の上述した種々の課題の少なくとも１つを解決し、優れた特性を有する半導体装置を実現することを目的とする。
本発明の半導体装置は、炭化珪素層を有する炭化珪素半導体基板と、前記炭化珪素層に設けられた高濃度不純物領域と、前記高濃度不純物領域に電気的に接続されたオーミック電極と、前記高濃度不純物領域に電気的に接続されたチャネル領域と、前記チャネル領域の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上に設けられたゲート電極とを備え、前記オーミック電極は、チタン、シリコンおよび炭素の合金を含み、前記ゲート電極はチタンシリサイドを含む。
ある好ましい実施形態において、前記高濃度不純物領域はｎ型の不純物が高濃度にドープされている。
ある好ましい実施形態において、前記オーミック電極は、前記チタン、シリコンおよび炭素の合金からなる反応層を含み、前記ゲート電極は、チタンシリサイド層をそれぞれ含む。
ある好ましい実施形態において、前記オーミック電極の反応層と前記ゲート電極のチタンシリサイド層とは互いに異なる厚さを有する。
ある好ましい実施形態において、前記オーミック電極の反応層の厚さは、前記ゲート電極のチタンシリサイド層の厚さよりも小さい。
ある好ましい実施形態において、前記オーミック電極は窒化チタン層をさらに含む。
ある好ましい実施形態において、前記オーミック電極における前記窒化チタン層の厚さは前記反応層の厚さよりも大きい。
ある好ましい実施形態において、前記オーミック電極の前記反応層は前記高濃度不純物領域と接している。
ある好ましい実施形態において、前記ゲート電極はポリシリコン層をさらに含む。
ある好ましい実施形態において、前記ゲート電極における前記ポリシリコン層の厚さは前記チタンシリサイド層の厚さよりも小さい。
ある好ましい実施形態において、前記ゲート電極の前記ポリシリコン層は前記ゲート絶縁層と接している。
ある好ましい実施形態において、前記オーミック電極における前記炭素の濃度は、前記高濃度不純物領域側において高く、前記オーミック電極の表面側において低い。
ある好ましい実施形態において、前記炭素の濃度は、前記オーミック電極の表面に最も近い側において５ａｔｏｍ％以下である。
ある好ましい実施形態において、半導体装置は、前記高濃度不純物領域に接するように前記炭化珪素層の表面の一部に設けられたチャネル層をさらに備え、前記チャネル領域は前記チャネル層内に位置している。
ある好ましい実施形態において、前記炭化珪素層は、ｐ型不純物がドープされ、前記高濃度不純物領域を包囲するように設けられたウェル領域を含み、前記チャネル領域は、前記炭化珪素層の表面の一部に接するように前記ウェル領域内の表面部分において、前記高濃度不純物領域と、前記ウェル領域が形成されていない前記炭化珪素層とを接続するように位置している。
ある好ましい実施形態において、半導体装置は、前記半導体基板の前記炭化珪素層と反対側の面に設けられた他のオーミック電極をさらに備え、縦型構造を備える。
本発明の半導体装置の製造方法は、高濃度不純物領域が設けられた炭化珪素層およびチャネル領域を含む半導体領域を覆うゲート絶縁層を有する炭化珪素半導体基板を用意する工程（ａ）と、前記ゲート絶縁層上にポリシリコン層を形成する工程（ｂ）と、前記高濃度不純物領域上および前記ポリシリコン層上にそれぞれチタン層を形成する工程（ｃ）と、前記チタン層を熱処理することにより、前記ポリシリコン層のシリコン、ならびに前記高濃度不純物領域中のシリコンおよび炭素と前記チタン層とを反応させ、チタン、シリコンおよび炭素の合金を含むオーミック電極を前記高濃度不純物領域上に形成し、チタンシリサイドを含むゲート電極を前記ゲート絶縁層上に形成する工程（ｄ）とを包含する。
ある好ましい実施形態において、前記工程（ｄ）における熱処理を８５０℃以上１０５０℃以下の温度で行う。
ある好ましい実施形態において、前記工程（ｄ）の熱処理を窒素ガスまたはアルゴンガスを含む雰囲気中で行う。
ある好ましい実施形態において、前記工程（ｃ）は、前記高濃度不純物領域および前記ポリシリコン層を覆うように前記炭化珪素層の表面全体にチタン層を形成する工程（ｃ１）と、前記高濃度不純物領域上および前記ポリシリコン層上にのみ前記チタン層が設けられるように、不用な部分を除去することによって、前記チタン層をパターニングする工程（ｃ２）とを含む。
ある好ましい実施形態において、前記工程（ｃ２）は、不用な部分の除去をウェットエッチングによって行う。
ある好ましい実施形態において、前記工程（ｃ２）は、不用な部分の除去をドライエッチングによって行う。
ある好ましい実施形態において、前記工程（ｃ）は、前記絶縁膜、露出した前記高濃度不純物領域および前記ポリシリコン層を覆うように、前記チタン層を形成する工程（ｃ１）とを含み、前記工程（ｄ）は、前記チタン層を熱処理することにより、前記ポリシリコン層中のシリコン、ならびに、前記高濃度不純物領域中のシリコンおよび炭素と前記チタン層の一部とを反応させ、チタンシリサイド、ならびに、チタン、シリコンおよび炭素の合金を形成する工程（ｄ１）と、前記チタン層のうち、反応しなかった部分を除去することにより、前記チタンシリサイドを含むゲート電極を前記ゲート絶縁層上に形成し、前記合金を含むオーミック電極を前記高濃度不純物領域上に形成する工程（ｄ２）とを含む。
ある好ましい実施形態において、前記工程（ｄ２）は、前記チタン層のうち、反応しなかった部分をウェットエッチングにより除去する。
本発明の半導体装置によれば、オーミック電極はチタン、シリコンおよび炭素の合金を含み、ゲート電極はチタンシリサイドを含む。このため、オーミック電極においては、オーミック接触形成時にグラファイトが析出することを防止でき、コンタクト抵抗が増大したり、オーミック電極とパッド用電極との密着性や信頼性が劣化するのを防止できる。また、ゲート電極においては、チタンシリサイドの形成によってゲート電極の抵抗を低くすることができる。したがって、半導体装置の特性を向上させることができる。また、ゲート電極およびオーミック電極は同一工程において形成することが可能であり、これにより、製造コストの低減、製造に要する時間の短縮、歩留まりの向上などを達成することもできる。
（ａ）は本発明による半導体装置の一実施形態の構成を示す模式的断面図であり、（ｂ）および（ｃ）はそれぞれゲート電極近傍およびオーミック電極近傍を拡大して示す図である。 （ａ）および（ｃ）は、図１に示す半導体装置のゲート電極の製造工程を示す模式的断面図であり、（ｂ）および（ｄ）は、図１に示す半導体装置のオーミック電極の製造工程を示す模式的断面図である。 シリコン基板上にチタンを堆積し、高温で熱処理した場合に生成するチタンシリサイド層の厚さの温度依存性を示すグラフである。 炭化珪素基板上にチタンを堆積し、高温で熱処理した場合に生成するチタン、シリコンおよび炭素の合金層の厚さの温度依存性を示すグラフである。 ｎ型炭化珪素基板上にチタン膜を堆積後、熱処理することにより形成された炭化珪素／チタン界面の電流電圧特性を示す図である。 ポリシリコン上にチタン膜を堆積後熱処理することにより形成された電極のシート抵抗を示す図である。 炭化珪素基板上にチタン膜を形成し、９００℃で熱処理することによって得られたオーミック電極のＡＥＳ分析結果を示す図である。 炭化珪素基板上にチタン膜を形成し、９５０℃で熱処理することによって得られたオーミック電極のＡＥＳ分析結果を示す図である。 炭化珪素基板上にチタン膜を形成し、１０００℃で熱処理することによって得られたオーミック電極のＡＥＳ分析結果を示す図である。 炭化珪素基板上にチタン膜を形成し、１０５０℃で熱処理することによって得られたオーミック電極のＡＥＳ分析結果を示す図である。 （ａ）〜（ｉ）は、図１に示す半導体装置の製造途中の構造を示す断面図である。 （ａ）〜（ｉ）は、図１に示す半導体装置を他の製造方法で製造した場合における半導体装置製造途中の構造を示す断面図である。 従来の半導体装置の構造を示す断面図である。
符号の説明
１、１０１ 炭化珪素基板
２、１０２ 炭化珪素層
３ ｐウェル領域
４、１０４ 高濃度不純物領域
５ ｐ+コンタクト領域
６ チャネル層
７ ゲート電極
８ 第１の層間絶縁膜
９、１０９ オーミック電極（ソース電極）
１０、１１０ 第２の層間絶縁膜
１１、１１１ パッド用電極
１２ オーミック電極（ドレイン電極）
１４ ゲート絶縁層
１５ チタン層
１６、１７ マスク
１１３ グラファイト析出層
以下本発明による半導体装置の実施形態を説明する。本発明は、グラファイトの析出がないオーミック電極、および、抵抗の低いゲート電極を備えた炭化珪素半導体装置を実現し、ＭＩＳＦＥＴやＭＯＳＦＥＴなど絶縁ゲート型のトランジスタに好適に用いることができる。以下の実施形態では、縦型の二重注入ＭＩＳＦＥＴを例として本発明の実施形態を説明する。
図１（ａ）は、本発明による半導体装置の一実施形態を示す模式的断面図である。まず、この半導体装置の構造を概略的に説明する。
図１（ａ）に示す半導体装置は、炭化珪素層２を有する炭化珪素半導体基板１を備える。炭化珪素半導体基板１は、たとえば、４Ｈ−ＳｉＣの（０００１）面から８度のオフ角を持つオフ基板である。炭化珪素半導体基板１は、窒素、リン、砒素などのｎ型不純物が、たとえば、１×１０18ｃｍ-3以上の濃度でドープされており、低抵抗である。炭化珪素層２は、炭化珪素半導体基板１上にエピタキシャル成長によって設けられている。半導体装置が、たとえば、１４００Ｖの耐圧を有するＭＩＳＦＥＴである場合には、炭化珪素層２は、窒素などのｎ型不純物が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度にドープされ、高抵抗であることが好ましい。
炭化珪素層２には、炭化珪素層２の表面から内部に向かってｐウェル領域３が設けられ、さらに、ｐウェル領域３内に、高濃度不純物領域４が炭化珪素層２の表面から内部にかけて形成されている。これにより高濃度不純物領域４は残ったｐウェル領域３に包囲される。高濃度不純物領域４は、ｎ型不純物が高濃度でドープされており、ソース領域として機能する。また、高濃度不純物領域４内に、ｐ+コンタクト領域５が炭化珪素層２の表面から内部に向かい、ｐウェル領域３に達するように設けられている。たとえば、ｐウェル領域３、高濃度不純物領域４およびｐ+コンタクト領域５の不純物濃度は、それぞれ、１×１０16ｃｍ-3〜１×１０18ｃｍ-3、約１×１０19ｃｍ-3、約５×１０19ｃｍ-3である。高濃度不純物領域４上にはオーミック電極９が設けられている。以下において説明するように、オーミック電極９はオーミック接触により高濃度不純物領域４と電気的に接続しており、チタン、シリコンおよび炭素の合金を含む。
ｐウェル領域３が設けられていない炭化珪素層２の表面、炭化珪素層２の表面において露出したｐウェル領域３の一部および高濃度不純物領域４の一部を覆うようにチャネル層６が設けられている。チャネル層６は多重δドープ層を含み、エピタキシャル成長により形成されている。多重δドープ層は、急峻な濃度勾配を示す高濃度ドープ層（δドープ層）と低濃度ドープ層（アンドープ層）とが交互に複数積層された構造を備える。チャネル層６の上にゲート絶縁層１４が設けられ、ゲート絶縁層１４上にゲート電極７が設けられている。以下において説明するようにゲート電極７はチタンシリサイドを含む。第１の層間絶縁膜８はゲート電極７およびオーミック電極９を除く炭化珪素層２の表面を覆っており、第１の層間絶縁膜８を覆うように第２の層間絶縁膜１０が設けられている。
第２の層間絶縁膜１０上にはパッド用電極１１が設けられている。パッド用電極１１は第２の層間絶縁膜に設けられたコンタクトホールを介してオーミック電極９に電気的に接続している。コンタクトホールのサイズが大きい場合には、パッド用電極１１は、コンタクトホール内では、オーミック電極９上およびコンタクトホールの側面に設けられ、孔１１ｈが生じている。コンタクトホールのサイズが小さい場合には、孔１１ｈの上部は塞がっていてもよい。
炭化珪素半導体基板１の炭化珪素層２が設けられていない主面にはドレイン電極として機能する他のオーミック電極１２が設けられている。オーミック電極１２は複数の層によって形成されていてもよい。
以上の構造を有する半導体装置は、ゲート電極７に印加する電圧を変化させることにより、チャネル層６内に形成されるチャネル領域を通過する電流を制御することができる。これにより、オーミック電極１２、炭化珪素半導体基板１、炭化珪素層２、チャネル層６、高濃度不純物領域４およびオーミック電極９によって形成される経路を流れる電流を調節することができる。
次に、ゲート電極７およびオーミック電極９の構造を詳細に説明する。図１（ｂ）は、ゲート電極７近傍の構造を拡大して示す断面図である。図１（ｂ）に示すように、ゲート電極７は、ポリシリコン層７ａ、チタンシリサイド層７ｂおよび窒化チタン層７ｃを含む。ポリシリコン層７ａは、主として不純物がドープされたポリシリコンからなり、チタンシリサイド層７ｂは主としてチタンシリサイド（ＴｉＳｉ2）からなる。チタンシリサイドには不純物も含まれている。ポリシリコン層７ａはゲート絶縁層１４に接している。ここで「主として」とはもっとも多い構成成分であることを意味する。
図１（ｃ）は、オーミック電極９近傍の構造を拡大して示す断面図である。図１（ｃ）に示すように、オーミック電極９は、反応層９ａおよび窒化チタン層９ｂを含む。反応層９ａは、主としてチタン、シリコンおよび炭素の合金からなり、窒化チタン層９ｂは主として窒化チタンからなる。窒化チタン層９ｂ上にはパッド用電極１１が位置しており、窒化チタン層９ｂとパッド用電極１１との間にはグラファイトは析出していない。また、反応層９ａは高濃度不純物領域４およびｐ+コンタクト領域９に接している。
ゲート電極７およびオーミック電極９はそれぞれチタンシリサイド層７ｂおよび反応層９ａを含んでいる。これら層は、いずれもシリコンを含んでいる。しかし、ゲート電極７のチタンシリサイド層７ｂのシリコンは、ゲート電極７用に形成したポリシリコンに由来するのに対して、オーミック電極９の反応層９ａのシリコンは高濃度不純物領域４を構成する炭化珪素のシリコンに由来する。
図２（ａ）から図２（ｄ）は、ゲート電極７およびオーミック電極９の形成工程を示す断面図である。これらの図において、図２（ａ）および図２（ｃ）は、ゲート電極７の形成工程に関しており、図２（ｂ）および図２（ｄ）はオーミック電極９の形成工程に関している。これらゲート電極７およびオーミック電極９は好ましくは同じ熱処理工程において形成される。まず、図２（ａ）に示すように、ゲート電極を形成するために、パターニングされたポリシリコン層２０上にチタン層１５を形成する。また、図２（ｂ）に示すように、オーミック電極を形成するために、高濃度不純物領域４上にチタン層１５を形成する。これらのチタン層１５は、別々に形成することもできるが、同一工程によって形成されたチタン膜を利用することによって、製造工程数を減らし、製造コストを低減することができる。
熱処理を行うと、チタン層１５とポリシリコン層２０との界面において、チタンおよびシリコンが相互に拡散し、チタンシリサイドが形成される。また、チタン層１５と高濃度不純物領域４との界面において、チタンと、シリコンおよび炭素とが相互に拡散し、チタン、シリコンおよび炭素の合金が形成される。また、窒素雰囲気下で熱処理する場合、チタン層１５の表面は窒化される。これにより、図２（ｃ）に示すように、ポリシリコン層７ａ、チタンシリサイド層７ｂおよび窒化チタン層７ｃからなるゲート電極７が形成される。また、図２（ｄ）に示すように、反応層９ａおよび窒化チタン層９ｂからなるオーミック電極９が形成される。
図３は、シリコン基板上にチタンを堆積し、高温で熱処理した場合に生成するチタンシリサイド層の厚さの温度依存性を示すグラフである。熱処理は、チタンおよびシリコンが酸化しないよう、不活性雰囲気下で行うことが好ましい。不活性ガスとして窒素を選択する場合、チタンは窒素と反応し、窒化チタンを形成する。図３に示すように、チタンと窒素との反応は比較的低温でも進行する。このため、熱処理温度が６５０℃程度であれば、チタン層１５のうち１／２程度が窒化チタンになり、１／２がチタンシリサイドになっている。熱処理温度を高くすると、より多くの窒化チタンのチタンがシリコンと反応し、チタンシリサイドとなる。このため、温度が上昇するにつれて窒化チタンは薄くなり、チタンシリサイドが厚くなる。図３から明らかなように、熱処理温度が約７５０℃以上であれば、チタンシリサイドの形成はほぼ完了し、熱処理温度を７５０℃以上にしても、生成するチタンシリサイドはほとんど増加しない。８５０℃以上ではチタンシリサイド層の厚さほぼ一定である。
図４は、炭化珪素上にチタン層を堆積し、高温で熱処理した場合に生成する、チタン、シリコンおよび炭素の合金からなる反応層の厚さの温度依存性を示すグラフである。ゲート電極と同様、窒素雰囲気下で熱処理を行うと、チタン層のチタンは窒素と反応し、窒化チタンを形成する。しかし、炭化珪素は比較的高温でも安定な化合物であるため、８００℃程度まで炭化珪素中のシリコンおよび炭素とチタンとは反応しない。８００℃を超える温度で熱処理を行うと、炭化珪素中のシリコンおよび炭素とチタンとが反応し、チタン、シリコンおよび炭素の合金からなる反応層が生成し始める。熱処理温度が８００℃から１０００℃ぐらいの範囲では、熱処理温度が高くなるにつれて生成する反応層も厚くなる。熱処理温度が１０００℃である場合、およそ１／３が反応層となり、２／３が窒化チタン層として残っている。
なお、図３及び図４の分析のための試料は、シリコン基板または炭化珪素基板上にチタン層を形成し、窒素雰囲気下において、各温度で熱処理を行い、熱処理によって形成された窒化チタン層をウェットエッチングにより除去し、用意した。これらの試料のシリコンと反応したチタン、ならびに、シリコンおよび炭素と反応したチタンからの特性Ｘ線を分析することにより、反応に寄与したチタン層の膜厚を検量し、形成したチタン層と、チタンシリサイド層または反応層との膜厚比を算出した。
熱処理温度を１０５０℃にしても、炭化珪素上に堆積したチタンの全体はチタン、シリコンおよび炭素の合金層とはならない。しかし、半導体と金属との接触がショットキー性を有するかオーミック性を有するかは、主として界面の特性に依存するため、形成する合金層が厚くなくても良好なオーミック性の接合を得ることが可能である。
図４には図示できないが、熱処理温度を高めてもチタン、シリコンおよび炭素の合金の形成に伴うグラファイトの析出は生じない。これは、チタンと炭化珪素との組み合わせでは、チタン、シリコンおよび炭素の安定な合金が形成可能であり、グラファイトとして炭素が遊離することが防止されるからであると考えられる。これが従来のニッケルを用いたオーミック電極と大きく異なる点である。ニッケルは、炭素と安定な化合物を形成しないため、シリサイドの形成により生じた炭素はニッケルと化合物を形成することなく遊離し、これによりグラファイトの析出が生じるものと考えられる。
図５は、ｎ型炭化珪素基板上（不純物濃度：約５×１０19ｃｍ-3）にチタンを１５０ｎｍ堆積後、窒素雰囲気中で７５０℃、８５０℃および９５０℃で１分間、熱処理した場合のチタン／炭化珪素コンタクトの電流電圧特性である。図５に示すように、７５０℃で処理したものではチタン−炭化珪素界面の反応が不十分であるため、オーム性電極が得られてない。これに対し、８５０℃で処理したものでは、ほぼオーム性の電流−電圧特性が得られている。また、コンタクト抵抗も約５×１０-5Ωｃｍ2であり、グラファイトの析出による抵抗の増大も生じていない。９５０℃で処理したものは、図５から明らかなように、電圧に対して電流がほぼ直線的に変化しており、優れたオーム性の電極が得られていることが分かる。コンタクト抵抗も約２×１０-5Ωｃｍ2であった。
図６は、リン（Ｐ）がドープされたポリシリコン上にチタンを１００ｎｍしたものを窒素雰囲気中、９５０℃で１分間、熱処理した場合のシート抵抗を、チタンを形成しない場合を基準として示している。熱処理により、堆積したＴｉの大部分がシリコンと反応して、シリサイドが形成されることにより、ポリシリコンのみの場合に比べ、シート抵抗が約１／１０に低減している。
これらのことから、炭化珪素上にチタン層を形成し、熱処理することによって、炭化珪素とチタン層との界面にチタン、シリコンおよび炭素の合金からなる反応層が形成され、低抵抗であり、かつ、グラファイトの析出がないオーミック電極を形成することができる。また、ポリシリコンにチタン層を形成し、熱処理することによって、ポリシリコンの大部分をシリサイド化し、低抵抗なゲート電極を形成することができる。
これら２つの電極は、同一の工程内において同時に形成する必要はない。しかし、同一の工程でオーミック電極およびゲート電極を形成すれば、半導体装置の製造工程数を減らし、製造コストの低減や製造に要する時間の短縮を図ることが可能となる。また、工程数を減らすことにより、歩留まりの向上も図ることができるなど、種々のメリットがある。
オーミック電極およびゲート電極を同一の工程内において形成するためには、シリサイド化のための熱処理温度を８５０℃以上で行うことが好ましい。８５０℃に満たない温度で熱処理を行う場合、ゲート電極においてシリサイド化は進行するが、オーミック電極におけるシリサイド化反応が十分ではない可能性がある。
熱処理温度は、高いほど、それぞれの電極におけるシリサイド化が促進されるため、好ましい。しかし、熱処理温度が１０５０℃を超える場合、層間膜として用いる窒化シリコンや酸化シリコンなどの材料の変質や変形を生じる可能性がある。したがって、ゲート電極およびオーミック電極を同時に形成する場合には、８５０℃以上１０５０℃以下の温度で熱処理を行うことが好ましい。より好ましくは、熱処理温度は、９００℃以上１０００℃以下である。
オーミック電極およびゲート電極を同時に形成する場合、図２（ａ）および（ｂ）を参照して説明したように、チタン層１５は、同一のチタン膜から形成することが好ましい。このため、オーミック電極９を形成する高濃度不純物領域４上およびゲート電極７を形成するポリシリコン層２０上において、熱処理前のチタン層１５の厚さを変えることは困難である。
しかし、ゲート電極７において、チタン層１５の大部分はポリシリコン層２０と反応してチタンシリサイド層７ｂとなるのに対し、オーミック電極９において生成する反応層９ａは薄く、チタン層１５の大部分はチタンあるいは窒化チタンとして残る。このため、ゲート電極７に求められる抵抗値に応じたチタンシリサイド層７ｂがゲート電極７において形成されるようにチタン層１５の厚さを決定すればよい。このとき、図１（ｂ）および（ｃ）に示すように、熱処理後のゲート電極７におけるチタンシリサイド層７ｂの厚さＬ1とオーミック電極９における反応層９ａの厚さＬ4との比は、概ね４：１となり、つねに、オーミック電極９における反応層９ａの厚さのほうが、ゲート電極７のチタンシリサイド層７ｂの厚さよりも小さくなる。
チタンシリサイド層７ｂおよび反応層９ａの好ましい厚さは、半導体装置の用途によって定まる半導体装置の最大動作周波数や動作電流に依存する。たとえば、図１（ｂ）に示すようにポリシリコン層７ａの厚さＬ2は、２００ｎｍ〜１０００ｎｍであり、チタンシリサイド層７ｂの厚さＬ1は、１５０ｎｍ〜９００ｎｍである。窒化チタン層７ｃの厚さＬ3は１０ｎｍ〜５０ｎｍである。ゲート電極７の抵抗を下げるためには、ポリシリコン層７ａの厚さＬ2はチタンシリサイド層７ｂの厚さＬ1よりも小さいことが好ましい。また、図１（ｃ）に示すように反応層９ａの厚さＬ4は、３０ｎｍ〜２５０ｎｍであり、窒化チタン層９ｂの厚さＬ5は、５０ｎｍ〜３００ｎｍである。
次に、炭化珪素基板上にチタン膜を形成し、種々の温度で熱処理することによって得られたオーミック電極について深さ方向の組成を分析した結果を示す。
分析のための試料は、炭化珪素基板上に厚さ１５０ｎｍのチタン層を形成し、窒素雰囲気下において、９００℃、９５０℃、１００℃および１０５０℃で２分間熱処理を行い、熱処理後、生成したオーミック電極の表面に厚さ１００ｎｍのアルミニウムからなるカバー膜を形成することによって用意した。これらの試料をオージェ電子分光分析法（ＡＥＳ）によって深さ方向に分析した。図７から図１０は、９００℃、９５０℃、１００℃および１０５０℃で熱処理した試料の分析結果を示す図である。これらの図において、Ａｌ、Ｓｉ、Ｃ、Ｏ１、Ｓｉ、Ｃ、で示す曲線は、それぞれの元素の分布を示している。また、Ｔｉ+Ｎで示す曲線は、窒素と結合したチタンの分布を示し、Ｔｉは窒素以外の元素と結合したチタンの分布を示している。各元素の検出感度が異なるため、強度は各元素の存在比を正確には表していない。
これらの図に示すように、いずれの試料においても、オーミック電極とアルミニウム膜との界面には炭素はほとんど存在しておらず、熱処理を行っても、グラファイトは析出しないことがわかる。また、これらの試料では、アルミニウム層との界面からＳｉＯ2スパッタレート換算で、約２００ｎｍの深さまでは、窒化チタンが主要な成分になっており、オーミック電極の表面側には窒化チタン層が形成されていることが分かる。一方、炭化珪素基板との界面からアルミニウム膜側の約２００ｎｍまでの領域にはチタン、シリコンおよび炭素が存在し、これらの元素の合金からなる反応層が形成されていることが分かる。
オーミック電極中、炭化珪素基板側ほど炭素の濃度は高く、アルミニウム膜との界面側、つまり、オーミック電極の表面側ほど炭素濃度が低くなっている。図７から図１０に示す分析結果について、チタンシリサイドや炭化珪素等の検量用試料を用いて、各元素とチタンとの結合状態をピーク分離して検出感度を補正することによって、オーミック電極の各元素の組成比を求めたところ、いずれの試料においても、オーミック電極のアルミニウム膜と接する最表面における炭素濃度は５ａｔｏｍ％以下であることが分かった。
熱処理温度が高くなるにつれて、炭化珪素基板との界面近傍の炭素の濃度が少し高くなり、シリコンがわずかに窒化チタン層へ拡散する傾向がみられる。しかし、チタン、シリコンおよび炭素の分布はほとんど変わっていない。このため、チタン、シリコンおよび炭素の合金からなる反応層は熱的に安定であり、反応層から炭素が遊離し、グラフィイトがオーミック電極の表面に析出することはないと考えられる。
熱処理温度が１０００℃および１０５０℃の試料を、４６０℃で３０分間熱処理し、同様に、オージェ電子分光分析法によって深さ方向に分析したところ、ほとんど各元素の分布は変化していないことが分かった。
これらの結果から、本発明の半導体装置を長期間動作させても、グラファイトがオーミック電極の表面に析出することが抑制され、コンタクト抵抗の上昇や、オーミック電極とパッド用電極との接合強度の低下は生じないと考えられる。したがって、本発明の半導体装置におけるオーミック電極は、信頼性にも優れると言える。
このように本発明の半導体装置によれば、オーミック電極は、チタン、シリコンおよび炭素の合金を含み、ゲート電極は、チタンシリサイドを含む。このため、オーミック電極においては、合金を形成することによってオーミック接触形成時にグラファイトが析出することを防止でき、コンタクト抵抗が増大したり、オーミック電極とパッド用電極との密着性や信頼性が劣化するのを防止できる。また、ゲート電極においては、チタンシリサイドの形成によってゲート電極の抵抗を低くすることができる。したがって、半導体装置の特性を向上させることができる。特に、ゲート抵抗を低減することによるスイッチングの遅延を防止することができる。また、ゲート電極およびオーミック電極は同一工程において形成することが可能であり、これにより、製造コストの低減、製造に要する時間の短縮、歩留まりの向上などを達成することもできる。
以下、本発明による半導体装置の製造方法の一例を説明する。図１１（ａ）〜（ｉ）は、半導体装置の製造途中の構造を示す断面図である。
まず、図１１（ａ）に示すように、４Ｈ−ＳｉＣの（０００１）面から８度のオフ角を持つ炭化珪素基板１を用意する。炭化珪素基板１にはｎ型の不純物が１×１０18ｃｍ-3程度ドープされている。熱ＣＶＤ法等により、炭化珪素基板１の主面上に炭化珪素基板１よりも低濃度のｎ型不純物を含む高抵抗の炭化珪素層２をエピタキシャル成長させる。エピタキシャル成長は、たとえば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を用い、キャリアガスとして水素（Ｈ2）を、また、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いる。たとえば、１４００Ｖの耐圧を備えたＭＩＳＦＥＴを製造する場合には、炭化珪素層２の不純物濃度は１×１０15ｃｍ-3〜１×１０16ｃｍ-3であることが好ましく、厚さは１０μｍ以上であることが好ましい。
次に炭化珪素層２の一部に、ｐ型不純物（アルミニウム、ホウ素など）をイオン注入によりドープして、炭化珪素層２の表面から内部にｐウェル領域３を形成する。ｐウェル領域３の形成の際には、まず、注入マスクとなる厚さ３μｍ程度のシリコン酸化膜（図示せず）を炭化珪素層２の上面上に堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちｐウェル領域３を形成する部分のみに開口を設ける。注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってアルミニウムまたはボロンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜をふっ酸によって除去する。ｐウェル領域３のｐ型不純物の濃度は、通常約１×１０17ｃｍ-3〜１×１０18ｃｍ-3であり、ｐウェル領域３の深さはピンチオフしないように１μｍ前後とする。
次に、炭化珪素層２に、厚さ１μｍ程度のシリコン酸化膜を堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうち高濃度不純物領域４を形成する部分のみに開口を設け、マスク１６を形成する。炭化珪素層２の表面に露出するｐウェル領域３を正確に形成するために、マスク１６にサイドウォール１６ａを形成してもよい。マスク１６を用いて、ｐウェル領域３の表面部の一部に高濃度のｎ型不純物をイオン注入によってドープして、高濃度不純物領域４を形成する。このとき、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ったまま、窒素またはリンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜１６をふっ酸によって除去する。高濃度不純物領域４における不純物の濃度は１×１０19ｃｍ-3程度であり、後に形成するｐ＋コンタクト領域５の不純物濃度よりは低い。なお、高濃度不純物領域４における不純物濃度がｐ＋コンタクト領域５の不純物濃度と同程度の場合には、高濃度不純物領域４を形成するためのマスク１６がｐ+コンタクト領域５を覆っている必要がある。また、高濃度不純物領域４の深さは、ｐ+コンタクト領域５の深さよりは浅く、例えば３００ｎｍ程度である。
次に、図１１（ｂ）に示すように、マスク１７を用いて、ｐウェル領域３と後に形成されるオーミック電極とのコンタクトをとるために、ｐウェル領域３の表面部の一部にｐ型不純物をイオン注入によって高濃度でドープし、ｐ+コンタクト領域５を形成する。ｐ+コンタクト領域５の厚さは約３００ｎｍであり、不純物の濃度は約５×１０19ｃｍ-3以上である。イオン注入の方法は、ｐウェル領域３の形成と同じである。その後、マスク１７を除去する。
次に注入された不純物を活性化するために、アルゴンなどの不活性ガスの雰囲気中で、１７００℃、３０分の活性化アニールを施す。このとき、炭化珪素層２、ｐウェル領域３、ｐ+コンタクト領域５および高濃度不純物領域４の露出している表面には、高さ１０ｎｍ〜１００ｎｍ程度のマクロステップや、ヒロックと呼ばれる突起物が生じ、表面粗さが大きくなり、表面の平滑性が悪化する。
次に、図１１（ｃ）に示すように、たとえば熱ＣＶＤ法により、炭化珪素層２、ｐウェル領域３、高濃度不純物領域４及びｐ+コンタクト領域５の上にチャネル層６をエピタキシャル成長させる。チャネル層６の形成の際には、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いる。その後、チャネル層６のうち高濃度不純物領域４、ｐ+コンタクト領域５の上方に位置する部分を、たとえばＲＩＥなどによって除去して、コンタクトホールを設ける。このとき、ｐ+コンタクト領域５およびソース領域４の表面から例えば５０ｎｍ以上の深さまでオーバーエッチングする。
次に、図１１（ｄ）に示すように、チャネル層６、高濃度不純物領域４およびｐ+コンタクト領域５の露出している表面を熱酸化して、シリコン酸化膜からなるゲート絶縁層１４を形成する。たとえば、石英管中で炭化珪素基板１を保持し、酸素を流量２．５（ｌ／ｍｉｎ）で石英管中に導入し、石英管内の温度を１１８０℃に保って２．５時間、熱酸化することにより、厚み約７０ｎｍのゲート絶縁層１４を形成できる。
次に、減圧ＣＶＤ法により、厚さ５００ｎｍのポリシリコン膜を堆積し、例えば、ＲＩＥなどにより、ポリシリコン膜のうちコンタクトホール内及びその周囲に位置する部分を除去することにより、ゲート絶縁層１４上にポリシリコン層２０を形成する。ポリシリコン層２０は後にゲート電極となる。
図１１（ｅ）に示すように、その後、減圧ＣＶＤ法により、炭化珪素層２の表面およびポリシリコン層２０を覆う窒化シリコン（ＳｉＮ）からなる第１の層間絶縁層８を１００ｎｍ前後成長させる。通常のフォトリソグラフィー、ウェットエッチングにより、第１の層間絶縁層８のうち、コンタクトホール内及びその周囲に位置する部分およびポリシリコン層２０の上面に位置する部分を除去する。これにより、コンタクトホール内においては、高濃度不純物領域４の一部およびｐ+コンタクト領域５が露出する。
次に、図１１（ｆ）に示すように、チタン層１５を真空蒸着などによって、第１の層間絶縁層８上、および、第１の層間絶縁層８が除去されている領域（オーミック電極が形成される部分およびポリシリコン層２０の上面）に堆積する。チタン層１５の厚さは、後に形成されるオーミック電極９中のチタン、シリコンおよび炭素の合金層の厚さを１０ｎｍ以上にするため、５０ｎｍ以上であることが好ましい。
次に、図１１（ｇ）に示すように、第１の層間絶縁膜８上のチタン層１５を除去することにより、オーミック電極となる部分およびゲート電極となる部分以外のチタン層１５をＲＩＥなどのドライエッチングまたはウェットエッチングにより除去する。
次に、図１１（ｈ）に示すように、窒素、アルゴンなどの不活性ガス中で１分以上の熱処理を施す。この熱処理によって、チタン層８と炭化珪素２中のシリコンおよび炭素とが反応し、チタン層８とポリシリコン層２０の珪素とが反応する。熱処理温度は、チタンと炭化珪素とが反応層を形成し、かつ、層間膜材料として使用する窒化チタンや酸化シリコン等の材料の変質や変形を防止するため、８５０℃以上１０５０℃以下であることが好ましい。
熱処理の結果、図１（ｂ）に示すように、ポリシリコン層２０の大部分がシリサイド化し、低抵抗なゲート電極７が形成される。また、図１（ｃ）に示すように、高濃度不純物領域４とオーミック接触するオーミック電極９が形成される。前述したようにゲート電極７におけるチタンシリサイド層の厚さはオーミック電極におけるチタン、シリコンおよび炭素の合金からなる反応層よりも厚くなっている。
次に、図１１（ｉ）に示すように、オーミック電極９およびゲート電極７を覆う第２の層間絶縁層１０として厚さ１μｍ程度のシリコン酸化膜を堆積し、ＲＩＥ等により、第２の層間絶縁層１０を貫通してオーミック電極９に達するコンタクトホールを形成する。その後、厚さ３μｍ程度のアルミニウム膜を真空蒸着等で第２の層間絶縁層１０上およびコンタクトホール内に堆積し、通常のフォトリソグラフィー、エッチングによってパタ−ニングすることにより、オーミック電極９に電気的に接続されたパッド用電極１１を形成する。その後、ドレイン電極として機能するオーミック電極１２として、チタン、ニッケル、金、銀、白金等のいずれか１つまたは複数からなる積層膜を真空蒸着等で堆積し、オーミック電極１２を形成する。
以上の工程により、二重注入型ＭＩＳＦＥＴが完成する。作製したＭＩＳＦＥＴの特性は以下の通りであった。
チャネル移動度：３０ｃｍ2／Ｖｓｅｃ以上（ＶＤＳ＝１Ｖ）
オフ耐圧：１４００Ｖ
オン抵抗：１０ｍΩ・ｃｍ2以下
オーミック電極（ソース）のコンタクト抵抗：５×１０-5Ωｃｍ2
ゲート電極の抵抗：８Ω／□
測定条件： ゲート電圧２０Ｖ、ドレイン電圧１Ｖ
このように、チタン、シリコンおよび炭素の合金からなる反応層を含むオーミック電極を形成することにより、オーミック接触形成時のグラファイトの析出を防止し、これにより、１０-5Ωｃｍ2台のコンタクト抵抗を実現し、オン抵抗を改善することができた。また、チタンシリサイド層を含むゲート電極を形成することにより、ゲート抵抗を低減することができ、ゲート遅延を改善することができた。
なお、上記実施形態ではチタン層１５のパターニングを行い、オーミック電極９とゲート電極７となる部分に選択的にチタン層１５を形成しているが、熱処理により生成したチタン、シリコンおよび炭素の合金およびチタンシリサイドとチタンとの反応性の差異を利用することにより、このパターニング工程を省略してもよい。
次に、図１２（ａ）〜（ｉ）を参照しながら、チタン層１５のパターニングを行わないで、オーミック電極９とゲート電極７を形成する工程を含む半導体装置の製造方法を説明する。
まず、図１１（ａ）〜（ｆ）を参照して説明した工程と同様の工程を用いて、図１２（ａ）〜（ｆ）に示す構造を作製し、図１２（ｆ）に示す構造を得る。以上の工程により、図１２（ｆ）に示すように、第１の層間絶縁層８および第１の層間絶縁層８が除去されているオーミック電極が形成される部分およびポリシリコン層２０の上面にチタン層１５が堆積されたものが得られる。
図１２（ｇ）に示すように、窒素、アルゴンなどの不活性ガス中で８５０℃、１分以上の熱処理を施す。この熱処理によって、第１の層間絶縁層８が除去されているオーミック電極が形成される部分およびポリシリコン層２０の上面において、チタン層１５と高濃度不純物領域４の炭化珪素およびポリシリコン層２０とが選択的に反応し、チタン、シリコンおよび炭素の合金層が生成する。この時、第１の層間絶縁層８を構成している酸化シリコン中のシリコンは酸素と強く結合しているため、第１の層間絶縁層８のシリコンとチタン層１５とは実質的にほとんど反応しない。
熱処理により、図１（ｂ）に示すように、ポリシリコン層２０の大部分がシリサイド化し、低抵抗なゲート電極７が形成される。また、図１（ｃ）に示すように、高濃度不純物領域４とオーミック接触するオーミック電極９が形成される。前述したようにゲート電極７におけるチタンシリサイド層の厚さはオーミック電極における反応層よりも厚くなっている。一方、第１の層間絶縁層８上では、チタン層１５がそのまま残っている。
次に、図１２（ｈ）に示すように、第１の層間絶縁膜８の上のシリサイドを形成せずそのまま残っているチタン層１５を過酸化水素水が含まれるリン酸系エッチング液を用いて、ウェットエッチングにより、選択的に除去する。これにより、不用なチタン層１５が除去され、ゲート電極７とオーミック電極９とが形成される。
以下、図１１（ｉ）を参照して説明した工程と同様の工程を用いて、ＭＩＳＦＥＴの構造を完成させる（図１２（ｉ））。
このように図１２（ａ）〜（ｉ）の製造方法によれば、チタン層１５をパターニングする必要がないため、半導体装置の製造工程の数を減らし、製造コストの低減や製造に要する時間の短縮を図ることができる。
なお本実施形態ではゲート絶縁層は熱酸化膜であったが、他の方法により形成されたゲート絶縁層を用いてもよい。たとえば、ＣＶＤ等によって堆積されたシリコン酸化膜をゲート絶縁層に用いてもよい。あるいは、ゲート絶縁層は熱酸化膜と堆積膜との積層構造を有していてもよい。また、ゲート絶縁層がシリコン酸化膜である必要はなく、窒化シリコン膜、シリコン酸窒化膜や酸化タンタル膜、酸化ハフニウム膜などの金属酸化物膜でもよい。
また、本実施形態では、エピタキシャル成長によるチャネル層を備えているが、上述の説明から明らかなように、本発明の効果はチャネル領域の位置や構造に依存しない。このため、種々のチャネル構造と上述したオーミック電極およびゲート電極とを組み合わせた半導体装置として本発明を実現してもよい。たとえば、図１（ｂ）に示すチャネル層６の替わりに、ゲート電極７に印加する電圧によって、ｐウェル領域３の炭化珪素層２の表面部分に形成される反転層をチャネル領域として用いるＭＩＳＦＥＴにも本発明は好適に用いることができる。
また、上記実施形態では、ｎ型オーミック電極にチタン、シリコンおよび炭素の合金層を備えたオーミック電極を採用しているが、チタンシリサイド層を備えたオーミック電極をｐ型オーミック電極に用いてもグラファイトの析出を防止することができるという効果を得ることができる。上記実施形態において、炭化珪素基板や各半導体層、半導体領域の導電型を入れ替えた半導体装置にも本発明は好適に用いることができる。
本発明は、炭化珪素半導体装置に好適に用いられ、特に、パワーデバイス用の炭化珪素半導体装置に好適に用いられる。
本発明は、炭化珪素半導体基板を有する半導体装置に関し、特に、オーミック電極およびゲート電極が設けられた炭化珪素半導体基板を備えた半導体装置およびその製造方法に関する。
パワーエレクトロニクス用のデバイスとして、シリコン（Ｓｉ）半導体を用いたパワーデバイスが従来用いられている。パワーエレクトロニクス用のデバイスは、より高周波かつ大電流で動作することが求められており、さまざまな研究開発により、シリコンパワーデバイスの性能の向上が図られてきた。
しかし、近年、シリコンパワーデバイスの性能は理論的な限界に近づきつつある。また、パワーデバイスは高温や放射線等の悪環境下における動作が求められる場合があるが、シリコン半導体はこのような悪環境下には適していないこともある。このため、シリコンに替わる半導体を用いたデバイスの研究がなされている。
種々の半導体のなかで、炭化珪素（ＳｉＣ）半導体は、広い禁制帯幅（４Ｈ型の場合、３．２６ｅＶ）を持ち、高温での電気伝導制御や耐放射線性に優れる。また、炭化珪素半導体は、シリコンより約１桁高い絶縁破壊電界およびシリコンの約２倍の電子の飽和ドリフト速度を有しているため、高耐圧に優れ、高周波大電力制御を可能とする。これらの半導体としての物性から、炭化珪素はより高周波かつ大電流で動作するパワーデバイス用の半導体材料として期待されている。
炭化珪素を用いてＭＩＳＦＥＴ等の素子を形成する場合、ｎ型炭化珪素へのオーム性電極材料として、ニッケル（Ｎｉ）が広く用いられる。しかしながら、真空蒸着等でニッケルをｎ型炭化珪素上に堆積しただけでは、金属と半導体の界面にショットキー障壁が形成されるため、ニッケル−ｎ型炭化珪素界面は整流性を示し、オーム性を示さない。通常、ニッケルを堆積した後、高温で熱処理を行い、ニッケルの炭化珪素中への拡散と炭化珪素中のシリコンのニッケル中への拡散を促すことによって、はじめてオーム性電極を得ることができる。ｎ型炭化珪素半導体上に形成されたニッケルからなるオーム性電極を備えた半導体装置は例えば特許文献１や特許文献２に開示されている。
特開平７−９９１６９号公報 特開２００３−２４３３２３号公報
図１３はオーミック電極を有する従来の炭化珪素半導体装置の構造の一部を模式的に示している。図１３に示すように、従来の炭化珪素半導体装置は、ｎ型不純物を含む低抵抗の炭化珪素基板１０１と、炭化珪素基板の主面上に設けられ、不純物がドープされた高抵抗炭化珪素層１０２とを備えている。高抵抗炭化珪素層１０２の表面部の一部にはｎ型不純物がドープされた高濃度不純物領域１０４が形成されており、高濃度不純物領域１０４上には、ニッケルシリサイドからなるオーミック電極１０９が形成されている。オーミック電極１０９の表面には層間絶縁膜１１０が設けられており、層間絶縁膜１１０上にはパッド用電極１１１が設けられている。パッド用電極１１１は、層間絶縁膜１１０に設けられたコンタクトホールによってオーミック電極１０９と接触している。
高濃度不純物領域１０４上にオーミック電極１０９を形成するためには、上述したように炭化珪素からなる高濃度不純物領域１０４上にニッケル層を形成し、約１０００℃で熱処理を行う必要がある。熱処理により、Ｎｉと炭化珪素中のＳｉとは相互に拡散し、ニッケルシリサイドからなるオーミック電極１０９を形成する。
しかし、このとき、炭化珪素中の炭素はオーミック電極１０９の表面に拡散してグラファイトとして析出し、グラファイト析出層１１３が形成されてしまう。このグラファイトにより、オーミック電極１０９のコンタクト抵抗（ρc）が増大したり、オーミック電極１０９とパッド用電極１１１との密着性や信頼性が劣化するという課題がある。
また、炭化珪素半導体装置は、上述したように高周波かつ大電流で動作する高性能なパワーデバイスとなることが期待されている。しかし、炭化珪素半導体を用いた従来のＭＩＳＦＥＴを高周波（約１００ｋＨｚ）で動作させると、ゲート容量およびゲート抵抗に起因する遅延が増大し、スイッチング特性が劣化するという課題がある。
遅延を低減するためには、ゲート容量およびゲート抵抗を低減することが有効である。ゲート容量の大部分は、ゲート絶縁膜による容量で占められるため、ゲート絶縁膜を厚くすることによりゲート容量を低減することが考えられる。しかし、この場合、ＭＩＳＦＥＴの駆動能力が低下してしまう。このため、高性能な炭化珪素半導体装置を実現するためには、ゲート抵抗を低減することが重要である。
本発明は、上記従来技術の上述した種々の課題の少なくとも１つを解決し、優れた特性を有する半導体装置を実現することを目的とする。
本発明の半導体装置は、炭化珪素層を有する炭化珪素半導体基板と、前記炭化珪素層に設けられた高濃度不純物領域と、前記高濃度不純物領域に電気的に接続されたオーミック電極と、前記高濃度不純物領域に電気的に接続されたチャネル領域と、前記チャネル領域の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上に設けられたゲート電極とを備え、前記オーミック電極は、チタン、シリコンおよび炭素の合金を含み、前記ゲート電極はチタンシリサイドを含む。
ある好ましい実施形態において、前記高濃度不純物領域はｎ型の不純物が高濃度にドープされている。
ある好ましい実施形態において、前記オーミック電極は、前記チタン、シリコンおよび炭素の合金からなる反応層を含み、前記ゲート電極は、チタンシリサイド層をそれぞれ含む。
ある好ましい実施形態において、前記オーミック電極の反応層と前記ゲート電極のチタンシリサイド層とは互いに異なる厚さを有する。
ある好ましい実施形態において、前記オーミック電極の反応層の厚さは、前記ゲート電極のチタンシリサイド層の厚さよりも小さい。
ある好ましい実施形態において、前記オーミック電極は窒化チタン層をさらに含む。
ある好ましい実施形態において、前記オーミック電極における前記窒化チタン層の厚さは前記反応層の厚さよりも大きい。
ある好ましい実施形態において、前記オーミック電極の前記反応層は前記高濃度不純物領域と接している。
ある好ましい実施形態において、前記ゲート電極はポリシリコン層をさらに含む。
ある好ましい実施形態において、前記ゲート電極における前記ポリシリコン層の厚さは前記チタンシリサイド層の厚さよりも小さい。
ある好ましい実施形態において、前記ゲート電極の前記ポリシリコン層は前記ゲート絶縁層と接している。
ある好ましい実施形態において、前記オーミック電極における前記炭素の濃度は、前記高濃度不純物領域側において高く、前記オーミック電極の表面側において低い。
ある好ましい実施形態において、前記炭素の濃度は、前記オーミック電極の表面に最も近い側において５ａｔｏｍ％以下である。
ある好ましい実施形態において、半導体装置は、前記高濃度不純物領域に接するように前記炭化珪素層の表面の一部に設けられたチャネル層をさらに備え、前記チャネル領域は前記チャネル層内に位置している。
ある好ましい実施形態において、前記炭化珪素層は、ｐ型不純物がドープされ、前記高濃度不純物領域を包囲するように設けられたウェル領域を含み、前記チャネル領域は、前記炭化珪素層の表面の一部に接するように前記ウェル領域内の表面部分において、前記高濃度不純物領域と、前記ウェル領域が形成されていない前記炭化珪素層とを接続するように位置している。
ある好ましい実施形態において、半導体装置は、前記半導体基板の前記炭化珪素層と反対側の面に設けられた他のオーミック電極をさらに備え、縦型構造を備える。
本発明の半導体装置の製造方法は、高濃度不純物領域が設けられた炭化珪素層およびチャネル領域を含む半導体領域を覆うゲート絶縁層を有する炭化珪素半導体基板を用意する工程（ａ）と、前記ゲート絶縁層上にポリシリコン層を形成する工程（ｂ）と、前記高濃度不純物領域上および前記ポリシリコン層上にそれぞれチタン層を形成する工程（ｃ）と、前記チタン層を熱処理することにより、前記ポリシリコン層のシリコン、ならびに前記高濃度不純物領域中のシリコンおよび炭素と前記チタン層とを反応させ、チタン、シリコンおよび炭素の合金を含むオーミック電極を前記高濃度不純物領域上に形成し、チタンシリサイドを含むゲート電極を前記ゲート絶縁層上に形成する工程（ｄ）とを包含する。
ある好ましい実施形態において、前記工程（ｄ）における熱処理を８５０℃以上１０５０℃以下の温度で行う。
ある好ましい実施形態において、前記工程（ｄ）の熱処理を窒素ガスまたはアルゴンガスを含む雰囲気中で行う。
ある好ましい実施形態において、前記工程（ｃ）は、前記高濃度不純物領域および前記ポリシリコン層を覆うように前記炭化珪素層の表面全体にチタン層を形成する工程（ｃ１）と、前記高濃度不純物領域上および前記ポリシリコン層上にのみ前記チタン層が設けられるように、不用な部分を除去することによって、前記チタン層をパターニングする工程（ｃ２）とを含む。
ある好ましい実施形態において、前記工程（ｃ２）は、不用な部分の除去をウェットエッチングによって行う。
ある好ましい実施形態において、前記工程（ｃ２）は、不用な部分の除去をドライエッチングによって行う。
ある好ましい実施形態において、前記工程（ｃ）は、前記絶縁膜、露出した前記高濃度不純物領域および前記ポリシリコン層を覆うように、前記チタン層を形成する工程（ｃ１）とを含み、前記工程（ｄ）は、前記チタン層を熱処理することにより、前記ポリシリコン層中のシリコン、ならびに、前記高濃度不純物領域中のシリコンおよび炭素と前記チタン層の一部とを反応させ、チタンシリサイド、ならびに、チタン、シリコンおよび炭素の合金を形成する工程（ｄ１）と、前記チタン層のうち、反応しなかった部分を除去することにより、前記チタンシリサイドを含むゲート電極を前記ゲート絶縁層上に形成し、前記合金を含むオーミック電極を前記高濃度不純物領域上に形成する工程（ｄ２）とを含む。
ある好ましい実施形態において、前記工程（ｄ２）は、前記チタン層のうち、反応しなかった部分をウェットエッチングにより除去する。
本発明の半導体装置によれば、オーミック電極はチタン、シリコンおよび炭素の合金を含み、ゲート電極はチタンシリサイドを含む。このため、オーミック電極においては、オーミック接触形成時にグラファイトが析出することを防止でき、コンタクト抵抗が増大したり、オーミック電極とパッド用電極との密着性や信頼性が劣化するのを防止できる。また、ゲート電極においては、チタンシリサイドの形成によってゲート電極の抵抗を低くすることができる。したがって、半導体装置の特性を向上させることができる。また、ゲート電極およびオーミック電極は同一工程において形成することが可能であり、これにより、製造コストの低減、製造に要する時間の短縮、歩留まりの向上などを達成することもできる。
以下本発明による半導体装置の実施形態を説明する。本発明は、グラファイトの析出がないオーミック電極、および、抵抗の低いゲート電極を備えた炭化珪素半導体装置を実現し、ＭＩＳＦＥＴやＭＯＳＦＥＴなど絶縁ゲート型のトランジスタに好適に用いることができる。以下の実施形態では、縦型の二重注入ＭＩＳＦＥＴを例として本発明の実施形態を説明する。
図１（ａ）は、本発明による半導体装置の一実施形態を示す模式的断面図である。まず、この半導体装置の構造を概略的に説明する。
図１（ａ）に示す半導体装置は、炭化珪素層２を有する炭化珪素半導体基板１を備える。炭化珪素半導体基板１は、たとえば、４Ｈ−ＳｉＣの（０００１）面から８度のオフ角を持つオフ基板である。炭化珪素半導体基板１は、窒素、リン、砒素などのｎ型不純物が、たとえば、１×１０18ｃｍ-3以上の濃度でドープされており、低抵抗である。炭化珪素層２は、炭化珪素半導体基板１上にエピタキシャル成長によって設けられている。半導体装置が、たとえば、１４００Ｖの耐圧を有するＭＩＳＦＥＴである場合には、炭化珪素層２は、窒素などのｎ型不純物が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度にドープされ、高抵抗であることが好ましい。
炭化珪素層２には、炭化珪素層２の表面から内部に向かってｐウェル領域３が設けられ、さらに、ｐウェル領域３内に、高濃度不純物領域４が炭化珪素層２の表面から内部にかけて形成されている。これにより高濃度不純物領域４は残ったｐウェル領域３に包囲される。高濃度不純物領域４は、ｎ型不純物が高濃度でドープされており、ソース領域として機能する。また、高濃度不純物領域４内に、ｐ+コンタクト領域５が炭化珪素層２の表面から内部に向かい、ｐウェル領域３に達するように設けられている。たとえば、ｐウェル領域３、高濃度不純物領域４およびｐ+コンタクト領域５の不純物濃度は、それぞれ、１×１０16ｃｍ-3〜１×１０18ｃｍ-3、約１×１０19ｃｍ-3、約５×１０19ｃｍ-3である。高濃度不純物領域４上にはオーミック電極９が設けられている。以下において説明するように、オーミック電極９はオーミック接触により高濃度不純物領域４と電気的に接続しており、チタン、シリコンおよび炭素の合金を含む。
ｐウェル領域３が設けられていない炭化珪素層２の表面、炭化珪素層２の表面において露出したｐウェル領域３の一部および高濃度不純物領域４の一部を覆うようにチャネル層６が設けられている。チャネル層６は多重δドープ層を含み、エピタキシャル成長により形成されている。多重δドープ層は、急峻な濃度勾配を示す高濃度ドープ層（δドープ層）と低濃度ドープ層（アンドープ層）とが交互に複数積層された構造を備える。チャネル層６の上にゲート絶縁層１４が設けられ、ゲート絶縁層１４上にゲート電極７が設けられている。以下において説明するようにゲート電極７はチタンシリサイドを含む。第１の層間絶縁膜８はゲート電極７およびオーミック電極９を除く炭化珪素層２の表面を覆っており、第１の層間絶縁膜８を覆うように第２の層間絶縁膜１０が設けられている。
第２の層間絶縁膜１０上にはパッド用電極１１が設けられている。パッド用電極１１は第２の層間絶縁膜に設けられたコンタクトホールを介してオーミック電極９に電気的に接続している。コンタクトホールのサイズが大きい場合には、パッド用電極１１は、コンタクトホール内では、オーミック電極９上およびコンタクトホールの側面に設けられ、孔１１ｈが生じている。コンタクトホールのサイズが小さい場合には、孔１１ｈの上部は塞がっていてもよい。
炭化珪素半導体基板１の炭化珪素層２が設けられていない主面にはドレイン電極として機能する他のオーミック電極１２が設けられている。オーミック電極１２は複数の層によって形成されていてもよい。
以上の構造を有する半導体装置は、ゲート電極７に印加する電圧を変化させることにより、チャネル層６内に形成されるチャネル領域を通過する電流を制御することができる。これにより、オーミック電極１２、炭化珪素半導体基板１、炭化珪素層２、チャネル層６、高濃度不純物領域４およびオーミック電極９によって形成される経路を流れる電流を調節することができる。
次に、ゲート電極７およびオーミック電極９の構造を詳細に説明する。図１（ｂ）は、ゲート電極７近傍の構造を拡大して示す断面図である。図１（ｂ）に示すように、ゲート電極７は、ポリシリコン層７ａ、チタンシリサイド層７ｂおよび窒化チタン層７ｃを含む。ポリシリコン層７ａは、主として不純物がドープされたポリシリコンからなり、チタンシリサイド層７ｂは主としてチタンシリサイド（ＴｉＳｉ2）からなる。チタンシリサイドには不純物も含まれている。ポリシリコン層７ａはゲート絶縁層１４に接している。ここで「主として」とはもっとも多い構成成分であることを意味する。
図１（ｃ）は、オーミック電極９近傍の構造を拡大して示す断面図である。図１（ｃ）に示すように、オーミック電極９は、反応層９ａおよび窒化チタン層９ｂを含む。反応層９ａは、主としてチタン、シリコンおよび炭素の合金からなり、窒化チタン層９ｂは主として窒化チタンからなる。窒化チタン層９ｂ上にはパッド用電極１１が位置しており、窒化チタン層９ｂとパッド用電極１１との間にはグラファイトは析出していない。また、反応層９ａは高濃度不純物領域４およびｐ+コンタクト領域９に接している。
ゲート電極７およびオーミック電極９はそれぞれチタンシリサイド層７ｂおよび反応層９ａを含んでいる。これら層は、いずれもシリコンを含んでいる。しかし、ゲート電極７のチタンシリサイド層７ｂのシリコンは、ゲート電極７用に形成したポリシリコンに由来するのに対して、オーミック電極９の反応層９ａのシリコンは高濃度不純物領域４を構成する炭化珪素のシリコンに由来する。
図２（ａ）から図２（ｄ）は、ゲート電極７およびオーミック電極９の形成工程を示す断面図である。これらの図において、図２（ａ）および図２（ｃ）は、ゲート電極７の形成工程に関しており、図２（ｂ）および図２（ｄ）はオーミック電極９の形成工程に関している。これらゲート電極７およびオーミック電極９は好ましくは同じ熱処理工程において形成される。まず、図２（ａ）に示すように、ゲート電極を形成するために、パターニングされたポリシリコン層２０上にチタン層１５を形成する。また、図２（ｂ）に示すように、オーミック電極を形成するために、高濃度不純物領域４上にチタン層１５を形成する。これらのチタン層１５は、別々に形成することもできるが、同一工程によって形成されたチタン膜を利用することによって、製造工程数を減らし、製造コストを低減することができる。
熱処理を行うと、チタン層１５とポリシリコン層２０との界面において、チタンおよびシリコンが相互に拡散し、チタンシリサイドが形成される。また、チタン層１５と高濃度不純物領域４との界面において、チタンと、シリコンおよび炭素とが相互に拡散し、チタン、シリコンおよび炭素の合金が形成される。また、窒素雰囲気下で熱処理する場合、チタン層１５の表面は窒化される。これにより、図２（ｃ）に示すように、ポリシリコン層７ａ、チタンシリサイド層７ｂおよび窒化チタン層７ｃからなるゲート電極７が形成される。また、図２（ｄ）に示すように、反応層９ａおよび窒化チタン層９ｂからなるオーミック電極９が形成される。
図３は、シリコン基板上にチタンを堆積し、高温で熱処理した場合に生成するチタンシリサイド層の厚さの温度依存性を示すグラフである。熱処理は、チタンおよびシリコンが酸化しないよう、不活性雰囲気下で行うことが好ましい。不活性ガスとして窒素を選択する場合、チタンは窒素と反応し、窒化チタンを形成する。図３に示すように、チタンと窒素との反応は比較的低温でも進行する。このため、熱処理温度が６５０℃程度であれば、チタン層１５のうち１／２程度が窒化チタンになり、１／２がチタンシリサイドになっている。熱処理温度を高くすると、より多くの窒化チタンのチタンがシリコンと反応し、チタンシリサイドとなる。このため、温度が上昇するにつれて窒化チタンは薄くなり、チタンシリサイドが厚くなる。図３から明らかなように、熱処理温度が約７５０℃以上であれば、チタンシリサイドの形成はほぼ完了し、熱処理温度を７５０℃以上にしても、生成するチタンシリサイドはほとんど増加しない。８５０℃以上ではチタンシリサイド層の厚さほぼ一定である。
図４は、炭化珪素上にチタン層を堆積し、高温で熱処理した場合に生成する、チタン、シリコンおよび炭素の合金からなる反応層の厚さの温度依存性を示すグラフである。ゲート電極と同様、窒素雰囲気下で熱処理を行うと、チタン層のチタンは窒素と反応し、窒化チタンを形成する。しかし、炭化珪素は比較的高温でも安定な化合物であるため、８００℃程度まで炭化珪素中のシリコンおよび炭素とチタンとは反応しない。８００℃を超える温度で熱処理を行うと、炭化珪素中のシリコンおよび炭素とチタンとが反応し、チタン、シリコンおよび炭素の合金からなる反応層が生成し始める。熱処理温度が８００℃から１０００℃ぐらいの範囲では、熱処理温度が高くなるにつれて生成する反応層も厚くなる。熱処理温度が１０００℃である場合、およそ１／３が反応層となり、２／３が窒化チタン層として残っている。
なお、図３及び図４の分析のための試料は、シリコン基板または炭化珪素基板上にチタン層を形成し、窒素雰囲気下において、各温度で熱処理を行い、熱処理によって形成された窒化チタン層をウェットエッチングにより除去し、用意した。これらの試料のシリコンと反応したチタン、ならびに、シリコンおよび炭素と反応したチタンからの特性Ｘ線を分析することにより、反応に寄与したチタン層の膜厚を検量し、形成したチタン層と、チタンシリサイド層または反応層との膜厚比を算出した。
熱処理温度を１０５０℃にしても、炭化珪素上に堆積したチタンの全体はチタン、シリコンおよび炭素の合金層とはならない。しかし、半導体と金属との接触がショットキー性を有するかオーミック性を有するかは、主として界面の特性に依存するため、形成する合金層が厚くなくても良好なオーミック性の接合を得ることが可能である。
図４には図示できないが、熱処理温度を高めてもチタン、シリコンおよび炭素の合金の形成に伴うグラファイトの析出は生じない。これは、チタンと炭化珪素との組み合わせでは、チタン、シリコンおよび炭素の安定な合金が形成可能であり、グラファイトとして炭素が遊離することが防止されるからであると考えられる。これが従来のニッケルを用いたオーミック電極と大きく異なる点である。ニッケルは、炭素と安定な化合物を形成しないため、シリサイドの形成により生じた炭素はニッケルと化合物を形成することなく遊離し、これによりグラファイトの析出が生じるものと考えられる。
図５は、ｎ型炭化珪素基板上（不純物濃度：約５×１０19ｃｍ-3）にチタンを１５０ｎｍ堆積後、窒素雰囲気中で７５０℃、８５０℃および９５０℃で１分間、熱処理した場合のチタン／炭化珪素コンタクトの電流電圧特性である。図５に示すように、７５０℃で処理したものではチタン−炭化珪素界面の反応が不十分であるため、オーム性電極が得られてない。これに対し、８５０℃で処理したものでは、ほぼオーム性の電流−電圧特性が得られている。また、コンタクト抵抗も約５×１０-5Ωｃｍ2であり、グラファイトの析出による抵抗の増大も生じていない。９５０℃で処理したものは、図５から明らかなように、電圧に対して電流がほぼ直線的に変化しており、優れたオーム性の電極が得られていることが分かる。コンタクト抵抗も約２×１０-5Ωｃｍ2であった。
図６は、リン（Ｐ）がドープされたポリシリコン上にチタンを１００ｎｍしたものを窒素雰囲気中、９５０℃で１分間、熱処理した場合のシート抵抗を、チタンを形成しない場合を基準として示している。熱処理により、堆積したＴｉの大部分がシリコンと反応して、シリサイドが形成されることにより、ポリシリコンのみの場合に比べ、シート抵抗が約１／１０に低減している。
これらのことから、炭化珪素上にチタン層を形成し、熱処理することによって、炭化珪素とチタン層との界面にチタン、シリコンおよび炭素の合金からなる反応層が形成され、低抵抗であり、かつ、グラファイトの析出がないオーミック電極を形成することができる。また、ポリシリコンにチタン層を形成し、熱処理することによって、ポリシリコンの大部分をシリサイド化し、低抵抗なゲート電極を形成することができる。
これら２つの電極は、同一の工程内において同時に形成する必要はない。しかし、同一の工程でオーミック電極およびゲート電極を形成すれば、半導体装置の製造工程数を減らし、製造コストの低減や製造に要する時間の短縮を図ることが可能となる。また、工程数を減らすことにより、歩留まりの向上も図ることができるなど、種々のメリットがある。
オーミック電極およびゲート電極を同一の工程内において形成するためには、シリサイド化のための熱処理温度を８５０℃以上で行うことが好ましい。８５０℃に満たない温度で熱処理を行う場合、ゲート電極においてシリサイド化は進行するが、オーミック電極におけるシリサイド化反応が十分ではない可能性がある。
熱処理温度は、高いほど、それぞれの電極におけるシリサイド化が促進されるため、好ましい。しかし、熱処理温度が１０５０℃を超える場合、層間膜として用いる窒化シリコンや酸化シリコンなどの材料の変質や変形を生じる可能性がある。したがって、ゲート電極およびオーミック電極を同時に形成する場合には、８５０℃以上１０５０℃以下の温度で熱処理を行うことが好ましい。より好ましくは、熱処理温度は、９００℃以上１０００℃以下である。
オーミック電極およびゲート電極を同時に形成する場合、図２（ａ）および（ｂ）を参照して説明したように、チタン層１５は、同一のチタン膜から形成することが好ましい。このため、オーミック電極９を形成する高濃度不純物領域４上およびゲート電極７を形成するポリシリコン層２０上において、熱処理前のチタン層１５の厚さを変えることは困難である。
しかし、ゲート電極７において、チタン層１５の大部分はポリシリコン層２０と反応してチタンシリサイド層７ｂとなるのに対し、オーミック電極９において生成する反応層９ａは薄く、チタン層１５の大部分はチタンあるいは窒化チタンとして残る。このため、ゲート電極７に求められる抵抗値に応じたチタンシリサイド層７ｂがゲート電極７において形成されるようにチタン層１５の厚さを決定すればよい。このとき、図１（ｂ）および（ｃ）に示すように、熱処理後のゲート電極７におけるチタンシリサイド層７ｂの厚さＬ1とオーミック電極９における反応層９ａの厚さＬ4との比は、概ね４：１となり、つねに、オーミック電極９における反応層９ａの厚さのほうが、ゲート電極７のチタンシリサイド層７ｂの厚さよりも小さくなる。
チタンシリサイド層７ｂおよび反応層９ａの好ましい厚さは、半導体装置の用途によって定まる半導体装置の最大動作周波数や動作電流に依存する。たとえば、図１（ｂ）に示すようにポリシリコン層７ａの厚さＬ2は、２００ｎｍ〜１０００ｎｍであり、チタンシリサイド層７ｂの厚さＬ1は、１５０ｎｍ〜９００ｎｍである。窒化チタン層７ｃの厚さＬ3は１０ｎｍ〜５０ｎｍである。ゲート電極７の抵抗を下げるためには、ポリシリコン層７ａの厚さＬ2はチタンシリサイド層７ｂの厚さＬ1よりも小さいことが好ましい。また、図１（ｃ）に示すように反応層９ａの厚さＬ4は、３０ｎｍ〜２５０ｎｍであり、窒化チタン層９ｂの厚さＬ5は、５０ｎｍ〜３００ｎｍである。
次に、炭化珪素基板上にチタン膜を形成し、種々の温度で熱処理することによって得られたオーミック電極について深さ方向の組成を分析した結果を示す。
分析のための試料は、炭化珪素基板上に厚さ１５０ｎｍのチタン層を形成し、窒素雰囲気下において、９００℃、９５０℃、１００℃および１０５０℃で２分間熱処理を行い、熱処理後、生成したオーミック電極の表面に厚さ１００ｎｍのアルミニウムからなるカバー膜を形成することによって用意した。これらの試料をオージェ電子分光分析法（ＡＥＳ）によって深さ方向に分析した。図７から図１０は、９００℃、９５０℃、１００℃および１０５０℃で熱処理した試料の分析結果を示す図である。これらの図において、Ａｌ、Ｓｉ、Ｃ、Ｏ１、Ｓｉ、Ｃ、で示す曲線は、それぞれの元素の分布を示している。また、Ｔｉ+Ｎで示す曲線は、窒素と結合したチタンの分布を示し、Ｔｉは窒素以外の元素と結合したチタンの分布を示している。各元素の検出感度が異なるため、強度は各元素の存在比を正確には表していない。
これらの図に示すように、いずれの試料においても、オーミック電極とアルミニウム膜との界面には炭素はほとんど存在しておらず、熱処理を行っても、グラファイトは析出しないことがわかる。また、これらの試料では、アルミニウム層との界面からＳｉＯ2スパッタレート換算で、約２００ｎｍの深さまでは、窒化チタンが主要な成分になっており、オーミック電極の表面側には窒化チタン層が形成されていることが分かる。一方、炭化珪素基板との界面からアルミニウム膜側の約２００ｎｍまでの領域にはチタン、シリコンおよび炭素が存在し、これらの元素の合金からなる反応層が形成されていることが分かる。
オーミック電極中、炭化珪素基板側ほど炭素の濃度は高く、アルミニウム膜との界面側、つまり、オーミック電極の表面側ほど炭素濃度が低くなっている。図７から図１０に示す分析結果について、チタンシリサイドや炭化珪素等の検量用試料を用いて、各元素とチタンとの結合状態をピーク分離して検出感度を補正することによって、オーミック電極の各元素の組成比を求めたところ、いずれの試料においても、オーミック電極のアルミニウム膜と接する最表面における炭素濃度は５ａｔｏｍ％以下であることが分かった。
熱処理温度が高くなるにつれて、炭化珪素基板との界面近傍の炭素の濃度が少し高くなり、シリコンがわずかに窒化チタン層へ拡散する傾向がみられる。しかし、チタン、シリコンおよび炭素の分布はほとんど変わっていない。このため、チタン、シリコンおよび炭素の合金からなる反応層は熱的に安定であり、反応層から炭素が遊離し、グラフィイトがオーミック電極の表面に析出することはないと考えられる。
熱処理温度が１０００℃および１０５０℃の試料を、４６０℃で３０分間熱処理し、同様に、オージェ電子分光分析法によって深さ方向に分析したところ、ほとんど各元素の分布は変化していないことが分かった。
これらの結果から、本発明の半導体装置を長期間動作させても、グラファイトがオーミック電極の表面に析出することが抑制され、コンタクト抵抗の上昇や、オーミック電極とパッド用電極との接合強度の低下は生じないと考えられる。したがって、本発明の半導体装置におけるオーミック電極は、信頼性にも優れると言える。
このように本発明の半導体装置によれば、オーミック電極は、チタン、シリコンおよび炭素の合金を含み、ゲート電極は、チタンシリサイドを含む。このため、オーミック電極においては、合金を形成することによってオーミック接触形成時にグラファイトが析出することを防止でき、コンタクト抵抗が増大したり、オーミック電極とパッド用電極との密着性や信頼性が劣化するのを防止できる。また、ゲート電極においては、チタンシリサイドの形成によってゲート電極の抵抗を低くすることができる。したがって、半導体装置の特性を向上させることができる。特に、ゲート抵抗を低減することによるスイッチングの遅延を防止することができる。また、ゲート電極およびオーミック電極は同一工程において形成することが可能であり、これにより、製造コストの低減、製造に要する時間の短縮、歩留まりの向上などを達成することもできる。
以下、本発明による半導体装置の製造方法の一例を説明する。図１１（ａ）〜（ｉ）は、半導体装置の製造途中の構造を示す断面図である。
まず、図１１（ａ）に示すように、４Ｈ−ＳｉＣの（０００１）面から８度のオフ角を持つ炭化珪素基板１を用意する。炭化珪素基板１にはｎ型の不純物が１×１０18ｃｍ-3程度ドープされている。熱ＣＶＤ法等により、炭化珪素基板１の主面上に炭化珪素基板１よりも低濃度のｎ型不純物を含む高抵抗の炭化珪素層２をエピタキシャル成長させる。エピタキシャル成長は、たとえば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を用い、キャリアガスとして水素（Ｈ2）を、また、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いる。たとえば、１４００Ｖの耐圧を備えたＭＩＳＦＥＴを製造する場合には、炭化珪素層２の不純物濃度は１×１０15ｃｍ-3〜１×１０16ｃｍ-3であることが好ましく、厚さは１０μｍ以上であることが好ましい。
次に炭化珪素層２の一部に、ｐ型不純物（アルミニウム、ホウ素など）をイオン注入によりドープして、炭化珪素層２の表面から内部にｐウェル領域３を形成する。ｐウェル領域３の形成の際には、まず、注入マスクとなる厚さ３μｍ程度のシリコン酸化膜（図示せず）を炭化珪素層２の上面上に堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちｐウェル領域３を形成する部分のみに開口を設ける。注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってアルミニウムまたはボロンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜をふっ酸によって除去する。ｐウェル領域３のｐ型不純物の濃度は、通常約１×１０17ｃｍ-3〜１×１０18ｃｍ-3であり、ｐウェル領域３の深さはピンチオフしないように１μｍ前後とする。
次に、炭化珪素層２に、厚さ１μｍ程度のシリコン酸化膜を堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうち高濃度不純物領域４を形成する部分のみに開口を設け、マスク１６を形成する。炭化珪素層２の表面に露出するｐウェル領域３を正確に形成するために、マスク１６にサイドウォール１６ａを形成してもよい。マスク１６を用いて、ｐウェル領域３の表面部の一部に高濃度のｎ型不純物をイオン注入によってドープして、高濃度不純物領域４を形成する。このとき、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ったまま、窒素またはリンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜１６をふっ酸によって除去する。高濃度不純物領域４における不純物の濃度は１×１０19ｃｍ-3程度であり、後に形成するｐ＋コンタクト領域５の不純物濃度よりは低い。なお、高濃度不純物領域４における不純物濃度がｐ＋コンタクト領域５の不純物濃度と同程度の場合には、高濃度不純物領域４を形成するためのマスク１６がｐ+コンタクト領域５を覆っている必要がある。また、高濃度不純物領域４の深さは、ｐ+コンタクト領域５の深さよりは浅く、例えば３００ｎｍ程度である。
次に、図１１（ｂ）に示すように、マスク１７を用いて、ｐウェル領域３と後に形成されるオーミック電極とのコンタクトをとるために、ｐウェル領域３の表面部の一部にｐ型不純物をイオン注入によって高濃度でドープし、ｐ+コンタクト領域５を形成する。ｐ+コンタクト領域５の厚さは約３００ｎｍであり、不純物の濃度は約５×１０19ｃｍ-3以上である。イオン注入の方法は、ｐウェル領域３の形成と同じである。その後、マスク１７を除去する。
次に注入された不純物を活性化するために、アルゴンなどの不活性ガスの雰囲気中で、１７００℃、３０分の活性化アニールを施す。このとき、炭化珪素層２、ｐウェル領域３、ｐ+コンタクト領域５および高濃度不純物領域４の露出している表面には、高さ１０ｎｍ〜１００ｎｍ程度のマクロステップや、ヒロックと呼ばれる突起物が生じ、表面粗さが大きくなり、表面の平滑性が悪化する。
次に、図１１（ｃ）に示すように、たとえば熱ＣＶＤ法により、炭化珪素層２、ｐウェル領域３、高濃度不純物領域４及びｐ+コンタクト領域５の上にチャネル層６をエピタキシャル成長させる。チャネル層６の形成の際には、例えば、原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）を、キャリアガスとして水素（Ｈ2）を、ドーパントガスとして窒素（Ｎ2）をそれぞれ用いる。その後、チャネル層６のうち高濃度不純物領域４、ｐ+コンタクト領域５の上方に位置する部分を、たとえばＲＩＥなどによって除去して、コンタクトホールを設ける。このとき、ｐ+コンタクト領域５およびソース領域４の表面から例えば５０ｎｍ以上の深さまでオーバーエッチングする。
次に、図１１（ｄ）に示すように、チャネル層６、高濃度不純物領域４およびｐ+コンタクト領域５の露出している表面を熱酸化して、シリコン酸化膜からなるゲート絶縁層１４を形成する。たとえば、石英管中で炭化珪素基板１を保持し、酸素を流量２．５（ｌ／ｍｉｎ）で石英管中に導入し、石英管内の温度を１１８０℃に保って２．５時間、熱酸化することにより、厚み約７０ｎｍのゲート絶縁層１４を形成できる。
次に、減圧ＣＶＤ法により、厚さ５００ｎｍのポリシリコン膜を堆積し、例えば、ＲＩＥなどにより、ポリシリコン膜のうちコンタクトホール内及びその周囲に位置する部分を除去することにより、ゲート絶縁層１４上にポリシリコン層２０を形成する。ポリシリコン層２０は後にゲート電極となる。
図１１（ｅ）に示すように、その後、減圧ＣＶＤ法により、炭化珪素層２の表面およびポリシリコン層２０を覆う窒化シリコン（ＳｉＮ）からなる第１の層間絶縁層８を１００ｎｍ前後成長させる。通常のフォトリソグラフィー、ウェットエッチングにより、第１の層間絶縁層８のうち、コンタクトホール内及びその周囲に位置する部分およびポリシリコン層２０の上面に位置する部分を除去する。これにより、コンタクトホール内においては、高濃度不純物領域４の一部およびｐ+コンタクト領域５が露出する。
次に、図１１（ｆ）に示すように、チタン層１５を真空蒸着などによって、第１の層間絶縁層８上、および、第１の層間絶縁層８が除去されている領域（オーミック電極が形成される部分およびポリシリコン層２０の上面）に堆積する。チタン層１５の厚さは、後に形成されるオーミック電極９中のチタン、シリコンおよび炭素の合金層の厚さを１０ｎｍ以上にするため、５０ｎｍ以上であることが好ましい。
次に、図１１（ｇ）に示すように、第１の層間絶縁膜８上のチタン層１５を除去することにより、オーミック電極となる部分およびゲート電極となる部分以外のチタン層１５をＲＩＥなどのドライエッチングまたはウェットエッチングにより除去する。
次に、図１１（ｈ）に示すように、窒素、アルゴンなどの不活性ガス中で１分以上の熱処理を施す。この熱処理によって、チタン層８と炭化珪素２中のシリコンおよび炭素とが反応し、チタン層８とポリシリコン層２０の珪素とが反応する。熱処理温度は、チタンと炭化珪素とが反応層を形成し、かつ、層間膜材料として使用する窒化チタンや酸化シリコン等の材料の変質や変形を防止するため、８５０℃以上１０５０℃以下であることが好ましい。
熱処理の結果、図１（ｂ）に示すように、ポリシリコン層２０の大部分がシリサイド化し、低抵抗なゲート電極７が形成される。また、図１（ｃ）に示すように、高濃度不純物領域４とオーミック接触するオーミック電極９が形成される。前述したようにゲート電極７におけるチタンシリサイド層の厚さはオーミック電極におけるチタン、シリコンおよび炭素の合金からなる反応層よりも厚くなっている。
次に、図１１（ｉ）に示すように、オーミック電極９およびゲート電極７を覆う第２の層間絶縁層１０として厚さ１μｍ程度のシリコン酸化膜を堆積し、ＲＩＥ等により、第２の層間絶縁層１０を貫通してオーミック電極９に達するコンタクトホールを形成する。その後、厚さ３μｍ程度のアルミニウム膜を真空蒸着等で第２の層間絶縁層１０上およびコンタクトホール内に堆積し、通常のフォトリソグラフィー、エッチングによってパタ−ニングすることにより、オーミック電極９に電気的に接続されたパッド用電極１１を形成する。その後、ドレイン電極として機能するオーミック電極１２として、チタン、ニッケル、金、銀、白金等のいずれか１つまたは複数からなる積層膜を真空蒸着等で堆積し、オーミック電極１２を形成する。
以上の工程により、二重注入型ＭＩＳＦＥＴが完成する。作製したＭＩＳＦＥＴの特性は以下の通りであった。
チャネル移動度：３０ｃｍ2／Ｖｓｅｃ以上（ＶＤＳ＝１Ｖ）
オフ耐圧：１４００Ｖ
オン抵抗：１０ｍΩ・ｃｍ2以下
オーミック電極（ソース）のコンタクト抵抗：５×１０-5Ωｃｍ2
ゲート電極の抵抗：８Ω／□
測定条件： ゲート電圧２０Ｖ、ドレイン電圧１Ｖ
このように、チタン、シリコンおよび炭素の合金からなる反応層を含むオーミック電極を形成することにより、オーミック接触形成時のグラファイトの析出を防止し、これにより、１０-5Ωｃｍ2台のコンタクト抵抗を実現し、オン抵抗を改善することができた。また、チタンシリサイド層を含むゲート電極を形成することにより、ゲート抵抗を低減することができ、ゲート遅延を改善することができた。
なお、上記実施形態ではチタン層１５のパターニングを行い、オーミック電極９とゲート電極７となる部分に選択的にチタン層１５を形成しているが、熱処理により生成したチタン、シリコンおよび炭素の合金およびチタンシリサイドとチタンとの反応性の差異を利用することにより、このパターニング工程を省略してもよい。
次に、図１２（ａ）〜（ｉ）を参照しながら、チタン層１５のパターニングを行わないで、オーミック電極９とゲート電極７を形成する工程を含む半導体装置の製造方法を説明する。
まず、図１１（ａ）〜（ｆ）を参照して説明した工程と同様の工程を用いて、図１２（ａ）〜（ｆ）に示す構造を作製し、図１２（ｆ）に示す構造を得る。以上の工程により、図１２（ｆ）に示すように、第１の層間絶縁層８および第１の層間絶縁層８が除去されているオーミック電極が形成される部分およびポリシリコン層２０の上面にチタン層１５が堆積されたものが得られる。
図１２（ｇ）に示すように、窒素、アルゴンなどの不活性ガス中で８５０℃、１分以上の熱処理を施す。この熱処理によって、第１の層間絶縁層８が除去されているオーミック電極が形成される部分およびポリシリコン層２０の上面において、チタン層１５と高濃度不純物領域４の炭化珪素およびポリシリコン層２０とが選択的に反応し、チタン、シリコンおよび炭素の合金層が生成する。この時、第１の層間絶縁層８を構成している酸化シリコン中のシリコンは酸素と強く結合しているため、第１の層間絶縁層８のシリコンとチタン層１５とは実質的にほとんど反応しない。
熱処理により、図１（ｂ）に示すように、ポリシリコン層２０の大部分がシリサイド化し、低抵抗なゲート電極７が形成される。また、図１（ｃ）に示すように、高濃度不純物領域４とオーミック接触するオーミック電極９が形成される。前述したようにゲート電極７におけるチタンシリサイド層の厚さはオーミック電極における反応層よりも厚くなっている。一方、第１の層間絶縁層８上では、チタン層１５がそのまま残っている。
次に、図１２（ｈ）に示すように、第１の層間絶縁膜８の上のシリサイドを形成せずそのまま残っているチタン層１５を過酸化水素水が含まれるリン酸系エッチング液を用いて、ウェットエッチングにより、選択的に除去する。これにより、不用なチタン層１５が除去され、ゲート電極７とオーミック電極９とが形成される。
以下、図１１（ｉ）を参照して説明した工程と同様の工程を用いて、ＭＩＳＦＥＴの構造を完成させる（図１２（ｉ））。
このように図１２（ａ）〜（ｉ）の製造方法によれば、チタン層１５をパターニングする必要がないため、半導体装置の製造工程の数を減らし、製造コストの低減や製造に要する時間の短縮を図ることができる。
なお本実施形態ではゲート絶縁層は熱酸化膜であったが、他の方法により形成されたゲート絶縁層を用いてもよい。たとえば、ＣＶＤ等によって堆積されたシリコン酸化膜をゲート絶縁層に用いてもよい。あるいは、ゲート絶縁層は熱酸化膜と堆積膜との積層構造を有していてもよい。また、ゲート絶縁層がシリコン酸化膜である必要はなく、窒化シリコン膜、シリコン酸窒化膜や酸化タンタル膜、酸化ハフニウム膜などの金属酸化物膜でもよい。
また、本実施形態では、エピタキシャル成長によるチャネル層を備えているが、上述の説明から明らかなように、本発明の効果はチャネル領域の位置や構造に依存しない。このため、種々のチャネル構造と上述したオーミック電極およびゲート電極とを組み合わせた半導体装置として本発明を実現してもよい。たとえば、図１（ｂ）に示すチャネル層６の替わりに、ゲート電極７に印加する電圧によって、ｐウェル領域３の炭化珪素層２の表面部分に形成される反転層をチャネル領域として用いるＭＩＳＦＥＴにも本発明は好適に用いることができる。
また、上記実施形態では、ｎ型オーミック電極にチタン、シリコンおよび炭素の合金層を備えたオーミック電極を採用しているが、チタンシリサイド層を備えたオーミック電極をｐ型オーミック電極に用いてもグラファイトの析出を防止することができるという効果を得ることができる。上記実施形態において、炭化珪素基板や各半導体層、半導体領域の導電型を入れ替えた半導体装置にも本発明は好適に用いることができる。
本発明は、炭化珪素半導体装置に好適に用いられ、特に、パワーデバイス用の炭化珪素半導体装置に好適に用いられる。
（ａ）は本発明による半導体装置の一実施形態の構成を示す模式的断面図であり、（ｂ）および（ｃ）はそれぞれゲート電極近傍およびオーミック電極近傍を拡大して示す図である。 （ａ）および（ｃ）は、図１に示す半導体装置のゲート電極の製造工程を示す模式的断面図であり、（ｂ）および（ｄ）は、図１に示す半導体装置のオーミック電極の製造工程を示す模式的断面図である。 シリコン基板上にチタンを堆積し、高温で熱処理した場合に生成するチタンシリサイド層の厚さの温度依存性を示すグラフである。 炭化珪素基板上にチタンを堆積し、高温で熱処理した場合に生成するチタン、シリコンおよび炭素の合金層の厚さの温度依存性を示すグラフである。 ｎ型炭化珪素基板上にチタン膜を堆積後、熱処理することにより形成された炭化珪素／チタン界面の電流電圧特性を示す図である。 ポリシリコン上にチタン膜を堆積後熱処理することにより形成された電極のシート抵抗を示す図である。 炭化珪素基板上にチタン膜を形成し、９００℃で熱処理することによって得られたオーミック電極のＡＥＳ分析結果を示す図である。 炭化珪素基板上にチタン膜を形成し、９５０℃で熱処理することによって得られたオーミック電極のＡＥＳ分析結果を示す図である。 炭化珪素基板上にチタン膜を形成し、１０００℃で熱処理することによって得られたオーミック電極のＡＥＳ分析結果を示す図である。 炭化珪素基板上にチタン膜を形成し、１０５０℃で熱処理することによって得られたオーミック電極のＡＥＳ分析結果を示す図である。 （ａ）〜（ｉ）は、図１に示す半導体装置の製造途中の構造を示す断面図である。 （ａ）〜（ｉ）は、図１に示す半導体装置を他の製造方法で製造した場合における半導体装置製造途中の構造を示す断面図である。 従来の半導体装置の構造を示す断面図である。
符号の説明
１、１０１ 炭化珪素基板
２、１０２ 炭化珪素層
３ ｐウェル領域
４、１０４ 高濃度不純物領域
５ ｐ+コンタクト領域
６ チャネル層
７ ゲート電極
８ 第１の層間絶縁膜
９、１０９ オーミック電極（ソース電極）
１０、１１０ 第２の層間絶縁膜
１１、１１１ パッド用電極
１２ オーミック電極（ドレイン電極）
１４ ゲート絶縁層
１５ チタン層
１６、１７ マスク
１１３ グラファイト析出層

Claims (24)

  1. 炭化珪素層を有する炭化珪素半導体基板と、
    前記炭化珪素層に設けられた高濃度不純物領域と、
    前記高濃度不純物領域に電気的に接続されたオーミック電極と、
    前記高濃度不純物領域に電気的に接続されたチャネル領域と、
    前記チャネル領域の上に設けられたゲート絶縁層と、
    前記ゲート絶縁層の上に設けられたゲート電極と、
    を備え、
    前記オーミック電極は、チタン、シリコンおよび炭素の合金を含み、前記ゲート電極はチタンシリサイドを含む、半導体装置。
  2. 前記高濃度不純物領域はｎ型の不純物が高濃度にドープされている請求項１に記載の半導体装置。
  3. 前記オーミック電極は、前記チタン、シリコンおよび炭素の合金からなる反応層を含み、前記ゲート電極は、チタンシリサイド層をそれぞれ含む請求項２に記載の半導体装置。
  4. 前記オーミック電極の反応層と前記ゲート電極のチタンシリサイド層とは互いに異なる厚さを有する請求項３に記載の半導体装置。
  5. 前記オーミック電極の反応層の厚さは、前記ゲート電極のチタンシリサイド層の厚さよりも小さい請求項４に記載の半導体装置。
  6. 前記オーミック電極は窒化チタン層をさらに含む請求項５に記載の半導体装置。
  7. 前記オーミック電極において、前記窒化チタン層の厚さは前記反応層の厚さよりも大きい請求項６に記載の半導体装置。
  8. 前記オーミック電極の前記反応層は前記高濃度不純物領域と接している請求項７に記載の半導体装置。
  9. 前記ゲート電極はポリシリコン層をさらに含む請求項６に記載の半導体装置。
  10. 前記ゲート電極において、前記ポリシリコン層の厚さは前記チタンシリサイド層の厚さよりも小さい請求項９に記載の半導体装置。
  11. 前記ゲート電極の前記ポリシリコン層は前記ゲート絶縁層と接している請求項１０に記載の半導体装置。
  12. 前記オーミック電極において、前記炭素の濃度は、前記高濃度不純物領域側において高く、前記オーミック電極の表面側において低い請求項２に記載の半導体装置。
  13. 前記炭素の濃度は、前記オーミック電極の表面に最も近い側において５ａｔｏｍ％以下である請求項１２に記載の半導体装置。
  14. 前記高濃度不純物領域に接するように前記炭化珪素層の表面の一部に設けられたチャネル層をさらに備え、
    前記チャネル領域は前記チャネル層内に位置している請求項２に記載の半導体装置。
  15. 前記炭化珪素層は、ｐ型不純物がドープされ、前記高濃度不純物領域を包囲するように設けられたウェル領域を含み、
    前記チャネル領域は、前記炭化珪素層の表面の一部に接するように前記ウェル領域内の表面部分において、前記高濃度不純物領域と、前記ウェル領域が形成されていない前記炭化珪素層とを接続するように位置している請求項２に記載の半導体装置。
  16. 前記半導体基板の前記炭化珪素層と反対側の面に設けられた他のオーミック電極をさらに備え、縦型構造を備える請求項１から１５のいずれかに記載の半導体装置。
  17. 高濃度不純物領域が設けられた炭化珪素層およびチャネル領域を含む半導体領域を覆うゲート絶縁層を有する炭化珪素半導体基板を用意する工程（ａ）と、
    前記ゲート絶縁層上にポリシリコン層を形成する工程（ｂ）と、
    前記高濃度不純物領域上および前記ポリシリコン層上にそれぞれチタン層を形成する工程（ｃ）と、
    前記チタン層を熱処理することにより、前記ポリシリコン層のシリコン、ならびに前記高濃度不純物領域中のシリコンおよび炭素と前記チタン層とを反応させ、チタン、シリコンおよび炭素の合金を含むオーミック電極を前記高濃度不純物領域上に形成し、チタンシリサイドを含むゲート電極を前記ゲート絶縁層上に形成する工程（ｄ）と、
    を包含する半導体装置の製造方法。
  18. 前記工程（ｄ）における熱処理を８５０℃以上１０５０℃以下の温度で行う請求項１７に記載の半導体装置の製造方法。
  19. 上記工程（ｄ）の熱処理を窒素ガスまたはアルゴンガスを含む雰囲気中で行う請求項１８に記載の半導体装置の製造方法。
  20. 前記工程（ｃ）は、
    前記高濃度不純物領域および前記ポリシリコン層を覆うように前記炭化珪素層の表面全体にチタン層を形成する工程（ｃ１）と、
    前記高濃度不純物領域上および前記ポリシリコン層上にのみ前記チタン層が設けられるように、不用な部分を除去することによって、前記チタン層をパターニングする工程（ｃ２）とを含む請求項１７に記載の半導体装置の製造方法。
  21. 前記工程（ｃ２）において、不用な部分の除去をウェットエッチングによって行う請求項２０に記載の半導体装置の製造方法。
  22. 前記工程（ｃ２）において、不用な部分の除去をドライエッチングによって行う請求項２０に記載の半導体装置の製造方法。
  23. 前記工程（ｃ）は、
    前記絶縁膜、露出した前記高濃度不純物領域および前記ポリシリコン層を覆うように、前記チタン層を形成する工程（ｃ１）と、
    を含み、
    前記工程（ｄ）は、
    前記チタン層を熱処理することにより、前記ポリシリコン層中のシリコン、ならびに、前記高濃度不純物領域中のシリコンおよび炭素と前記チタン層の一部とを反応させ、チタンシリサイド、ならびに、チタン、シリコンおよび炭素の合金を形成する工程（ｄ１）と、
    前記チタン層のうち、反応しなかった部分を除去することにより、前記チタンシリサイドを含むゲート電極を前記ゲート絶縁層上に形成し、前記合金を含むオーミック電極を前記高濃度不純物領域上に形成する工程（ｄ２）と、
    を含む請求項１８に記載の半導体装置の製造方法。
  24. 前記工程（ｄ２）において、前記チタン層のうち、反応しなかった部分をウェットエッチングにより除去する請求項２３に記載の半導体装置の製造方法。
JP2008535213A 2007-02-14 2008-02-12 半導体装置及びその製造方法 Active JP4965576B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008535213A JP4965576B2 (ja) 2007-02-14 2008-02-12 半導体装置及びその製造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2007033617 2007-02-14
JP2007033617 2007-02-14
JP2008535213A JP4965576B2 (ja) 2007-02-14 2008-02-12 半導体装置及びその製造方法
PCT/JP2008/000202 WO2008099597A1 (ja) 2007-02-14 2008-02-12 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JPWO2008099597A1 true JPWO2008099597A1 (ja) 2010-05-27
JP4965576B2 JP4965576B2 (ja) 2012-07-04

Family

ID=39689845

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008535213A Active JP4965576B2 (ja) 2007-02-14 2008-02-12 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US8076736B2 (ja)
JP (1) JP4965576B2 (ja)
CN (1) CN101542740B (ja)
WO (1) WO2008099597A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5525940B2 (ja) * 2009-07-21 2014-06-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP5544778B2 (ja) * 2009-08-05 2014-07-09 トヨタ自動車株式会社 オーミック電極およびその製造方法
WO2011061918A1 (ja) * 2009-11-17 2011-05-26 パナソニック株式会社 半導体素子及びその製造方法
JP5471537B2 (ja) * 2010-02-05 2014-04-16 三菱電機株式会社 直流電源装置
JP5418466B2 (ja) * 2010-11-01 2014-02-19 住友電気工業株式会社 半導体装置およびその製造方法
JP5704003B2 (ja) * 2011-07-15 2015-04-22 住友電気工業株式会社 半導体装置の製造方法
DE102012203443A1 (de) * 2012-03-05 2013-09-05 Robert Bosch Gmbh Verfahren zum Bilden eines Kontakts auf einem Halbleitersubstrat und Halbleitervorrichtung
JP6063629B2 (ja) * 2012-03-12 2017-01-18 ローム株式会社 半導体装置および半導体装置の製造方法
CN105453239A (zh) * 2013-07-16 2016-03-30 株式会社日立制作所 半导体装置及其制造方法
KR20160018221A (ko) * 2014-08-08 2016-02-17 에스케이하이닉스 주식회사 3차원 반도체 집적 회로 장치 및 그 제조방법
US20210343847A1 (en) * 2020-04-30 2021-11-04 Cree, Inc. Diffusion and/or enhancement layers for electrical contact regions
IT202100003653A1 (it) * 2021-02-17 2022-08-17 St Microelectronics Srl Dispositivo mosfet di carburo di silicio, a conduzione verticale, avente struttura di polarizzazione di porta perfezionata e relativo procedimento di fabbricazione

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6271271A (ja) * 1985-09-24 1987-04-01 Sharp Corp 炭化珪素半導体の電極構造
JPH0555569A (ja) * 1991-08-21 1993-03-05 Nissan Motor Co Ltd ｐ型立方晶炭化ケイ素を用いたＭＯＳ構造素子の製造方法
JP2002016017A (ja) * 2000-06-27 2002-01-18 Nissan Motor Co Ltd 炭化珪素半導体装置およびその製造方法
JP2006024880A (ja) * 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006261624A (ja) * 2005-03-14 2006-09-28 Denso Corp ワイドバンド半導体のオーミック接続形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3079851B2 (ja) 1993-09-28 2000-08-21 富士電機株式会社 炭化けい素電子デバイスの製造方法
US5939753A (en) * 1997-04-02 1999-08-17 Motorola, Inc. Monolithic RF mixed signal IC with power amplification
JP2000200902A (ja) 1999-01-05 2000-07-18 Nissan Motor Co Ltd 半導体集積回路及びその製造方法
JP4179492B2 (ja) 2000-09-01 2008-11-12 日産自動車株式会社 オーミック電極構造体、その製造方法、及びオーミック電極を用いた半導体装置
JP3871607B2 (ja) 2001-12-14 2007-01-24 松下電器産業株式会社 半導体素子およびその製造方法
CN100544026C (zh) * 2002-12-20 2009-09-23 克里公司 碳化硅功率mos场效应晶体管及制造方法
US7217954B2 (en) * 2003-03-18 2007-05-15 Matsushita Electric Industrial Co., Ltd. Silicon carbide semiconductor device and method for fabricating the same
KR100982420B1 (ko) * 2003-09-30 2010-09-15 삼성전자주식회사 실리사이드 박막을 갖는 반도체 소자 및 그 제조 방법
US6927117B2 (en) * 2003-12-02 2005-08-09 International Business Machines Corporation Method for integration of silicide contacts and silicide gate metals
JP4501488B2 (ja) 2004-03-26 2010-07-14 豊田合成株式会社 炭化珪素半導体のオーミック電極及びその製造方法
JP2007096263A (ja) * 2005-08-31 2007-04-12 Denso Corp 炭化珪素半導体装置およびその製造方法。
JP4437300B2 (ja) * 2006-09-06 2010-03-24 エルピーダメモリ株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6271271A (ja) * 1985-09-24 1987-04-01 Sharp Corp 炭化珪素半導体の電極構造
JPH0555569A (ja) * 1991-08-21 1993-03-05 Nissan Motor Co Ltd ｐ型立方晶炭化ケイ素を用いたＭＯＳ構造素子の製造方法
JP2002016017A (ja) * 2000-06-27 2002-01-18 Nissan Motor Co Ltd 炭化珪素半導体装置およびその製造方法
JP2006024880A (ja) * 2004-06-09 2006-01-26 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006261624A (ja) * 2005-03-14 2006-09-28 Denso Corp ワイドバンド半導体のオーミック接続形成方法

Also Published As

Publication number Publication date
WO2008099597A1 (ja) 2008-08-21
US20100244048A1 (en) 2010-09-30
CN101542740B (zh) 2011-01-12
CN101542740A (zh) 2009-09-23
US8076736B2 (en) 2011-12-13
JP4965576B2 (ja) 2012-07-04

Similar Documents

Publication Publication Date Title
JP4965576B2 (ja) 半導体装置及びその製造方法
JP4291875B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
JP7103444B2 (ja) 炭化珪素半導体素子
WO2010116575A1 (ja) 半導体装置および半導体装置の製造方法
WO2010110246A1 (ja) 半導体装置
CN105940498B (zh) 碳化硅半导体装置的制造方法及碳化硅半导体装置
WO2014068813A1 (ja) 半導体装置
JP5408248B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2008018342A1 (fr) Dispositif semi-conducteur au carbure de silicium et son procédé de fabrication
JP6242640B2 (ja) 半導体装置およびその製造方法
JP2009043880A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6250230B2 (ja) 炭化珪素半導体装置の製造方法
JP6295797B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2016114055A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2014027519A1 (ja) 炭化珪素半導体装置の製造方法
JP2014222734A (ja) 半導体装置及びその製造方法
JP2007019095A (ja) 半導体装置の製造方法
JP7513565B2 (ja) スイッチング素子の製造方法
EP4156286A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP7532965B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN118198125A (zh) 碳化硅半导体装置及碳化硅半导体装置的制造方法
JP5991629B2 (ja) 半導体装置および半導体装置の製造方法
WO2021124549A1 (ja) 半導体素子及び半導体素子の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120208

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120329

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150406

Year of fee payment: 3