CN114678277B - 中心注入p+屏蔽区的分裂栅平面mosfet及其制造方法 - Google Patents
中心注入p+屏蔽区的分裂栅平面mosfet及其制造方法 Download PDFInfo
- Publication number
- CN114678277B CN114678277B CN202210583804.3A CN202210583804A CN114678277B CN 114678277 B CN114678277 B CN 114678277B CN 202210583804 A CN202210583804 A CN 202210583804A CN 114678277 B CN114678277 B CN 114678277B
- Authority
- CN
- China
- Prior art keywords
- region
- gate
- jfet
- center
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 24
- 238000002347 injection Methods 0.000 claims abstract description 24
- 239000007924 injection Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims abstract description 14
- 229920005591 polysilicon Polymers 0.000 claims abstract description 10
- 238000004544 sputter deposition Methods 0.000 claims abstract description 9
- 238000005468 ion implantation Methods 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 15
- 238000002513 implantation Methods 0.000 claims description 15
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052799 carbon Inorganic materials 0.000 claims description 12
- 101100207343 Antirrhinum majus 1e20 gene Proteins 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000005684 electric field Effects 0.000 description 28
- 239000013256 coordination polymer Substances 0.000 description 14
- 230000000694 effects Effects 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 7
- 229910010271 silicon carbide Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000000750 constant-initial-state spectroscopy Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明涉及功率半导体技术领域，具体提供一种中心注入P+屏蔽区的分裂栅平面MOSFET及其制造方法，其中方法包括：N型衬底，在N型衬底的上表面生长N型外延层；在N型外延层上离子注入JFET区；在N型外延层上离子注入P‑body区；在两个P‑body区上分别离子注入第一P+区；在两个P‑body区上分别离子注入N+区；在部分P‑body区、部分N+区和和部分JFET区的上方刻蚀栅氧化层；在栅氧化层上刻蚀多晶硅栅极区；在栅氧化层上刻蚀包围多晶硅栅极区的绝缘层结构；在绝缘层结构上刻蚀中心注入孔，通过中心注入孔在JFET区离子注入位于其中心的第二P+区；金属溅射欧姆接触区；在绝缘层结构和欧姆接触区的上方金属淀积刻蚀第一金属层；在N型衬底下表面的欧姆接触区金属溅射淀积第二金属层。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种中心注入P+屏蔽区的分裂栅平面MOSFET及其制造方法。
背景技术
碳化硅由于其优越的材料性能，被认为是一种很有前途的电力应用候选材料。与Si基绝缘栅极双极晶体管(IGBT)相比，碳化硅MOSFET已被证明具有更低的开关时间和损耗。为满足高频开关应用需求，降低碳化硅MOSFET高频应用功耗，要求碳化硅MOSFET器件具有低栅漏电容(CGD)或栅漏电荷(QGD)，低比导通电阻（RON.SP），业界通常用高频优值HF-FOM，即CGD×RON.SP和QGD×RON.SP的值来衡量MOSFET器件的高频工作能力，HF-FOM的值越低，高频功耗越低。
在平面MOSFET中，有许多方法来降低CGD(或QGD), 分裂栅MOSFET(SG-MOSFET)结构就是一种有效方法。SG-MOSFET通过将多晶硅栅极分裂成两部分，仅保证栅极能够覆盖沟道部分，大大减小了栅漏交叠尺寸，从而降低了栅漏电容CGD。但是分裂栅MOSFET结构有许多不足之处，与平面MOSFET相比，SG-MOSFET结构栅拐角处栅氧化层电场集中，超过3MV/cm，导致器件的长期可靠性很低。此外，分裂栅结构MOSFET存在 JFET区电场集中问题，导致器件耐压能力有所下降。
为解决分裂栅MOSFET结构存在的问题，Han等人提出了一种具有缓冲栅结构的MOSFET(BG-MOSFET)来降低栅氧化层电场，但缓冲栅结构的引入显著增大了元胞节距，使得导通电阻显著增加，效果不佳。Vudumula等人通过在分裂栅结构之间引入一个短的虚拟栅极，能够在降低CGD的同时，利用虚拟栅的屏蔽效应增加击穿电压，但与典型的SG-MOSFET相比，虚拟栅极带来的耗尽区域导致了更高的导通电阻。Cree报道了一种中心注入MOSFET(CI-MOSFET)，在一个平面MOSFET的JFET区域的中间引入了一个接地的P型注入区，可以显著降低门氧化场和CGD。然而，接地的中央注入区域可能会增加寄生输入电容(CISS)，并对开关时间产生负面影响。
因此，现有的碳化硅分裂栅MOSFET结构存在以下缺点：
分裂栅结构的拐角处栅氧化层电场集中，难以保证3MV/cm的可靠性需求；
分裂栅MOSFET结构的JFET区域由于分裂栅的存在会导致电场集中，导致器件耐压能力有所下降；
缓冲栅MOSFET结构显著增大了元胞节距，增加导通电阻；
虚拟栅MOSFET结构存在高导通电阻问题；
中心注入MOSFET接地的中央注入区域可能会增加寄生输入电容(CISS)，并对开关时间产生负面影响。
发明内容
本发明的目的在于解决背景技术中的至少一个技术问题，提供一种中心注入P+屏蔽区的分裂栅平面MOSFET及其制造方法。
为实现上述发明目的，本发明提供一种中心注入P+屏蔽区的分裂栅平面MOSFET的制造方法，包括：
选用N型衬底，并在N型衬底的上表面生长N型外延层；
在N型外延层上离子注入JFET区；
在N型外延层上离子注入位于JFET区两侧的P-body区；
在两个P-body区的远离JFET区的一侧上分别离子注入第一P+区；
在两个P-body区上分别离子注入位于第一P+区靠近JFET区的一侧的N+区；
在部分P-body区、部分N+区和和部分JFET区的上方刻蚀栅氧化层；
在栅氧化层上刻蚀多晶硅栅极区；
在栅氧化层上刻蚀包围多晶硅栅极区的绝缘层结构；
在绝缘层结构上刻蚀中心注入孔，通过中心注入孔在JFET区离子注入位于其中心的第二P+区；
在部分第一P+区、部分N+区和第二P+区的上方以及N型衬底的下表面金属溅射欧姆接触区；
在绝缘层结构和位于第一P+区、N+区和第二P+区的上方的欧姆接触区的上方金属淀积刻蚀第一金属层形成源极、栅极金属接触；
在N型衬底下表面的欧姆接触区的下表面金属溅射淀积第二金属层形成漏极金属接触。
根据本发明的一个方面，所述N型衬底的掺杂浓度为1e19~1e21cm-3，厚度为100~500μm。
根据本发明的一个方面，所述N型外延层的厚度为5~50μm，掺杂浓度为1e15~1e17cm-3。
根据本发明的一个方面，所述JFET区的离子注入剂量为1e11~1e14cm-2，注入能量为20~300KeV，结深为0.1~0.8μm，掺杂浓度范围为1e16~1e18 cm-3。
根据本发明的一个方面，所述P-body区离子注入剂量为1e13~1e15cm-2，注入能量为50~400KeV，结深为0.6~1.2μm，掺杂浓度范围为5e16~5e18 cm-3。
根据本发明的一个方面，所述第一P+区离子注入剂量为1e14~1e16cm-2，注入能量为50~300KeV，结深为0.2~0.8μm，掺杂浓度范围为5e18~1e20 cm-3。
根据本发明的一个方面，所述N+区离子注入剂量为1e14~1e16cm-2，注入能量为50~300KeV，结深为0.2~0.8μm，掺杂浓度范围为5e18~1e20 cm-3。
根据本发明的一个方面，还包括：在完成JFET区、P-body区、第一P+区、N+区、第二P+区的离子注入后的分裂栅平面MOSFET的表面淀积碳膜，并进行碳膜退火处理，对注入离子进行激活；
其中淀积碳膜厚度为0.1~2.0μm，退火温度为1000℃~2000℃，退火时间为0.1~1h，退火完成后，去除碳膜。
根据本发明的一个方面，在所述分裂栅平面MOSFET表面淀积场氧化层，场氧化层的厚度为0.5~4μm。
根据本发明的一个方面，所述栅氧化层生长温度为1000~1500℃，时间为0.5~4h，生长环境为干氧/空气/水蒸气，生长完栅氧化层厚度为0.3~0.8μm。
根据本发明的一个方面，多晶硅栅极区中的多晶硅淀积厚度为0.5~3.0μm，刻蚀形成分裂栅结构，分裂栅伸出尺寸LSG为0.1~0.4μm。
根据本发明的一个方面，所述绝缘层结构淀积厚度为0.5~3.0μm，所述中心注入孔的宽度为1.0~2.5μm。
根据本发明的一个方面，所述第二P+区离子注入剂量为1e14~1e16cm-2，注入能量为40~250KeV，结深为0.1~0.4μm，掺杂浓度范围为5e18~1e20 cm-3。
根据本发明的一个方面，所述欧姆接触区溅射金属为Ti/Ni，厚度为0.05~0.5μm，退火温度为1000~2000℃。
根据本发明的一个方面，所述金属溅射淀积的金属厚度为0.5~5.0μm。
为实现上述目的，本发明还提供一种中心注入P+屏蔽区的分裂栅平面MOSFET，由上述中心注入P+屏蔽区的分裂栅平面MOSFET的制造方法制备得到。
根据本发明的一个方案，与传统碳化硅分离栅MOSFET不同的部分在于其在两个分裂栅之间的绝缘层开孔，在JFET区中心注入形成P+屏蔽区，P+屏蔽区通过开孔与源极金属相连。引入该中心P+区域后，器件反向耐压时，中心P+区域与N型JFET区域形成反偏PN结，能够屏蔽分裂栅结构拐角处的高栅氧化层电场，从而提高栅氧化层可靠性。同时，该中心P+区域的引入还会优化JFET区反偏时的电场，从而使得器件的击穿电压恢复到正常MOSFET水平，解决了分裂栅结构击穿电压略有降低的问题。
根据本发明的一个方案，本发明的中心注入P+区分裂栅MOSFET，具有三个重要尺寸结构，会综合影响器件的性能，分别是分裂栅伸出部分长度LSG、P+屏蔽区结深TCP、P+屏蔽区占JFET区比例WCP/WJFET。分裂栅伸出部分长度LSG越短，栅漏交叠尺寸越短，CGD越小，考虑到P-body区注入时向两边的轻微扩散作用，LSG尺寸最好大于0.1μm。P+屏蔽区结深TCP越大，对分裂栅拐角处栅氧化层电场屏蔽效果越好，器件最大栅氧化层电场越低，但由于所占JFET区比例增大，TCP越大会导致JFET区域电阻增大，使得导通电阻RON显著增加，仅在0.1μm至0.3μm深时较为合适。P+屏蔽区占JFET区比例WCP/WJFET越大，意味着P+屏蔽区域更接近多晶硅栅极拐角高电场处，屏蔽效果更好，电场显著下降，但同样，随着P+屏蔽区占JFET区比例WCP/WJFET增大，JFET区电阻显著增加，从而导器件整体导通电阻增大。因此，在设计中心注入P+区分裂栅MOSFET具体结构尺寸时，在满足最大栅氧化层电场小于3MV/cm的情况下，合理设置LSG、TCP、WCP/WJFET的值，保证器件的HF-FOM（CGD×RON.SP，QGD×RON.SP）最小，由此即可得到满足高频低功耗工作需求的器件结构尺寸。
根据本发明的方案，本发明提出的结构在分裂栅结构的基础上，在两个分裂栅之间开孔注入形成P+区域，P+区域通过开孔与源极金属相连，处于零电位，反向耐压状态下，该P+区域能够屏蔽部分栅氧化层电场，从而有效降低分离栅结构栅极拐角处的尖峰电场值，使其保持在3MV/cm以下，极大程度提高了器件的可靠性。同时，引入的P+中心注入区与N-漂移区形成PN结，可以完美解决JFET区电场集中问题，保证器件具有高击穿电压。此外，P+中心注入区的引入也使得MOSFET器件的JFET区电阻有所增大，从而导致器件导通电阻有所增加，通过调节选用P+注入区域的注入深度及其JFET区占比，可以实现最大栅氧化层电场与导通电阻的折中。
附图说明
图1示意性表示根据本发明的一种实施方式的中心注入P+屏蔽区的分裂栅平面MOSFET的结构布置截面图；
图2为图1中虚线框处放大图。
具体实施方式
现在将参照示例性实施例来论述本发明的内容。应当理解，论述的实施例仅是为了使得本领域普通技术人员能够更好地理解且因此实现本发明的内容，而不是暗示对本发明的范围的任何限制。
如本文中所使用的，术语“包括”及其变体要被解读为意味着“包括但不限于”的开放式术语。术语“基于”要被解读为“至少部分地基于”。术语“一个实施例”和“一种实施例”要被解读为“至少一个实施例”。
图1示意性表示根据本发明的一种实施方式的中心注入P+屏蔽区的分裂栅平面MOSFET的结构布置截面图；图2为图1中虚线框处放大图。结合图1和图2，在本实施方式中，根据本发明的一种实施方式的中心注入P+屏蔽区的分裂栅平面MOSFET的制造方法，包括以下步骤：
选用N型衬底1，并在N型衬底1的上表面生长N型外延层2；
在N型外延层2上离子注入JFET区3；
在N型外延层2上离子注入位于JFET区3两侧（图中左右）的P-body区4；
在两个P-body区4的远离JFET区3的一侧上分别离子注入第一P+区5；
在两个P-body区4上分别离子注入位于第一P+区5靠近JFET区3的一侧的N+区6；
在部分P-body区4、部分N+区6和和部分JFET区3的上方刻蚀栅氧化层7；
在栅氧化层7上刻蚀多晶硅栅极区8；
在栅氧化层7上刻蚀包围多晶硅栅极区8的绝缘层结构9；
在绝缘层结构9上刻蚀中心注入孔10，通过中心注入孔10在JFET区3离子注入位于其中心的第二P+区11；
在部分第一P+区5、部分N+区6和第二P+区11的上方以及N型衬底1的下表面金属溅射欧姆接触区12；
在绝缘层结构9和位于第一P+区5、N+区6和第二P+区11的上方的欧姆接触区12的上方金属淀积刻蚀第一金属层13形成源极、栅极金属接触；
在N型衬底下表面的欧姆接触区12的下表面金属溅射淀积第二金属层14形成漏极金属接触。
在本实施方式中，N型衬底1的掺杂浓度为1e19~1e21cm-3，厚度为100~500μm。
N型外延层2的厚度为5~50μm，掺杂浓度为1e15~1e17 cm-3。
JFET区3的离子注入剂量为1e11~1e14cm-2，注入能量为20~300KeV，结深为0.1~0.8μm，掺杂浓度范围为1e16~1e18 cm-3。
P-body区4离子注入剂量为1e13~1e15cm-2，注入能量为50~400KeV，结深为0.6~1.2μm，掺杂浓度范围为5e16~5e18 cm-3。
第一P+区5离子注入剂量为1e14~1e16cm-2，注入能量为50~300KeV，结深为0.2~0.8μm，掺杂浓度范围为5e18~1e20 cm-3。
N+区6离子注入剂量为1e14~1e16cm-2，注入能量为50~300KeV，结深为0.2~0.8μm，掺杂浓度范围为5e18~1e20 cm-3。
还包括：在完成JFET区、P-body区、第一P+区、N+区、第二P+区的离子注入后的分裂栅平面MOSFET的表面淀积碳膜，并进行碳膜退火处理，对注入离子进行激活；
其中淀积碳膜厚度为0.1~2.0μm，退火温度为1000℃~2000℃，退火时间为0.1~1h，退火完成后，去除碳膜。
还包括：在所述分裂栅平面MOSFET表面淀积场氧化层，刻蚀使场氧仅在芯片终端区上方，用于保护终端结构，场氧化层的厚度为0.5~4μm。
栅氧化层7生长温度为1000~1500℃，时间为0.5~4h，生长环境为干氧/空气/水蒸气，生长完栅氧化层厚度为0.3~0.8μm。
多晶硅栅极区8中的多晶硅淀积厚度为0.5~3.0μm，刻蚀形成分裂栅结构，分裂栅伸出尺寸LSG为0.1~0.4μm。
绝缘层结构9淀积厚度为0.5~3.0μm，中心注入孔10的宽度为1.0~2.5μm。
第二P+区11离子注入剂量为1e14~1e16cm-2，注入能量为40~250KeV，结深为0.1~0.4μm，掺杂浓度范围为5e18~1e20 cm-3。
欧姆接触区12溅射金属为Ti/Ni，厚度为0.05~0.5μm，退火温度为1000~2000℃。
第一金属层13和第二金属层14的厚度为0.5~5.0μm。
为实现上述目的，本发明还提供一种中心注入P+屏蔽区的分裂栅平面MOSFET，具体由上述制造方法制得，具体结构如图1和图2所示。
根据本发明的上述方案，实际上，本发明提出的中心注入P+屏蔽区的分裂栅平面MOSFET，能够在保留分裂栅结构低栅漏电容优势的同时，降低拐角处栅氧化层电场，提高器件可靠性。
本发明所提出的中心注入P+屏蔽区的分裂栅平面MOSFET结构如图1所示，与传统碳化硅分离栅MOSFET不同的部分在于其在两个分裂栅之间的绝缘层开孔，在JFET区3中心注入形成P+屏蔽区（即上述第二P+区11），P+屏蔽区通过开孔与源极金属相连。引入该中心P+区域（即上述第二P+区11）后，器件反向耐压时，中心P+区域与N型JFET区3域形成反偏PN结，能够屏蔽分裂栅结构拐角处的高栅氧化层电场，从而提高栅氧化层可靠性。同时，该中心P+区域的引入还会优化JFET区3反偏时的电场，从而使得器件的击穿电压恢复到正常MOSFET水平，解决了分裂栅结构击穿电压略有降低的问题。
进一步地，如图2所示，关于本发明的中心注入P+区分裂栅MOSFET，有三个重要尺寸结构，会综合影响器件的性能，分别是分裂栅伸出部分长度LSG、P+屏蔽区（即上述第二P+区11）结深TCP、P+屏蔽区占JFET区3比例WCP/WJFET。分裂栅伸出部分长度LSG越短，栅漏交叠尺寸越短，CGD越小，考虑到P-body区4注入时向两边的轻微扩散作用，LSG尺寸最好大于0.1μm。P+屏蔽区结深TCP越大，对分裂栅拐角处栅氧化层电场屏蔽效果越好，器件最大栅氧化层电场越低，但由于所占JFET区3比例增大，TCP越大会导致JFET区域电阻增大，使得导通电阻RON显著增加，仅在0.1μm至0.3μm深时较为合适。P+屏蔽区占JFET区3比例WCP/WJFET越大，意味着P+屏蔽区域更接近多晶硅栅极拐角高电场处，屏蔽效果更好，电场显著下降，但同样，随着P+屏蔽区占JFET区3比例WCP/WJFET增大，JFET区电阻显著增加，从而导器件整体导通电阻增大。因此，在设计中心注入P+区分裂栅MOSFET具体结构尺寸时，在满足最大栅氧化层电场小于3MV/cm的情况下，合理设置LSG、TCP、WCP/WJFET的值，保证器件的HF-FOM（CGD×RON.SP，QGD×RON.SP）最小，由此即可得到满足高频低功耗工作需求的器件结构尺寸。
由此可知，本发明提出的结构在分裂栅结构的基础上，在两个分裂栅之间开孔注入形成P+区域（第二P+区11），P+区域通过开孔与源极金属相连，处于零电位，反向耐压状态下，该P+区域能够屏蔽部分栅氧化层电场，从而有效降低分离栅结构栅极拐角处的尖峰电场值，使其保持在3MV/cm以下，极大程度提高了器件的可靠性。同时，引入的P+中心注入区（第二P+区11）与N-漂移区（即上述N型外延层2）形成PN结，可以完美解决JFET区3电场集中问题，保证器件具有高击穿电压。此外，P+中心注入区的引入也使得MOSFET器件的JFET区电阻有所增大，从而导致器件导通电阻有所增加，通过调节选用P+注入区域的注入深度及其JFET区占比，可以实现最大栅氧化层电场与导通电阻的折中。
最后说明的是，以上优选实施例仅用以说明本发明的技术方案而非限制，尽管通过上述优选实施例已经对本发明进行了详细的描述，但本领域技术人员应当理解，可以在形式上和细节上对其作出各种各样的改变，而不偏离本发明权利要求书所限定的范围。
Claims (15)
1.一种中心注入P+屏蔽区的分裂栅平面MOSFET的制造方法，其特征在于，包括：
选用N型衬底，并在N型衬底的上表面生长N型外延层；
在N型外延层上离子注入JFET区；
在N型外延层上离子注入位于JFET区两侧的P-body区；
在两个P-body区的远离JFET区的一侧上分别离子注入第一P+区；
在两个P-body区上分别离子注入位于第一P+区靠近JFET区的一侧的N+区；
在部分P-body区、部分N+区和部分JFET区的上方刻蚀栅氧化层；
在栅氧化层上刻蚀多晶硅栅极区；
在栅氧化层上刻蚀包围多晶硅栅极区的绝缘层结构；
在绝缘层结构上刻蚀中心注入孔，通过中心注入孔在JFET区离子注入位于其中心的第二P+区；
在部分第一P+区、部分N+区和第二P+区的上方以及N型衬底的下表面金属溅射欧姆接触区；
在绝缘层结构和位于第一P+区、N+区和第二P+区的上方的欧姆接触区的上方金属淀积刻蚀第一金属层形成源极金属接触；
在N型衬底下表面的欧姆接触区的下表面金属溅射淀积第二金属层形成漏极金属接触；
还包括：在完成JFET区、P-body区、第一P+区、N+区、第二P+区的离子注入后的分裂栅平面MOSFET的表面淀积碳膜，并进行碳膜退火处理，对注入离子进行激活；
其中淀积碳膜厚度为0.1~2.0μm，退火温度为1000℃~2000℃，退火时间为0.1~1h，退火完成后，去除碳膜。
2.根据权利要求1所述的制造方法，其特征在于，所述N型衬底的掺杂浓度为1e19~1e21cm-3，厚度为100~500μm。
3.根据权利要求1所述的制造方法，其特征在于，所述N型外延层的厚度为5~50μm，掺杂浓度为1e15~1e17 cm-3。
4.根据权利要求1所述的制造方法，其特征在于，所述JFET区的离子注入剂量为1e11~1e14cm-2，注入能量为20~300KeV，结深为0.1~0.8μm，掺杂浓度范围为1e16~1e18 cm-3。
5.根据权利要求1所述的制造方法，其特征在于，所述P-body区的离子注入剂量为1e13~1e15cm-2，注入能量为50~400KeV，结深为0.6~1.2μm，掺杂浓度范围为5e16~5e18 cm-3。
6.根据权利要求1所述的制造方法，其特征在于，所述第一P+区的离子注入剂量为1e14~1e16cm-2，注入能量为50~300KeV，结深为0.2~0.8μm，掺杂浓度范围为5e18~1e20 cm-3。
7.根据权利要求1所述的制造方法，其特征在于，所述N+区的离子注入剂量为1e14~1e16cm-2，注入能量为50~300KeV，结深为0.2~0.8μm，掺杂浓度范围为5e18~1e20 cm-3。
8.根据权利要求1所述的制造方法，其特征在于，还包括：在所述分裂栅平面MOSFET表面淀积场氧化层，场氧化层的厚度为0.5~4μm。
9.根据权利要求1所述的制造方法，其特征在于，所述栅氧化层的生长温度为1000~1500℃，时间为0.5~4h，生长环境为干氧/空气/水蒸气，生长完栅氧化层厚度为0.3~0.8μm。
10.根据权利要求1所述的制造方法，其特征在于，所述多晶硅栅极区中的多晶硅淀积厚度为0.5~3.0μm，刻蚀形成分裂栅结构，分裂栅伸出尺寸LSG为0.1~0.4μm。
11.根据权利要求1所述的制造方法，其特征在于，所述绝缘层结构的淀积厚度为0.5~3.0μm，所述中心注入孔的宽度为1.0~2.5μm。
12.根据权利要求1所述的制造方法，其特征在于，所述第二P+区的离子注入剂量为1e14~1e16cm-2，注入能量为40~250KeV，结深为0.1~0.4μm，掺杂浓度范围为5e18~1e20 cm-3。
13.根据权利要求1所述的制造方法，其特征在于，所述欧姆接触区的溅射金属为Ti/Ni，厚度为0.05~0.5μm，退火温度为1000~2000℃。
14.根据权利要求1至13中任一项所述的制造方法，其特征在于，所述第一金属层和所述第二金属层的厚度为0.5~5.0μm。
15.一种中心注入P+屏蔽区的分裂栅平面MOSFET，其特征在于，由权利要求1至14中任一项所述的中心注入P+屏蔽区的分裂栅平面MOSFET的制造方法制备得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210583804.3A CN114678277B (zh) | 2022-05-27 | 2022-05-27 | 中心注入p+屏蔽区的分裂栅平面mosfet及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210583804.3A CN114678277B (zh) | 2022-05-27 | 2022-05-27 | 中心注入p+屏蔽区的分裂栅平面mosfet及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN114678277A CN114678277A (zh) | 2022-06-28 |
| CN114678277B true CN114678277B (zh) | 2022-08-16 |
Family
ID=82079442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210583804.3A Active CN114678277B (zh) | 2022-05-27 | 2022-05-27 | 中心注入p+屏蔽区的分裂栅平面mosfet及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN114678277B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114927562B (zh) * | 2022-07-20 | 2022-10-21 | 深圳平创半导体有限公司 | 碳化硅jfet器件结构及其制备方法 |
| CN116190422A (zh) * | 2023-04-25 | 2023-05-30 | 深圳平创半导体有限公司 | 一种八边形分裂栅平面碳化硅mosfet版图结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020141130A (ja) * | 2019-02-27 | 2020-09-03 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| CN114420758A (zh) * | 2021-12-08 | 2022-04-29 | 西安理工大学 | 具有高阈值电压的SiC MOSFET及制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0416805B1 (en) * | 1989-08-30 | 1996-11-20 | Siliconix, Inc. | Transistor with voltage clamp |
| EP0865085A1 (en) * | 1997-03-11 | 1998-09-16 | STMicroelectronics S.r.l. | Insulated gate bipolar transistor with high dynamic ruggedness |
| JPH11145452A (ja) * | 1997-11-11 | 1999-05-28 | Nec Corp | 縦型電界効果トランジスタを有する半導体装置 |
| JP2000164859A (ja) * | 1998-11-25 | 2000-06-16 | Sanken Electric Co Ltd | 半導体装置及びその製造方法 |
| JP5290549B2 (ja) * | 2007-08-29 | 2013-09-18 | ローム株式会社 | 半導体装置 |
| CN102610523B (zh) * | 2011-01-19 | 2015-02-04 | 上海华虹宏力半导体制造有限公司 | 在超级结mosfet中集成肖特基二极管的方法 |
| KR101550798B1 (ko) * | 2014-08-29 | 2015-09-08 | 파워큐브세미 (주) | 래치업 억제구조를 가지는 전력용 반도체 장치 및 그 제조방법 |
| CN107275407B (zh) * | 2017-06-09 | 2020-03-17 | 电子科技大学 | 一种碳化硅vdmos器件及其制作方法 |
| CN109244138A (zh) * | 2018-09-19 | 2019-01-18 | 电子科技大学 | 具有良好第三象限性能的SiC MOSFET器件 |
-
2022
- 2022-05-27 CN CN202210583804.3A patent/CN114678277B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020141130A (ja) * | 2019-02-27 | 2020-09-03 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| CN114420758A (zh) * | 2021-12-08 | 2022-04-29 | 西安理工大学 | 具有高阈值电压的SiC MOSFET及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN114678277A (zh) | 2022-06-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100869324B1 (ko) | 베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법 | |
| CN114678277B (zh) | 中心注入p+屏蔽区的分裂栅平面mosfet及其制造方法 | |
| TWI594427B (zh) | 半導體裝置結構及相關製程 | |
| US9040377B2 (en) | Low loss SiC MOSFET | |
| CN113690321B (zh) | 一种碳化硅沟槽栅mosfet及其制造方法 | |
| CN109920854B (zh) | Mosfet器件 | |
| CN102810566B (zh) | 具有高阻断电压能力的功率半导体器件 | |
| CN102364688B (zh) | 一种垂直双扩散金属氧化物半导体场效应晶体管 | |
| US20050001264A1 (en) | Semiconductor device having verical MOS gate structure and method of manufacturing the same | |
| JP2004537162A (ja) | パワーデバイスとその製造方法 | |
| WO2010008617A1 (en) | Mosfet switch with embedded electrostatic charge | |
| CN114005871B (zh) | 双沟槽碳化硅mosfet结构和制造方法 | |
| CN115332317A (zh) | 集成sbd的碳化硅平面mosfet及其制造方法 | |
| US20090206395A1 (en) | Trench mosfet with double epitaxial structure | |
| CN105932051A (zh) | 一种槽栅mosfet器件 | |
| CN110534576B (zh) | 一种分裂栅4H-SiC VDMOS器件 | |
| WO2014204491A1 (en) | Low loss sic mosfet | |
| CN112768530B (zh) | 一种高k围栅场介质纵向双扩散功率器件 | |
| TW200304188A (en) | Semiconductor component and manufacturing method | |
| TWI829085B (zh) | 的碳化矽金屬氧化物半導體場效電晶體 | |
| CN114361242B (zh) | 一种可调节阈值电压的平面型碳化硅mosfet及其制备方法 | |
| US8188539B2 (en) | Field-effect semiconductor device and method of forming the same | |
| CN102522338B (zh) | 高压超结mosfet结构及p型漂移区形成方法 | |
| CN110797263A (zh) | 功率mosfet器件及其制造方法 | |
| CN112071894A (zh) | 一种vdmos器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |