JP2021141094A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の生産性を向上させる技術を提供することを目的とする。【解決手段】第１バッファ層は、主面から半導体基板の厚み方向に位置し、Ｎ型不純物濃度の第１ピークを有する第１部分と、主面から第１部分よりも遠くに位置し、Ｎ型不純物濃度の第２ピークを有する第２部分とを含む。主面と第１部分との間の距離は４．０μｍ以下であり、第１部分と第２部分との間の距離は１４．５μｍ以上である。第１部分と第２部分との間の部分のＮ型不純物濃度は、ドリフト層のＮ型不純物濃度よりも高い。【選択図】図１

Description

本開示は、半導体装置及び半導体装置の製造方法に関する。
従来の縦型の半導体装置においては、縦方向（半導体基板の厚み方向）に電圧を印加した場合に、半導体装置のおもて面側に配設されたＰ型領域とＮ型領域との界面から裏面側への空乏層の延びを、予め定められた深さで止めることが求められている。このように空乏層の延びを止めるように構成すれば、ターンオフ時（半導体装置の通電状態から非通電状態への移行時）のサージ電圧、ひいてはそれによって発生する半導体装置の印加電圧の振動（発振）現象を抑制することが可能となる。
空乏層を予め定められた深さで止める目的で、半導体装置の裏面側からプロトンを注入してバッファ層を形成する技術が提案されている。具体的には、最初の注入時の加速電圧から加速電圧を２回変更する、つまり３段階の加速電圧でプロトンを注入することで、半導体装置の裏面側から予め定められた深さに３つのピークを有するバッファ層を形成する技術が提案されている（例えば特許文献１）。
国際公開第２０１４／０６５０８０号
しかしながら、半導体装置の仕様にもよるが、プロトンの注入には、２分程度の注入時間を要し、プロトン注入を行うための加速電圧の変更には、５分程度の変更時間（切替時間）を要する。このため、３段階の加速電圧でプロトンを注入する場合、つまり最初の注入時の加速電圧から加速電圧を２回変更する場合には、注入時間に合計６分程度要するのに対し、加速電圧の変更時間には合計１０分程度も要し、注入時間よりも多くの時間を要する。
このように、バッファ層を形成するためにプロトンを注入するための加速電圧を少なくとも２回変更する従来の半導体装置では、加速電圧の変更に要する時間が長いことから、イオン注入機を用いた生産性に改善の余地があった。
そこで、本開示は、上記のような問題点を鑑みてなされたものであり、半導体装置の生産性を向上させる技術を提供することを目的とする。
本開示に係る半導体装置は、主面を有する半導体基板を備え、前記半導体基板は、Ｎ型のドリフト層と、前記ドリフト層の前記主面側に前記ドリフト層と隣接して配設され、プロトンをＮ型不純物として含むＮ型の第１バッファ層と、前記第１バッファ層の前記主面側に前記第１バッファ層と隣接して配設され、プロトンと異なるＮ型不純物を含むＮ型の第２バッファ層とを含み、前記第１バッファ層は、前記主面から前記半導体基板の厚み方向に位置し、Ｎ型不純物濃度の第１ピークを有する第１部分と、前記主面から前記第１部分よりも遠くに位置し、Ｎ型不純物濃度の第２ピークを有する第２部分とを含み、前記主面と前記第１部分との間の距離は４．０μｍ以下であり、前記第１部分と前記第２部分との間の距離は１４．５μｍ以上であり、前記第１部分と前記第２部分との間の部分のＮ型不純物濃度は、前記ドリフト層のＮ型不純物濃度よりも高い。
本開示によれば、第１バッファ層は、主面から半導体基板の厚み方向に位置し、Ｎ型不純物濃度の第１ピークを有する第１部分と、主面から第１部分よりも遠くに位置し、Ｎ型不純物濃度の第２ピークを有する第２部分とを含み、主面と第１部分との間の距離は４．０μｍ以下であり、第１部分と第２部分との間の距離は１４．５μｍ以上であり、第１部分と第２部分との間の部分のＮ型不純物濃度は、ドリフト層のＮ型不純物濃度よりも高い。このような構成によれば、半導体装置の生産性を向上させることができる。
実施の形態１に係る半導体装置の主要な構造を示す断面図である。 実施の形態１に係る半導体装置の裏面側の不純物濃度のプロファイルを示す図である。 本実施の形態１に係る半導体装置と対比されるデバイスのシミュレーション結果を示す図である。 シミュレーション用のデバイスの裏面プロファイルを示す図である。 シミュレーション用のデバイスのシミュレーション結果を示す図である。 シミュレーション用のデバイスのシミュレーション結果を示す拡大図である。 距離ＢとΔＶｃｅｐとの関係を示す図である。 シミュレーション用のデバイスの裏面プロファイルを示す図である。 シミュレーション用のデバイスのシミュレーション結果を示す図である。 シミュレーション用のデバイスのシミュレーション結果を示す拡大図である。 距離ＡとΔＶｃｅｐとの関係を示す図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 異なる熱処理条件で処理されたデバイスの裏面プロファイルを示す図である。 アニール温度と拡散長との関係を示す図である。 アニール時間と拡散長との関係を示す図である。 拡散長が７．２５μｍ以上になるアニール温度とアニール時間とを調べた結果を示す図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の主要な構造を示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置と方向は、実際の実施時の方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。
＜実施の形態１＞
以下、本実施の形態１に係る半導体装置がＩＧＢＴ（Insulated Gate Bipolar Transistor）である例を説明する。
図１は、本実施の形態１に係る半導体装置の主要な構造を示す断面図である。図１の半導体装置は、おもて面と裏面（主面）とを有する半導体基板を備え、当該半導体基板は、ドリフト層１と、ベース層３と、ソース層４と、拡散層５と、第１バッファ層８と、第２バッファ層９と、コレクタ層１０とを含む。
ドリフト層１の導電型はＮ型である。本実施の形態１では、半導体基板のうち、ベース層３、ソース層４、拡散層５、第１バッファ層８、第２バッファ層９及びコレクタ層１０以外の部分が、実質的にドリフト層１となる。
ベース層３は、ドリフト層１のおもて面側にドリフト層１と隣接して配設されている。ベース層３の導電型はＰ型である。
ソース層４及び拡散層５は、半導体基板のおもて面に配設されており、ベース層３のおもて面側にベース層３と隣接して配設されている。ソース層４の導電型はＮ型であり、ソース層４のＮ型の不純物濃度はドリフト層１よりも高い。拡散層５の導電型はＰ型であり、拡散層５のＰ型の不純物濃度はベース層３よりも高い。
半導体基板のおもて面からソース層４及びベース層３を貫通してドリフト層１に到達するトレンチが配設されている。トレンチの内壁上には、絶縁膜６ａを介してゲート電極２が配設されている。ゲート電極２、絶縁膜６ａ及びソース層４の少なくとも一部上には、絶縁膜６ｂが配設されており、絶縁膜６ｂ、ソース層４及び拡散層５の少なくとも一部上には、エミッタ電極７が配設されている。
第１バッファ層８は、ドリフト層１の裏面側にドリフト層１と隣接して配設されている。第１バッファ層８の導電型はＮ型であり、第１バッファ層８はプロトンをＮ型不純物として含む。本実施の形態１では、第１バッファ層８のＮ型の不純物濃度はドリフト層１よりも高い。
第２バッファ層９は、第１バッファ層８の裏面側に第１バッファ層８と隣接して配設されている。第２バッファ層９は、プロトンと異なるＮ型不純物を含み、第２バッファ層９の導電型はＮ型である。本実施の形態１では、第２バッファ層９のＮ型不純物はリンであり、第２バッファ層９のＮ型の不純物濃度は第１バッファ層８よりも高い。
コレクタ層１０は、半導体基板の裏面に配設されており、第２バッファ層９の裏面側に第２バッファ層９と隣接して配設されている。コレクタ層１０の導電型はＰ型である。
コレクタ電極１１は、半導体基板の裏面上、つまりコレクタ層１０の第２バッファ層９と逆側部分に配設されている。
第２バッファ層９は、第１バッファ層８と同様に、ターンオフ時のサージ電圧や発振を抑制及びリーク電流を低減する機能を有する。ここで加熱による活性化率に関して、リンの活性化率は７０〜１００％程度であり、プロトンの活性化率は０．５〜２％程度である。このため、リンイオンを注入した後に加熱して第２バッファ層９を形成することは、それと同等のプロトンを含む第１バッファ層８を形成することよりもイオン注入量及び注入時間を少なくすることができる。つまり、第２バッファ層９を形成することで、バッファ層全体を形成するためのイオン注入時間を短縮できるので、イオン注入機を用いた生産性を向上させることができる。
ドリフト層１の比抵抗が、５０Ω・ｃｍ以上６７Ω・ｃｍ以下であり、ドリフト層１の厚み、第１バッファ層８の厚み、及び、第２バッファ層９の厚みの合計（以下「３層厚み合計」と記す）が、１１０μｍ以上１３０μｍ以下であるように構成する。このように構成した場合には、１２００Ｖの耐圧クラスのＩＧＢＴを実現することができることが、シミュレーションによって確認された。また、ベース層３のピーク濃度を８．０Ｅ１６〜５．０Ｅ１７／ｃｍ３とした場合には、コレクタからエミッタに電流が流れ始める時のゲートの閾値電圧Ｖｔｈが約６Ｖになることが確認された。
図２は、本実施の形態１に係る半導体装置の裏面側の不純物濃度のプロファイルを示す図である。第１バッファ層８は、半導体基板の裏面から半導体基板の厚み方向に位置し、Ｎ型不純物濃度の第１ピーク８１を有する第１部分と、半導体基板の裏面から第１部分よりも遠くに位置し、Ｎ型不純物濃度の第２ピーク８２を有する第２部分とを含む。ここでいうピークとは、不純物濃度の局所的な最大値（ピーク値）に相当する。第１ピーク８１の第１部分と第２ピーク８２の第２部分との間の部分のＮ型不純物濃度は、ドリフト層１のＮ型不純物濃度よりも高くなっている。
なお、第１ピーク８１は第２ピーク８２よりも高いことが望ましい。このような構成によれば、第１ピーク８１と第２ピーク８２との関係は裏面に近いほどＮ型不純物濃度が高いので、第１ピーク８１及び第２ピーク８２の最大値を結ぶ包絡線がガウス分布に近くなる。これにより、第２ピーク８２の不純物の注入量を下げてもターンオフ時のサージ電圧を抑制することが可能となる。この結果、第１バッファ層８を形成するためのプロトンの注入量を下げられることができるので、イオン注入機を用いた生産性を向上させることができる。なお、Ｎ型不純物濃度の第１ピーク８１は、例えば１．０Ｅ１５／ｃｍ３〜５．０Ｅ１５／ｃｍ３であり、Ｎ型不純物濃度の第２ピーク８２は、例えば２．０Ｅ１４／ｃｍ３〜１．０Ｅ１５／ｃｍ３である。
また本実施の形態１では、第２バッファ層９のＮ型不純物濃度のピーク９１は、第１バッファ層８のＮ型不純物濃度の第１ピーク８１よりも高い。そして、不純物の深さ方向の広がりを示すピーク濃度から半分になる半値幅について、第１ピーク８１の半値幅は、第２ピーク８２の半値幅よりも小さく、第２バッファ層９のピーク９１の半値幅は、第１ピーク８１の半値幅よりも小さい。
このような構成によれば、ピーク９１、第１ピーク８１及び第２ピーク８２の関係は裏面に近いほどＮ型不純物濃度が高く、不純物の深さ方向の広がりが小さくなるため、ピーク９１、第１ピーク８１及び第２ピーク８２の最大値を結ぶ包絡線がガウス分布に近くなる。これにより、第１ピーク８１及び第２ピーク８２の不純物の注入量を下げてもターンオフ時のサージ電圧を抑制することが可能となる。この結果、第１バッファ層８及び第２バッファ層９を形成するためのプロトンの注入量をさらに下げられることができるので、イオン注入機を用いた生産性をさらに向上させることができる。なお、第２バッファ層９のＮ型不純物濃度のピーク９１は、例えば１．０Ｅ１６／ｃｍ３〜８．０Ｅ１６／ｃｍ３である。また、ピーク９１の半値幅は例えば０．３μｍ程度であり、第１ピーク８１の半値幅は例えば１．６μｍ程度であり、第２ピーク８２の半値幅は例えば２．７μｍ程度である。
ここで、図２に示すように、半導体基板の裏面から第１ピーク８１の第１部分までの距離をＡとし、第１ピーク８１の第１部分から第２ピーク８２の第２部分までの距離をＢとする。本実施の形態１に係る第１バッファ層８は、Ａ≦４．０μｍ、Ｂ≧１４．５μｍが成り立つように構成されている。この場合、ターンオフ時のサージ電圧を抑制することができる。このことについて以下、図３〜図１１を用いて説明する。
図３は、第２バッファ層９を有するが、第１バッファ層８を有さない、本実施の形態１に係る半導体装置と対比されるデバイスに対して、サージ電圧を調査するデバイスシミュレーションを行ったときの結果を示す図である。図３では、ターンオフ時の、エミッタとコレクタとの間の電圧Ｖｃｅと、コレクタ電流Ｉｃとの時間変化が示されている。なお、シミュレーション用のデバイスとしては、定格電圧及び定格電流が１２００Ｖ及び１７５Ａであり、ウエハの厚みが１１０μｍであり、比抵抗が６７Ω・ｃｍであり、おもて面の構造がトレンチ構造であるＩＧＢＴとした。
図３に示すように、第１バッファ層８を有さないＩＧＢＴでは、ターンオフ時に、電圧Ｖｃｅに比較的大きなサージ電圧及び発振が生じる。具体的には、電圧Ｖｃｅが一度ピーク（Ｖｃｅｐａ）付近に達して変曲点が現れた後、空乏層が裏面側に到達することにより、サージ電圧及び電圧の大きなピークである突出（Ｖｃｅｐｂ）が発生する。この突出（Ｖｃｅｐｂ）を抑制するためのシミュレーションを行った。
まず図４のように、第１バッファ層８及び第２バッファ層９を有し、上記距離Ｂの長さが異なる裏面プロファイルを有する複数のデバイスを用意した。シミュレーション用のデバイスとしては、第１バッファ層８を除けば図３のデバイスと概ね同じである。第１バッファ層８のプロファイルは、実測結果から作成したデバイスに対してＢの長さを有する第２部分を加工して形成した。なお、裏面から第１ピーク８１の部分までの距離Ａは３．５μｍに固定した。
図５は、図３のデバイスと同様に図４のデバイスに対して、サージ電圧を調査するデバイスシミュレーションを行ったときの結果を示す図である。図６は、図５の一部を拡大した拡大図である。なお、図６では、図が複雑にならないようにするため、Ｖｃｅｐａの符号を１つにしている。
図６の７Ｅ−７〜８Ｅ−７秒［ｓ］の時間における、変曲点前の電圧ＶｃｅのピークＶｃｅｐａと、８Ｅ−７秒〜９Ｅ−７［ｓ］の時間における、変曲点後の電圧Ｖｃｅの最大値Ｖｃｅｐｂとについて、ΔＶｃｅｐ＝Ｖｃｅｐｂ−Ｖｃｅｐａを算出した。ΔＶｃｅｐが、正ならば半導体装置の耐圧破壊を招く可能性がある電圧の突出が発生し、ΔＶｃｅｐが、０以下ならば当該突出は未発生であるという基準を設けて調査した。
図７は、距離ＢとΔＶｃｅｐとの関係を示す図である。距離Ｂが１４．５μｍ以上である場合には、ΔＶｃｅｐは負になり、半導体装置の耐圧破壊を招く可能性がある電圧の突出の発生が抑えられる。このため、距離Ｂが１４．５μｍ以上であるように構成すれば、サージ電圧の上昇を抑制することができる。
次に図８に示すように、第１バッファ層８及び第２バッファ層９を有し、上記距離Ａの長さが異なる裏面プロファイルを有する複数のデバイスを用意した。シミュレーション用のデバイスとしては、第１バッファ層８を除けば図３のデバイスと概ね同じである。第１バッファ層８のプロファイルは、実測結果から作成したデバイスに対してＡの長さを有する第１部分を加工して形成した。なお、第１ピーク８１の第１部分から第２ピーク８２の第２部分までの距離Ｂは１４．５μｍに固定した。
図９は、図３のデバイスと同様に図８のデバイスに対して、サージ電圧を調査するデバイスシミュレーションを行ったときの結果を示す図である。図１０は、図９の一部を拡大した拡大図である。図１１は、距離ＡとΔＶｃｅｐとの関係を示す図である。距離Ａが４．０μｍ以下である場合には、ΔＶｃｅｐは負になり、半導体装置の耐圧破壊を招く可能性がある電圧の突出の発生が抑えられる。このため、距離Ａが４．０μｍ以下であるように構成すれば、サージ電圧の上昇を抑制することができる。
以上のことから、本実施の形態１に係る第１バッファ層８は、Ａ≦４．０μｍ、Ｂ≧１４．５μｍが成り立つように構成されているので、ターンオフ時のサージ電圧を抑制することができることが分かる。
次に、距離Ａ及び距離Ｂについて上記関係を満たして、下記のようなドリフト層１の比抵抗及び３層厚み合計を持つ構造は、ターンオフの発振を誘起するようなサージ電圧の抑制効果を有しつつ、下記の耐圧を有することをシミュレーションで確認した。
例えば、ドリフト層１の比抵抗が、９０Ω・ｃｍ以上１３０Ω・ｃｍ以下であり、３層厚み合計が、１７０μｍ以上２１０μｍ以下である場合には、１７００Ｖの耐圧クラスのＩＧＢＴを実現することができた。ドリフト層１の比抵抗が、１３０Ω・ｃｍ以上１８０Ω・ｃｍ以下であり、３層厚み合計が、２００μｍ以上２６０μｍ以下である場合には、２０００Ｖの耐圧クラスのＩＧＢＴを実現することができた。
ドリフト層１の比抵抗が、２００Ω・ｃｍ以上３００Ω・ｃｍ以下であり、３層厚み合計が、３４０μｍ以上４２０μｍ以下である場合には、３３００Ｖの耐圧クラスのＩＧＢＴを実現することができた。ドリフト層１の比抵抗が、３００Ω・ｃｍ以上４００Ω・ｃｍ以下であり、３層厚み合計が、４２０μｍ以上５２０μｍ以下である場合には、４５００Ｖの耐圧クラスのＩＧＢＴを実現することができた。ドリフト層１の比抵抗が、６００Ω・ｃｍ以上８００Ω・ｃｍ以下であり、３層厚み合計が、５８０μｍ以上７２０μｍ以下である場合には、６５００Ｖの耐圧クラスのＩＧＢＴを実現することができた。
＜製造方法＞
以下、本実施の形態１に係る半導体装置の製造方法について説明する。まず、おもて面と裏面（主面）とを有する半導体基板を準備し、当該半導体基板のおもて面側の部分におもて面構造を形成する。なお、おもて面構造の製造方法は、通常のＩＧＢＴの製造方法と同様であるため、その説明は省略する。
図１２は、半導体基板におもて面構造を形成する表面プロセスが完了した時点の構造を示す図である。この時点では、半導体基板、ひいてはドリフト層１の厚みは比較的大きく、半導体基板の厚みはベアウエハの厚みとほぼ同じであり、例えば７００μｍ程度である。
図１３に示すように、半導体基板の裏面をグラインダーやウェットエッチングで、所望の厚みにまで研磨する。次に図１４に示すように、上述した距離Ａ及び距離Ｂを満たす第２部分にプロトン（Ｈ）を注入した後、加速電圧を変更して、上述した距離Ａを満たす第１部分にプロトンを注入する。このように、半導体基板の裏面からプロトンをＮ型不純物として２つの加速電圧で注入することによって、半導体基板の裏面側の第１面部分にＮ型の第１不純物層１３を形成する。以上により形成された第１不純物層１３は、第１バッファ層８となる層であり、第１バッファ層と同様に、第１ピーク８１を有する第１部分と、第２ピーク８２を有する第２部分とを含む。なお、加速電圧の変更を用いるのではなく、注入角度の変更やアブソーバを用いてもよい。この場合には、第１部分及び第２部分の注入深さの制御、及び、注入時間の短縮が可能である。
第１不純物層１３の形成後、３００℃程度から５００℃程度までの温度のファーネスアニールでプロトンの活性化を行うことにより、図１５に示すように、第１不純物層１３から第１バッファ層８を形成する第１活性化を行う。ここで、第１部分と第２部分との間の部分において、結晶欠陥が無くなり、半導体基板のＮ型不純物濃度以上の不純物が存在するようにするために、第１活性化の熱処理は最適化される必要がある。
図１６は、１０００ｋｅＶ、５．０Ｅ１３の量でプロトンが注入され、異なる熱処理条件で処理された複数のデバイスの裏面プロファイルを示す図である。
図１７は、ピークから裏面側に伸びる第１バッファ層８の濃度が半導体基板の濃度以下になる距離を拡散長とし、アニール時間を１２０分に固定して、アニール温度と拡散長との関係を示す図である。上述したように、第１ピーク８１を有する第１部分と第２ピーク８２を有する第２部分との間の距離は１４．５μｍ以上必要であり、第１部分及び第２部分からプロトンは拡散する。このため、第１部分と第２部分との間の部分のＮ型不純物濃度を、半導体基板のＮ型不純物濃度よりも高くするには、上記距離（１４．５μｍ）の半分、つまり７．２５μｍ以上の拡散長が必要になる。図１７の結果から、アニール時間が１２０分である場合、拡散長が７．２５μｍ以上となるためには３４０℃以上の熱処理が必要であることが分かる。
図１８は、アニール温度を４００℃に固定して、アニール時間と拡散長との関係を示す図である。図１８の結果から、アニール温度が４００℃である場合、拡散長が７．２５μｍ以上となるためには２０分以上の熱処理が必要であることが分かる。
図１９は、以上の結果をもとにして、拡散長が７．２５μｍ以上になるアニール温度とアニール時間とを調べた結果を示す図である。図１９に示すように、ｘ℃をアニール温度、ｙ分をアニール時間とした場合に、３４０≦ｘ≦４００が成り立つ範囲で、ｙ≧−１．６６６７ｘ＋６８６．６７が満たされる範囲、つまり図１９のハッチングが付された範囲では、拡散長が７．２５μｍ以上となる。つまり、上式の関係が満たされるように構成することにより、第１ピーク８１を有する第１部分と第２ピーク８２を有する第２部分との間の部分のＮ型不純物濃度を、半導体基板のＮ型不純物濃度よりも高くすることができる。
第１バッファ層８の形成後、図２０に示すように、半導体基板の裏面からプロトンと異なるＮ型不純物を注入することによって、半導体基板の上記第１面部分よりも浅い裏面側の第２面部分にＮ型の第２不純物層１４を形成する。第２不純物層１４は、第２バッファ層９となる層である。第２不純物層１４のＮ型不純物には例えばリン（Ｐ）が用いられ、第２不純物層１４のＮ型不純物の活性化率は、プロトンの活性化率よりも高くなっている。
第２不純物層１４の形成後、レーザーアニールなどのアニールで第２不純物層１４のＮ型不純物を活性化することにより、図２１に示すように、第２不純物層１４から第２バッファ層９を形成する第２活性化を行う。
第２バッファ層９の形成後、図２２に示すように、半導体基板の裏面からＰ型不純物を注入することによって、第２バッファ層９の裏面側に第２バッファ層９と隣接するＰ型の第３不純物層１５を形成する。第３不純物層１５は、コレクタ層１０となる層である。第３不純物層１５のＰ型不純物には例えばボロン（Ｂ）が用いられる。
第３不純物層１５の形成後、レーザーアニールなどのアニールで第３不純物層１５のＰ型不純物を活性化することにより、図２３に示すように、第３不純物層１５からコレクタ層１０を形成する第３活性化を行う。
なお、プロトン注入及びファーネスアニールと、リン注入及びレーザーアニールと、ボロン注入及びレーザーアニールとの順番は、各組において注入後にアニールを実施するのであれば入れ替えてもよく、製造上の簡便な方法が選択される。
その後、図２４に示すように、例えばスパッタなどでＡｌ／Ｔｉ／Ｎｉ／ＡｕやＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕなどの積層構造、または、これら原子のいずれかの単層構造を含むコレクタ電極１１を、半導体基板の裏面上に形成する。それから、コレクタ層１０及びコレクタ電極１１のコンタクト抵抗の低減のために熱処理を行う。
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、プロトンを注入する加速電圧の変更回数を１回にすることができ、２段階の加速電圧によってバッファ層を形成することができる。このため、加速電圧の変更回数が２回である従来の製造工程と比較して、加速電圧の変更に要する時間を半分程度に短縮することができるので、イオン注入機を用いた生産性を向上させることができる。
また本実施の形態１では、裏面と第１ピーク８１を有する第１部分との間の距離は４．０μｍ以下であり、第１ピーク８１を有する第１部分と第２ピーク８２を有する第２部分との間の距離は１４．５μｍ以上である。このような構成によれば、プロトンバッファ層で期待される、ターンオフ時のサージ電圧の抑制を実現することができる。
＜実施の形態２＞
図２５は、本実施の形態２に係る半導体装置の主要な構造を示す断面図である。実施の形態１に係る半導体装置はＩＧＢＴであったが、本実施の形態２に係る半導体装置はダイオードである。
図２５の半導体装置は、おもて面と裏面（主面）とを有する半導体基板を備え、当該半導体基板は、ドリフト層２１と、アノード層２２と、第１バッファ層２４と、第２バッファ層２５と、カソード層２６とを含む。
ドリフト層２１の導電型はＮ型である。本実施の形態２では、半導体基板のうち、アノード層２２と、第１バッファ層２４と、第２バッファ層２５と、カソード層２６以外の部分が、実質的にドリフト層２１となる。
アノード層２２は、半導体基板のおもて面に配設されており、ドリフト層２１のおもて面側にドリフト層２１と隣接して配設されている。アノード層２２の導電型はＰ型である。アノード電極２３は、アノード層２２上に配設されている。
第１バッファ層２４は、ドリフト層２１の裏面側にドリフト層２１と隣接して配設されている。第１バッファ層２４の導電型はＮ型であり、第１バッファ層２４の構成は、実施の形態１の第１バッファ層８の構成と実質的に同じである。
第２バッファ層２５は、第１バッファ層２４の裏面側に第１バッファ層２４と隣接して配設されている。第２バッファ層２５の導電型はＮ型であり、第２バッファ層２５の構成は、実施の形態１の第２バッファ層９の構成と実質的に同じである。
カソード層２６は、半導体基板の裏面に配設されており、第２バッファ層２５の裏面側に第２バッファ層２５と隣接して配設されている。カソード層２６の導電型はＮ型である。カソード電極２７は、半導体基板の裏面上、つまりカソード層２６の第２バッファ層２５と逆側部分に配設されている。
なお、本実施の形態２に係る半導体装置であるダイオードの製造方法は、実施の形態１に係る半導体装置であるＩＧＢＴの製造方法とほぼ同じであるため、その説明は省略する。
＜実施の形態２のまとめ＞
以上のような本実施の形態２に係る半導体装置は、実施の形態１の第１バッファ層８及び第２バッファ層９と実質的に同じである第１バッファ層２４及び第２バッファ層２５を有する。このため、実施の形態１と同様にイオン注入機を用いた生産性を向上させることができ、かつ、プロトンバッファ層で期待される、ターンオフ時のサージ電圧の抑制を実現することができる。
＜変形例＞
図２５のダイオードにはトレンチが設けられていない。しかしながら、本開示に係る半導体装置は、ＩＧＢＴのトレンチと同様にアノード層２２を貫通してドリフト層２１に到達するトレンチが形成され、トレンチの内部に絶縁膜を介してダミーゲート電極が形成されたダイオードであってもよい。また、本開示に係る半導体装置は、アノード層２２にＰＮ接合ダイオードとショットキーバリアダイオードとを組み合わせたＭＰＳ（Merged PiN Schottky）構造を有するＭＰＳダイオードであってもよい。
なお、図２５のダイオードでは、第２バッファ層２５の裏面の全体に亘ってＮ型のカソード層２６が設けられている。しかしながら、本開示に係る半導体装置は、Ｎ型のカソード層２６の代わりに、Ｎ型のカソード層及びＰ型のカソード層が半導体基板の面内方向に沿って交互に設けられたダイオードであってもよい。
また、本開示に係る半導体装置は、図１のベース層３の下にＮ＋層が設けられたＣＳＴＢＴ（Carrier Stored Trench Bipolar Transistor）であってもよい。また、本開示に係る半導体装置は、１つの半導体基板内にＩＧＢＴ領域とダイオード領域とが設けられた逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）であってもよい。また、以上の説明では、第２バッファ層９のＮ型不純物、及び、第２不純物層１４のＮ型不純物はリンであったが、これに限ったものではなく、例えばヒ素（Ａｓ）であってもよい。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１，２１ ドリフト層、８，２４ 第１バッファ層、９，２５ 第２バッファ層、１３ 第１不純物層、１４ 第２不純物層、８１ 第１ピーク、８２ 第２ピーク。

Claims (16)

  1. 主面を有する半導体基板を備え、
    前記半導体基板は、
    Ｎ型のドリフト層と、
    前記ドリフト層の前記主面側に前記ドリフト層と隣接して配設され、プロトンをＮ型不純物として含むＮ型の第１バッファ層と、
    前記第１バッファ層の前記主面側に前記第１バッファ層と隣接して配設され、プロトンと異なるＮ型不純物を含むＮ型の第２バッファ層と
    を含み、
    前記第１バッファ層は、
    前記主面から前記半導体基板の厚み方向に位置し、Ｎ型不純物濃度の第１ピークを有する第１部分と、
    前記主面から前記第１部分よりも遠くに位置し、Ｎ型不純物濃度の第２ピークを有する第２部分と
    を含み、
    前記主面と前記第１部分との間の距離は４．０μｍ以下であり、
    前記第１部分と前記第２部分との間の距離は１４．５μｍ以上であり、
    前記第１部分と前記第２部分との間の部分のＮ型不純物濃度は、前記ドリフト層のＮ型不純物濃度よりも高い、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第２バッファ層の前記Ｎ型不純物はリンを含む、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記第１ピークは、前記第２ピークよりも高い、半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記第２バッファ層のＮ型不純物濃度のピークは、前記第１ピークよりも高い、半導体装置。
  5. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記第１ピークの半値幅は、前記第２ピークの半値幅よりも小さく、
    前記第２バッファ層のＮ型不純物濃度のピークの半値幅は、前記第１ピークの半値幅よりも小さい、半導体装置。
  6. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記ドリフト層の比抵抗は、５０Ω・ｃｍ以上６７Ω・ｃｍ以下であり、
    前記ドリフト層の厚み、前記第１バッファ層の厚み、及び、前記第２バッファ層の厚みの合計は、１１０μｍ以上１３０μｍ以下である、半導体装置。
  7. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記ドリフト層の比抵抗は、９０Ω・ｃｍ以上１３０Ω・ｃｍ以下であり、
    前記ドリフト層の厚み、前記第１バッファ層の厚み、及び、前記第２バッファ層の厚みの合計は、１７０μｍ以上２１０μｍ以下である、半導体装置。
  8. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記ドリフト層の比抵抗は、１３０Ω・ｃｍ以上１８０Ω・ｃｍ以下であり、
    前記ドリフト層の厚み、前記第１バッファ層の厚み、及び、前記第２バッファ層の厚みの合計は、２００μｍ以上２６０μｍ以下である、半導体装置。
  9. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記ドリフト層の比抵抗は、２００Ω・ｃｍ以上３００Ω・ｃｍ以下であり、
    前記ドリフト層の厚み、前記第１バッファ層の厚み、及び、前記第２バッファ層の厚みの合計は、３４０μｍ以上４２０μｍ以下である、半導体装置。
  10. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記ドリフト層の比抵抗は、３００Ω・ｃｍ以上４００Ω・ｃｍ以下であり、
    前記ドリフト層の厚み、前記第１バッファ層の厚み、及び、前記第２バッファ層の厚みの合計は、４２０μｍ以上５２０μｍ以下である、半導体装置。
  11. 請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    前記ドリフト層の比抵抗は、６００Ω・ｃｍ以上８００Ω・ｃｍ以下であり、
    前記ドリフト層の厚み、前記第１バッファ層の厚み、及び、前記第２バッファ層の厚みの合計は、５８０μｍ以上７２０μｍ以下である、半導体装置。
  12. 主面を有するＮ型の半導体基板を準備する工程と、
    前記半導体基板の前記主面からプロトンをＮ型不純物として２つの加速電圧で注入することによって、前記半導体基板の前記主面側の第１面部分にＮ型の第１不純物層を形成する工程と
    を備え、
    前記第１不純物層は、
    前記主面から前記半導体基板の厚み方向に位置し、Ｎ型不純物濃度の第１ピークを有する第１部分と、
    前記主面から前記第１部分よりも遠くに位置し、Ｎ型不純物濃度の第２ピークを有する第２部分と
    を含み、
    前記主面と前記第１部分との間の距離は４．０μｍ以下であり、
    前記第１部分と前記第２部分との間の距離は１４．５μｍ以上であり、
    アニールでプロトンを活性化することにより、前記第１部分と前記第２部分との間の部分のＮ型不純物濃度を、前記半導体基板のＮ型不純物濃度よりも高くして、前記第１不純物層から第１バッファ層を形成する第１活性化を行う工程と、
    前記半導体基板の前記主面からプロトンと異なるＮ型不純物を注入することによって、前記半導体基板の前記第１面部分よりも浅い前記主面側の第２面部分にＮ型の第２不純物層を形成する工程と、
    アニールで前記第２不純物層の前記Ｎ型不純物を活性化することにより、前記第２不純物層から第２バッファ層を形成する第２活性化を行う工程と
    を備える、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法であって、
    前記第２不純物層の前記Ｎ型不純物の活性化率は、プロトンの活性化率よりも高い、半導体装置の製造方法。
  14. 請求項１２または請求項１３に記載の半導体装置の製造方法であって、
    前記第１活性化の工程にて、
    アニール温度が３４０℃以上、アニール時間が１２０分以上である、半導体装置の製造方法。
  15. 請求項１２または請求項１３に記載の半導体装置の製造方法であって、
    前記第１活性化の工程にて、
    アニール温度が４００℃以上、アニール時間が２０分以上である、半導体装置の製造方法。
  16. 請求項１２または請求項１３に記載の半導体装置の製造方法であって、
    前記第１活性化の工程にて、
    ｘ℃をアニール温度、ｙ分をアニール時間とした場合に、３４０≦ｘ≦４００が成り立つ範囲で、ｙ≧−１．６６６７ｘ＋６８６．６７が満たされる、半導体装置の製造方法。
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