CN113345959B - 半导体装置及半导体装置的制造方法 - Google Patents

Abstract

本发明涉及半导体装置及半导体装置的制造方法。目的在于提供一种提高半导体装置的生产率的技术。第1缓冲层包含：第1部分，其位于从主面起的半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及第2部分，其位于从主面起的与第1部分相比更远处，具有N型杂质浓度的第2峰值。主面与第1部分之间的距离小于或等于4.0μm，第1部分与第2部分之间的距离大于或等于14.5μm。第1部分与第2部分之间的部分的N型杂质浓度高于漂移层的N型杂质浓度。

Description

半导体装置及半导体装置的制造方法

技术领域

本发明涉及半导体装置及半导体装置的制造方法。

背景技术

就以往的纵型的半导体装置而言，要求在纵向(半导体基板的厚度方向)上施加了电压的情况下，使耗尽层从在半导体装置的表面侧配置的P型区域与N型区域的界面向背面侧的延伸在预先确定的深度停止。如果构成为这样使耗尽层的延伸停止，则能够抑制截止时(半导体装置从通电状态向非通电状态转换时)的浪涌电压、乃至由此产生的半导体装置的施加电压的振动(振荡)现象。

以使耗尽层在预先确定的深度停止为目的，提出了一种从半导体装置的背面侧注入质子而形成缓冲层的技术。具体而言，提出了如下技术，即，通过从最初注入时的加速电压将加速电压变更2次，即以3个阶段的加速电压注入质子，从而形成在从半导体装置的背面侧起的预先确定的深度具有3个峰值的缓冲层(例如专利文献1)。

专利文献1：国际公开第2014/065080号

但是，虽然也依赖于半导体装置的规格，但质子的注入需要2分钟左右的注入时间，用于进行质子注入的加速电压的变更需要5分钟左右的变更时间(切换时间)。因此，在以3个阶段的加速电压注入质子的情况下，即在从最初注入时的加速电压将加速电压变更2次的情况下，注入时间合计需要6分钟左右，与此相对，加速电压的变更时间合计也需要10分钟左右，需要比注入时间更多的时间。

如上所述，就为了形成缓冲层而至少将用于注入质子的加速电压变更2次的以往的半导体装置而言，由于加速电压的变更所需要的时间长，因此，使用了离子注入机的生产率有改善的余地。

发明内容

因此，本发明是鉴于上述问题而提出的，其目的在于提供一种提高半导体装置的生产率的技术。

本发明所涉及的半导体装置具有半导体基板，该半导体基板具有主面，其中，所述半导体基板包含：N型的漂移层；N型的第1缓冲层，其在所述漂移层的所述主面侧与所述漂移层相邻而配置，包含质子作为N型杂质；以及N型的第2缓冲层，其在所述第1缓冲层的所述主面侧与所述第1缓冲层相邻而配置，包含与质子不同的N型杂质，所述第1缓冲层包含：第1部分，其位于从所述主面起的所述半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及第2部分，其位于从所述主面起的与所述第1部分相比更远处，具有N型杂质浓度的第2峰值，所述主面与所述第1部分之间的距离小于或等于4.0μm，所述第1部分与所述第2部分之间的距离大于或等于14.5μm，所述第1部分与所述第2部分之间的部分的N型杂质浓度高于所述漂移层的N型杂质浓度。

发明的效果

根据本发明，第1缓冲层包含：第1部分，其位于从主面起的半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及第2部分，其位于从主面起的与第1部分相比更远处，具有N型杂质浓度的第2峰值，主面与第1部分之间的距离小于或等于4.0μm，第1部分与第2部分之间的距离大于或等于14.5μm，第1部分与第2部分之间的部分的N型杂质浓度高于漂移层的N型杂质浓度。根据这样的结构，能够提高半导体装置的生产率。

附图说明

图1是表示实施方式1所涉及的半导体装置的主要构造的剖面图。

图2是表示实施方式1所涉及的半导体装置的背面侧的杂质浓度的分布曲线(profile)的图。

图3是表示与本实施方式1所涉及的半导体装置对比的器件的模拟结果的图。

图4是表示模拟用器件的背面分布曲线的图。

图5是表示模拟用器件的模拟结果的图。

图6是表示模拟用器件的模拟结果的放大图。

图7是表示距离B与ΔVcep的关系的图。

图8是表示模拟用器件的背面分布曲线的图。

图9是表示模拟用器件的模拟结果的图。

图10是表示模拟用器件的模拟结果的放大图。

图11是表示距离A与ΔVcep的关系的图。

图12是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图13是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图14是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图15是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图16是表示在不同热处理条件下处理后的器件的背面分布曲线的图。

图17是表示退火温度与扩散长度的关系的图。

图18是表示退火时间与扩散长度的关系的图。

图19是表示对扩散长度大于或等于7.25μm时的退火温度与退火时间进行调查而得到的结果的图。

图20是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图21是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图22是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图23是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图24是表示实施方式1所涉及的半导体装置的制造方法的剖面图。

图25是表示实施方式2所涉及的半导体装置的主要构造的剖面图。

具体实施方式

下面，一边参照附图一边对实施方式进行说明。在下面的各实施方式中说明的特征是例示，并非所有的特征都是必须的。另外，在下面所示的说明中，在多个实施方式中对相同的结构要素标注相同或者类似的标号，主要对不同的结构要素进行说明。另外，在下面记载的说明中，“上”、“下”、“左”、“右”、“表”或者“背”等特定的位置和方向也并非必须与实际实施时的方向一致。另外，某个部分的浓度高于其他部分的浓度意味着例如某个部分的浓度的平均值高于其他部分的浓度的平均值。相反，某个部分的浓度低于其他部分的浓度意味着例如某个部分的浓度的平均值低于其他部分的浓度的平均值。

<实施方式1>

下面，对本实施方式1所涉及的半导体装置是IGBT(Insulated Gate BipolarTransistor)的例子进行说明。

图1是表示本实施方式1所涉及的半导体装置的主要构造的剖面图。图1的半导体装置具有半导体基板，该半导体基板具有表面和背面(主面)，该半导体基板包含漂移层1、基极层3、源极层4、扩散层5、第1缓冲层8、第2缓冲层9、集电极层10。

漂移层1的导电型是N型。在本实施方式1中，半导体基板中的除了基极层3、源极层4、扩散层5、第1缓冲层8、第2缓冲层9以及集电极层10以外的部分实质上成为漂移层1。

基极层3在漂移层1的表面侧与漂移层1相邻而配置。基极层3的导电型是P型。

源极层4以及扩散层5配置于半导体基板的表面，在基极层3的表面侧与基极层3相邻而配置。源极层4的导电型是N型，源极层4的N型杂质浓度高于漂移层1。扩散层5的导电型是P型，扩散层5的P型杂质浓度高于基极层3。

配置有从半导体基板的表面贯通源极层4以及基极层3而到达漂移层1的沟槽。在沟槽的内壁之上隔着绝缘膜6a配置有栅极电极2。在栅极电极2、绝缘膜6a以及源极层4的至少一部分之上配置有绝缘膜6b，在绝缘膜6b、源极层4以及扩散层5的至少一部分之上配置有发射极电极7。

第1缓冲层8在漂移层1的背面侧与漂移层1相邻而配置。第1缓冲层8的导电型是N型，第1缓冲层8包含质子作为N型杂质。在本实施方式1中，第1缓冲层8的N型杂质浓度高于漂移层1。

第2缓冲层9在第1缓冲层8的背面侧与第1缓冲层8相邻而配置。第2缓冲层9包含与质子不同的N型杂质，第2缓冲层9的导电型是N型。在本实施方式1中，第2缓冲层9的N型杂质是磷，第2缓冲层9的N型杂质浓度高于第1缓冲层8。

集电极层10配置于半导体基板的背面，在第2缓冲层9的背面侧与第2缓冲层9相邻而配置。集电极层10的导电型是P型。

集电极电极(collector electrode)11配置于半导体基板的背面之上，即集电极层10的与第2缓冲层9相反侧部分。

第2缓冲层9与第1缓冲层8同样地，具有抑制截止时的浪涌电压、振荡以及降低漏电流的功能。这里，关于基于加热得到的激活率，磷的激活率是70～100％左右，质子的激活率是0.5～2％左右。因此，在注入磷离子之后进行加热而形成第2缓冲层9这一做法相比于形成包含与该磷离子等同的质子的第1缓冲层8这一做法，能够减少离子注入量以及注入时间。即，通过形成第2缓冲层9，从而能够缩短用于形成整个缓冲层的离子注入时间，因此能够提高使用了离子注入机的生产率。

构成为，漂移层1的电阻率大于或等于50Ω·cm且小于或等于67Ω·cm，漂移层1的厚度、第1缓冲层8的厚度以及第2缓冲层9的厚度的合计值(下面记为“三层厚度合计值”)大于或等于110μm且小于或等于130μm。通过模拟确认了：在这样构成的情况下，能够实现1200V的耐压等级的IGBT。另外，确认了：在将基极层3的峰值浓度设为8.0E16～5.0E17/cm³的情况下，电流开始从集电极流向发射极时的栅极的阈值电压Vth大约为6V。

图2是表示本实施方式1所涉及的半导体装置的背面侧的杂质浓度的分布曲线的图。第1缓冲层8包含：第1部分，其位于从半导体基板的背面起的半导体基板的厚度方向上，具有N型杂质浓度的第1峰值81；以及第2部分，其位于从半导体基板的背面起的与第1部分相比更远处，具有N型杂质浓度的第2峰值82。这里所说的峰值相当于杂质浓度的局部最大值(峰值)。第1峰值81的第1部分与第2峰值82的第2部分之间的部分的N型杂质浓度高于漂移层1的N型杂质浓度。

此外，优选第1峰值81高于第2峰值82。根据这样的结构，由于第1峰值81与第2峰值82的关系是越接近背面则N型杂质浓度越高，因此，将第1峰值81以及第2峰值82的最大值连接的包络线接近于高斯分布。由此，即使降低第2峰值82的杂质的注入量，也能够抑制截止时的浪涌电压。其结果，能够降低用于形成第1缓冲层8的质子的注入量，因此能够提高使用了离子注入机的生产率。另外，N型杂质浓度的第1峰值81例如是1.0E15/cm³～5.0E15/cm³，N型杂质浓度的第2峰值82例如是2.0E14/cm³～1.0E15/cm³。

另外，在本实施方式1中，第2缓冲层9的N型杂质浓度的峰值91高于第1缓冲层8的N型杂质浓度的第1峰值81。而且，关于表示杂质的深度方向的扩展的从峰值浓度变为一半的半高宽，第1峰值81的半高宽小于第2峰值82的半高宽，第2缓冲层9的峰值91的半高宽小于第1峰值81的半高宽。

根据这样的结构，峰值91、第1峰值81以及第2峰值82的关系是，越接近背面，则N型杂质浓度越高，杂质的深度方向的扩展越小，因此，将峰值91、第1峰值81以及第2峰值82的最大值连接的包络线接近高斯分布。由此，即使降低第1峰值81以及第2峰值82的杂质的注入量，也能够抑制截止时的浪涌电压。其结果，能够进一步降低用于形成第1缓冲层8以及第2缓冲层9的质子的注入量，因此能够进一步提高使用了离子注入机的生产率。此外，第2缓冲层9的N型杂质浓度的峰值91例如是1.0E16/cm³～8.0E16/cm³。另外，峰值91的半高宽例如是0.3μm左右，第1峰值81的半高宽例如是1.6μm左右，第2峰值82的半高宽例如是2.7μm左右。

这里，如图2所示，将从半导体基板的背面至第1峰值81的第1部分为止的距离设为A，将从第1峰值81的第1部分至第2峰值82的第2部分为止的距离设为B。本实施方式1所涉及的第1缓冲层8以A≤4.0μm、B≥14.5μm成立的方式构成。在该情况下，能够抑制截止时的浪涌电压。下面使用图3～图11对此进行说明。

图3是表示针对具有第2缓冲层9而不具有第1缓冲层8的与本实施方式1所涉及的半导体装置进行对比的器件，进行了对浪涌电压进行调查的器件模拟时的结果的图。在图3中，示出了截止时的发射极与集电极之间的电压Vce、以及集电极电流Ic的随时间的变化。此外，作为模拟用器件，设为额定电压以及额定电流是1200V以及175A、晶片的厚度是110μm、电阻率是67Ω·cm、表面的构造是沟槽构造的IGBT。

如图3所示，就不具有第1缓冲层8的IGBT而言，在截止时，电压Vce产生比较大的浪涌电压以及振荡。具体而言，在电压Vce一度达到峰值(Vcepa)附近而出现了拐点之后，耗尽层到达背面侧，由此产生浪涌电压以及电压的大的峰值即突出(Vcepb)。进行了用于抑制该突出(Vcepb)的模拟。

首先，如图4所示，准备了具有第1缓冲层8以及第2缓冲层9且具有上述距离B的长度不同的背面分布曲线的多个器件。作为模拟用器件，除了第1缓冲层8之外，与图3的器件大致相同。第1缓冲层8的分布曲线是针对根据实测结果制成的器件而对具有B的长度的第2部分进行加工而形成的。此外，从背面至第1峰值81的部分为止的距离A固定为3.5μm。

图5是表示与图3的器件同样地针对图4的器件进行了对浪涌电压进行调查的器件模拟时的结果的图。图6是将图5的一部分放大后的放大图。此外，在图6中，为了不使附图复杂化，将Vcepa的标号设为一个。

针对图6的7E-7～8E-7秒[s]的时间中的拐点前的电压Vce的峰值Vcepa与8E-7秒～9E-7[s]的时间中的拐点后的电压Vce的最大值Vcepb，计算出了ΔVcep＝Vcepb-Vcepa。设置以下基准进行了调查，即，如果ΔVcep为正，则发生有可能导致半导体装置的耐压击穿的电压突出，如果ΔVcep小于或等于0，则未发生该突出。

图7是表示距离B与ΔVcep的关系的图。在距离B大于或等于14.5μm的情况下，ΔVcep为负，抑制了有可能导致半导体装置的耐压击穿的电压突出的发生。因此，如果构成为距离B大于或等于14.5μm，则能够抑制浪涌电压的上升。

接下来，如图8所示，准备了具有第1缓冲层8以及第2缓冲层9且具有上述距离A的长度不同的背面分布曲线的多个器件。作为模拟用器件，除了第1缓冲层8之外，与图3的器件大致相同。第1缓冲层8的分布曲线是针对根据实测结果制成的器件而对具有A长度的第1部分进行加工而形成的。此外，从第1峰值81的第1部分至第2峰值82的第2部分为止的距离B固定为14.5μm。

图9是示出了与图3的器件同样地针对图8的器件进行了对浪涌电压进行调查的器件模拟时的结果的图。图10是将图9的一部分放大后的放大图。图11是表示距离A与ΔVcep的关系的图。在距离A小于或等于4.0μm的情况下，ΔVcep为负，抑制了有可能导致半导体装置的耐压击穿的电压突出的发生。因此，如果构成为距离A小于或等于4.0μm，则能够抑制浪涌电压的上升。

由此可知，本实施方式1所涉及的第1缓冲层8以A≤4.0μm、B≥14.5μm成立的方式构成，因此能够抑制截止时的浪涌电压。

接下来，通过模拟确认了如下情况，即，距离A以及距离B满足上述关系且具有下述的漂移层1的电阻率以及三层厚度合计值的构造具有对引起截止振荡的浪涌电压进行抑制的效果，并且具有下述的耐压。

例如，在漂移层1的电阻率大于或等于90Ω·cm且小于或等于130Ω·cm、三层厚度合计值大于或等于170μm且小于或等于210μm的情况下，能够实现1700V的耐压等级的IGBT。在漂移层1的电阻率大于或等于130Ω·cm且小于或等于180Ω·cm、三层厚度合计值大于或等于200μm且小于或等于260μm的情况下，能够实现2000V的耐压等级的IGBT。

在漂移层1的电阻率大于或等于200Ω·cm且小于或等于300Ω·cm、三层厚度合计值大于或等于340μm且小于或等于420μm的情况下，能够实现3300V的耐压等级的IGBT。在漂移层1的电阻率大于或等于300Ω·cm且小于或等于400Ω·cm、三层厚度合计值大于或等于420μm且小于或等于520μm的情况下，能够实现4500V的耐压等级的IGBT。在漂移层1的电阻率大于或等于600Ω·cm且小于或等于800Ω·cm、三层厚度合计值大于或等于580μm且小于或等于720μm的情况下，能够实现6500V的耐压等级的IGBT。

<制造方法>

下面，对本实施方式1所涉及的半导体装置的制造方法进行说明。首先，准备具有表面和背面(主面)的半导体基板，在该半导体基板的表面侧的部分形成表面构造。此外，表面构造的制造方法与通常的IGBT的制造方法相同，因此省略其说明。

图12是表示在半导体基板形成表面构造的表面工艺结束的时间点的构造的图。在该时间点，半导体基板、乃至漂移层1的厚度比较大，半导体基板的厚度与裸晶片的厚度大致相同，例如是700μm左右。

如图13所示，通过研磨机、湿蚀刻将半导体基板的背面研磨至所希望的厚度。接着，如图14所示，在将质子(H)注入至满足上述距离A以及距离B的第2部分之后，对加速电压进行变更，将质子注入至满足上述距离A的第1部分。这样，通过以2个加速电压从半导体基板的背面将质子作为N型杂质进行注入，从而在半导体基板的背面侧的第1面部分形成N型的第1杂质层13。由此形成的第1杂质层13是成为第1缓冲层8的层，与第1缓冲层同样地，包含具有第1峰值81的第1部分和具有第2峰值82的第2部分。此外，也可以不使用加速电压的变更，而是使用注入角度的变更、或吸收器。在该情况下，能够进行第1部分以及第2部分的注入深度的控制以及注入时间的缩短。

在形成第1杂质层13之后，通过300℃左右至500℃左右的温度的炉内退火进行质子的激活，从而如图15所示，进行从第1杂质层13形成第1缓冲层8的第1激活。这里，为了使得在第1部分与第2部分之间的部分没有晶体缺陷而存在大于或等于半导体基板的N型杂质浓度的杂质，需要使第1激活的热处理最佳化。

图16是表示以1000keV、5.0E13的量注入质子，在不同的热处理条件下处理后的多个器件的背面分布曲线的图。

图17是将从峰值起向背面侧延伸的第1缓冲层8的浓度成为小于或等于半导体基板的浓度的距离设为扩散长度，将退火时间固定为120分钟，示出退火温度与扩散长度的关系的图。如上所述，具有第1峰值81的第1部分与具有第2峰值82的第2部分之间的距离需要大于或等于14.5μm，质子从第1部分以及第2部分扩散。因此，为了使第1部分与第2部分之间的部分的N型杂质浓度高于半导体基板的N型杂质浓度，需要大于或等于上述距离(14.5μm)的一半即7.25μm的扩散长度。根据图17的结果可知，在退火时间是120分钟的情况下，为了使扩散长度大于或等于7.25μm，需要进行大于或等于340℃的热处理。

图18是将退火温度固定为400℃，示出退火时间与扩散长度的关系的图。根据图18的结果可知，在退火温度是400℃的情况下，为了使扩散长度大于或等于7.25μm，需要大于或等于20分钟的热处理。

图19是表示基于以上结果对扩散长度大于或等于7.25μm的退火温度与退火时间进行调查而得到的结果的图。如图19所示，在将x℃设为退火温度、将y分钟设为退火时间的情况下，在340≤x≤400成立且满足y≥-1.6667x+686.67的范围，即，在图19的附加了阴影线的范围，扩散长度大于或等于7.25μm。即，通过构成为满足上式的关系，能够使具有第1峰值81的第1部分和具有第2峰值82的第2部分之间的部分的N型杂质浓度高于半导体基板的N型杂质浓度。

在形成第1缓冲层8之后，如图20所示，通过从半导体基板的背面注入与质子不同的N型杂质，从而在半导体基板的与上述第1面部分相比更浅的背面侧的第2面部分形成N型的第2杂质层14。第2杂质层14是成为第2缓冲层9的层。第2杂质层14的N型杂质例如使用磷(P)，第2杂质层14的N型杂质的激活率高于质子的激活率。

在形成第2杂质层14之后通过激光退火等退火对第2杂质层14的N型杂质进行激活，由此，如图21所示，进行从第2杂质层14形成第2缓冲层9的第2激活。

在形成第2缓冲层9之后，如图22所示，通过从半导体基板的背面注入P型杂质，从而在第2缓冲层9的背面侧形成与第2缓冲层9相邻的P型的第3杂质层15。第3杂质层15是成为集电极层10的层。第3杂质层15的P型杂质例如使用硼(B)。

在形成第3杂质层15之后通过激光退火等退火对第3杂质层15的P型杂质进行激活，由此，如图23所示，进行从第3杂质层15形成集电极层10的第3激活。

此外，关于质子注入以及炉内退火、磷注入以及激光退火、硼注入以及激光退火的顺序，只要在各组中是注入后实施退火，则也可以调换，选择制造上简便的方法。

然后，如图24所示，例如通过溅射等在半导体基板的背面之上形成包含Al/Ti/Ni/Au、AlSi/Ti/Ni/Au等层叠构造或者这些原子的任一者的单层构造在内的集电极电极11。然后，为了降低集电极层10以及集电极电极11的接触电阻，进行热处理。

<实施方式1的总结>

根据以上的本实施方式1所涉及的半导体装置，能够将注入质子的加速电压的变更次数设为1次，能够通过2阶段的加速电压形成缓冲层。因此，与加速电压的变更次数是2次的以往的制造工序相比，能够将加速电压的变更所需要的时间缩短至一半左右，因此能够提高使用了离子注入机的生产率。

另外，在本实施方式1中，背面与具有第1峰值81的第1部分之间的距离小于或等于4.0μm，具有第1峰值81的第1部分与具有第2峰值82的第2部分之间的距离大于或等于14.5μm。根据这样的结构，能够实现在质子缓冲层中期待的截止时的浪涌电压的抑制。

<实施方式2>

图25是表示本实施方式2所涉及的半导体装置的主要构造的剖面图。实施方式1所涉及的半导体装置是IGBT，但本实施方式2所涉及的半导体装置是二极管。

图25的半导体装置具有半导体基板，该半导体基板具有表面和背面(主面)，该半导体基板包含漂移层21、阳极层22、第1缓冲层24、第2缓冲层25、阴极层26。

漂移层21的导电型是N型。在本实施方式2中，半导体基板中的除了阳极层22、第1缓冲层24、第2缓冲层25、阴极层26以外的部分实质上成为漂移层21。

阳极层22配置于半导体基板的表面，在漂移层21的表面侧与漂移层21相邻而配置。阳极层22的导电型是P型。阳极电极23配置于阳极层22之上。

第1缓冲层24在漂移层21的背面侧与漂移层21相邻而配置。第1缓冲层24的导电型是N型，第1缓冲层24的结构与实施方式1的第1缓冲层8的结构实质上相同。

第2缓冲层25在第1缓冲层24的背面侧与第1缓冲层24相邻而配置。第2缓冲层25的导电型是N型，第2缓冲层25的结构与实施方式1的第2缓冲层9的结构实质上相同。

阴极层26配置于半导体基板的背面，在第2缓冲层25的背面侧与第2缓冲层25相邻而配置。阴极层26的导电型是N型。阴极电极27配置于半导体基板的背面之上即阴极层26的与第2缓冲层25相反侧部分。

此外，本实施方式2所涉及的半导体装置即二极管的制造方法与实施方式1所涉及的半导体装置即IGBT的制造方法大致相同，因此省略其说明。

<实施方式2的总结>

如上所述的本实施方式2所涉及的半导体装置具有与实施方式1的第1缓冲层8以及第2缓冲层9实质上相同的第1缓冲层24以及第2缓冲层25。因此，与实施方式1同样地，能够提高使用了离子注入机的生产率，并且能够实现在质子缓冲层中期望的截止时的浪涌电压的抑制。

<变形例>

在图25的二极管未设置沟槽。但是，本发明所涉及的半导体装置也可以是如下的二极管，即，与IGBT的沟槽同样地形成有贯通阳极层22而到达漂移层21的沟槽，在沟槽的内部隔着绝缘膜而形成有哑栅极电极。另外，本发明所涉及的半导体装置也可以是在阳极层22具有将PN结二极管与肖特基势垒二极管组合而成的MPS(Merged PiN Schottky)构造的MPS二极管。

此外，就图25的二极管而言，遍及第2缓冲层25的整个背面而设置有N型的阴极层26。但是，本发明所涉及的半导体装置也可以是取代N型的阴极层26而使N型的阴极层以及P型的阴极层沿半导体基板的面内方向交替设置的二极管。

另外，本发明所涉及的半导体装置也可以是在图1的基极层3之下设置有N+层的CSTBT(Carrier Stored Trench Bipolar Transistor)。另外，本发明所涉及的半导体装置也可以是在一个半导体基板内设置有IGBT区域和二极管区域的反向导通IGBT(RC-IGBT)。另外，在以上的说明中，第2缓冲层9的N型杂质以及第2杂质层14的N型杂质是磷，但并不限于此，例如也可以是砷(As)。

此外，能够自由地对各实施方式以及各变形例进行组合，或者适当地对各实施方式以及各变形例进行变形、省略。

标号的说明

1、21漂移层，8、24第1缓冲层，9、25第2缓冲层，13第1杂质层，14第2杂质层，81第1峰值，82第2峰值。

Claims (18)

1.一种半导体装置，其具有半导体基板，该半导体基板具有背面，其中，

所述半导体基板包含：

N型的漂移层；

N型的第1缓冲层，其在所述背面侧与所述漂移层相邻而配置，包含质子作为N型杂质；以及

N型的第2缓冲层，其在所述背面侧与所述第1缓冲层相邻而配置，包含与质子不同的N型杂质，

所述第1缓冲层包含：

第1部分，其位于从所述背面起的所述半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及

第2部分，其位于从所述背面起的与所述第1部分相比在所述厚度方向上更远处，具有N型杂质浓度的第2峰值，

所述背面与所述第1部分之间的距离小于或等于4.0μm，

所述第1部分与所述第2部分之间的距离大于或等于14.5μm，

所述第1部分与所述第2部分之间的部分的N型杂质浓度高于所述漂移层的N型杂质浓度。

2.根据权利要求1所述的半导体装置，其中，

所述第2缓冲层的所述N型杂质包含磷。

3.根据权利要求1所述的半导体装置，其中，

所述第1峰值高于所述第2峰值。

4.根据权利要求2所述的半导体装置，其中，

所述第1峰值高于所述第2峰值。

5.根据权利要求3所述的半导体装置，其中，

所述第2缓冲层的N型杂质浓度的峰值高于所述第1峰值。

6.根据权利要求4所述的半导体装置，其中，

所述第2缓冲层的N型杂质浓度的峰值高于所述第1峰值。

7.根据权利要求1至6中任一项所述的半导体装置，其中，

所述第1峰值的半高宽小于所述第2峰值的半高宽，

所述第2缓冲层的N型杂质浓度的峰值的半高宽小于所述第1峰值的半高宽。

8.根据权利要求1至6中任一项所述的半导体装置，其中，

所述漂移层的电阻率大于或等于50Ω·cm且小于或等于67Ω·cm，

所述漂移层的厚度、所述第1缓冲层的厚度以及所述第2缓冲层的厚度的合计值大于或等于110μm且小于或等于130μm。

9.根据权利要求1至6中任一项所述的半导体装置，其中，

所述漂移层的电阻率大于或等于90Ω·cm且小于或等于130Ω·cm，

所述漂移层的厚度、所述第1缓冲层的厚度以及所述第2缓冲层的厚度的合计值大于或等于170μm且小于或等于210μm。

10.根据权利要求1至6中任一项所述的半导体装置，其中，

所述漂移层的电阻率大于或等于130Ω·cm且小于或等于180Ω·cm，

所述漂移层的厚度、所述第1缓冲层的厚度以及所述第2缓冲层的厚度的合计值大于或等于200μm且小于或等于260μm。

11.根据权利要求1至6中任一项所述的半导体装置，其中，

所述漂移层的电阻率大于或等于200Ω·cm且小于或等于300Ω·cm，

所述漂移层的厚度、所述第1缓冲层的厚度以及所述第2缓冲层的厚度的合计值大于或等于340μm且小于或等于420μm。

12.根据权利要求1至6中任一项所述的半导体装置，其中，

所述漂移层的电阻率大于或等于300Ω·cm且小于或等于400Ω·cm，

所述漂移层的厚度、所述第1缓冲层的厚度以及所述第2缓冲层的厚度的合计值大于或等于420μm且小于或等于520μm。

13.根据权利要求1至6中任一项所述的半导体装置，其中，

所述漂移层的电阻率大于或等于600Ω·cm且小于或等于800Ω·cm，

所述漂移层的厚度、所述第1缓冲层的厚度以及所述第2缓冲层的厚度的合计值大于或等于580μm且小于或等于720μm。

14.一种半导体装置的制造方法，其具有以下工序：

准备具有背面的N型的半导体基板；以及

以2个加速电压从所述半导体基板的所述背面将质子作为N型杂质进行注入，由此在所述半导体基板的所述背面侧的第1面部分形成N型的第1杂质层，

所述第1杂质层包含：

第1部分，其位于从所述背面起的所述半导体基板的厚度方向上，具有N型杂质浓度的第1峰值；以及

第2部分，其位于从所述背面起的与所述第1部分相比在所述厚度方向上更远处，具有N型杂质浓度的第2峰值，

所述背面与所述第1部分之间的距离小于或等于4.0μm，

所述第1部分与所述第2部分之间的距离大于或等于14.5μm，

该半导体装置的制造方法具有以下工序：

通过退火将质子激活，由此使所述第1部分与所述第2部分之间的部分的N型杂质浓度高于所述半导体基板的N型杂质浓度，进行从所述第1杂质层形成第1缓冲层的第1激活；

通过从所述半导体基板的所述背面注入与质子不同的N型杂质，从而在所述半导体基板的与所述第1面部分相比更浅的所述背面侧的第2面部分形成N型的第2杂质层；以及

通过退火将所述第2杂质层的所述N型杂质激活，进行从所述第2杂质层形成第2缓冲层的第2激活。

15.根据权利要求14所述的半导体装置的制造方法，其中，

所述第2杂质层的所述N型杂质的激活率高于质子的激活率。

16.根据权利要求14或15所述的半导体装置的制造方法，其中，

在所述第1激活的工序中，

退火温度大于或等于340℃，退火时间大于或等于120分钟。

17.根据权利要求14或15所述的半导体装置的制造方法，其中，

在所述第1激活的工序中，

退火温度大于或等于400℃，退火时间大于或等于20分钟。

18.根据权利要求14或15所述的半导体装置的制造方法，其中，

在所述第1激活的工序中，

在将x℃设为退火温度、将y分钟设为退火时间的情况下，在340≤x≤400成立的范围满足y≥-1.6667x+686.67。