CN108074977A - 半导体装置及其制造方法 - Google Patents

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高桥彻雄
金田充
上马场龙
西康
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Abstract

本发明提供以兼顾泄漏电流抑制和SCSOA的方式改善后的半导体装置及其制造方法。半导体装置(20)具备：漂移层(1)，其由第一导电型的半导体材料形成；MOSFET部(22)，其包含在漂移层(1)的表面设置的p型基极层(2)；第一n型缓冲层(8)，其设置于漂移层(1)的背面；以及第二n型缓冲层(11)，其设置于第一n型缓冲层(8)的背面且杂质浓度高。第一n型缓冲层(8)与漂移层(1)相比杂质浓度高，每单位面积的电活性的杂质的总量小于或等于1.0×1012cm‑2。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置。
背景技术
以往，例如，如日本特开2011-119542号公报公开所示，已知一种IGBT，该IGBT在漂移层背面侧设置有杂质浓度不同的2层缓冲层。该公报涉及的IGBT具备：与IGBT所具有的p+集电极层远离侧的低杂质浓度缓冲层；以及与p+集电极层接近侧的高杂质浓度缓冲层。
在该公报涉及的技术中，其特征之一是，低杂质浓度缓冲层与高杂质浓度缓冲层的合计厚度和总杂质量落在一定范围。在该公报的0022段，关于作为低杂质浓度缓冲层的缓冲层24的具体构造，记载了杂质浓度为2×1016cm-3，厚度为40μm，总杂质量为8×1013cm-2。
专利文献1：日本特开2011-119542号公报
以下，针对上述现有技术涉及的与p+集电极层远离侧的低杂质浓度缓冲层，从在漂移层形成得深的杂质浓度相对低的缓冲层这一含义出发，也称为“深的低浓度缓冲层”。另外，以下，针对上述现有技术涉及的与p+集电极层接近侧的高杂质浓度缓冲层，从在漂移层形成得浅的杂质浓度相对高的缓冲层这一含义出发，也称为“浅的高浓度缓冲层”。
在没有设置浅的高浓度缓冲层的情况下，深的低浓度缓冲层的杂质浓度越低，IGBT的泄漏电流越显著变大。如果设置了浅的高浓度缓冲层，则有如下优点，即，即使在深的低浓度缓冲层的杂质浓度低的情况下，泄漏电流也被抑制得充分小。
另一方面，如果将深的低浓度缓冲层的杂质浓度提高，则有如下缺点，即，在短路电流断路时的安全动作区域，漂移层背面侧的电场变得过高。短路电流断路时的安全动作区域是开关元件的性能之一，也称为SCSOA(Short Circuit Safe Operating Area)。虽然需要将深的低浓度缓冲层的杂质浓度设计为适当的范围，但上述日本特开2011-119542号公报仅公开了某种程度的高浓度，没有充分考虑SCSOA。
发明内容
本发明就是为了解决上述那样的课题而提出的，其目的在于提供一种改进了SCSOA的半导体装置及其制造方法。
另外，在上述日本特开2011-119542号公报中，没有关于浅的高浓度缓冲层和深的低浓度缓冲层的掺杂剂和制造方法的具体说明。本申请的发明人经过深入研究，结果发现了在对具备浅的高浓度缓冲层和深的低浓度缓冲层的半导体装置进行制造这一方面优选的方法。
本发明就是为了解决上述那样的课题而提出的，其目的在于提供一种用于对具备浅的高浓度缓冲层和深的低浓度缓冲层的半导体装置进行制造的优选的制造方法。
另外，开关元件的性能之一为反向偏置安全动作区域(Reverse Bias SafeOperation Area：RBSOA)。本申请的发明人经过深入研究，结果发现了满足良好的RBSOA的优选构造。
本发明的其它目的在于提供一种改进了RBSOA的半导体装置。
第一技术方案涉及的半导体装置具备：
漂移层，其由第一导电型的半导体材料形成；
MOSFET部，其设置于所述漂移层的表面，包含与所述漂移层进行pn接合的第二导电型的半导体层；
第一缓冲层，其设置于所述漂移层的背面，呈所述第一导电型，与所述漂移层相比杂质浓度高，每单位面积的电活性的杂质的总量小于或等于1.0×1012cm-2；以及
第二缓冲层，其设置于所述第一缓冲层的背面，呈所述第一导电型，与所述第一缓冲层相比杂质浓度高。
第二技术方案涉及的半导体装置的制造方法具备：
准备在表面具备MOSFET部的漂移层的工序；
第一缓冲层形成工序，通过在所述漂移层的背面将质子离子注入至第一深度，从而形成厚度方向的杂质浓度分布具有第一浓度峰值的第一缓冲层；以及
第二缓冲层形成工序，通过在所述第一缓冲层的背面将V族元素离子注入至比所述第一深度浅的第二深度，从而形成厚度方向的杂质浓度分布具有比所述第一浓度峰值高的第二浓度峰值的第二缓冲层。
第三技术方案涉及的半导体装置具备：
漂移层；
由第一导电型的半导体材料形成的漂移层；
单元部，其设置于所述漂移层的表面；
外周部，其设置于所述漂移层的表面的所述单元部的周围；
缓冲层，其设置于所述漂移层的背面，呈所述第一导电型；以及
集电极层，其是在所述缓冲层的背面跨越所述单元部的正下方区域和所述外周部的正下方区域而设置的，呈第二导电型，所述外周部的正下方区域的杂质浓度比所述单元部的正下方区域的杂质浓度低。
发明的效果
根据第一技术方案，由于适当地确定了第一缓冲层所具有的杂质浓度的上限值以使得能够抑制半导体装置内部的最大电场，因此能够将SCSOA维持为优异的特性。
根据第二技术方案，通过根据所需要的缓冲层的构造适当地区分使用掺杂剂，从而容易在漂移层背面的深的区域和浅的区域分别高精度地形成第一、二缓冲层。
根据第三技术方案，能够防止空穴从单元部的外侧向单元部的供给而改善RBSOA。与此相伴，能够通过使杂质浓度低的集电极层存在于栅极配线部的正下方区域而防止反向耐压的降低。
附图说明
图1是表示本发明的实施方式1涉及的半导体装置的图。
图2是表示本发明的实施方式1涉及的半导体装置的杂质浓度分布的曲线图。
图3是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图4是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图5是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图6是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图7是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图8是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图9是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图10是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图11是用于说明本发明的实施方式1涉及的半导体装置的作用效果的曲线图。
图12是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图13是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图14是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图15是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图16是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图17是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图18是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图19是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图20是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图21是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图22是用于说明本发明的实施方式1涉及的半导体装置的制造方法的图。
图23是表示与本发明的实施方式1相对的对比例涉及的半导体装置的图。
图24是表示与本发明的实施方式1相对的对比例涉及的半导体装置的杂质浓度分布的曲线图。
图25是表示本发明的实施方式2涉及的半导体装置的图。
图26是表示本发明的实施方式2的变形例涉及的半导体装置的图。
标号的说明
1衬底(漂移层)，2p型基极层，3n+型发射极层，4沟槽栅极，5p+型层，6层间绝缘膜，7发射极电极，8第一n型缓冲层，9集电极层，10集电极(collector)电极(electrode)，11第二n型缓冲层，12保护环，13栅极配线，14集电极层，20、120、50、150半导体装置，22MOSFET部，62单元部，64栅极配线部，66耐压保持部，68外周部
具体实施方式
实施方式1.
图1是表示本发明的实施方式1涉及的半导体装置20的图。实施方式1涉及的半导体装置20是具备沟槽栅极的绝缘栅型双极晶体管(IGBT)。在图1中，半导体装置20具备衬底1。衬底1由硅构成且具有n型的导电性。由于衬底1作为IGBT的漂移层1发挥功能，因此以下将衬底1也称为漂移层1。
在漂移层1之上，通过表面工艺设置有MOSFET部22。MOSFET部22具备：p型基极层2、n+型发射极层3、沟槽栅极4、p+型层5、层间绝缘膜6、以及发射极电极7。p型基极层2设置于漂移层1的表面。p型基极层2与漂移层1进行pn接合，形成耗尽层。多个n+型发射极层3跨越p型基极层2的表面的多个位置而间隔开地形成。沟槽栅极4是将各个n+型发射极层3贯通而设置的。p+型层5在p型基极层2的表面设置于多个n+型发射极层3之间。层间绝缘膜6将n+型发射极层3和沟槽栅极4的表面侧覆盖。发射极电极7将层间绝缘膜6和p+型层5的表面覆盖。
在漂移层1的背面侧设置有第一n型缓冲层8和第二n型缓冲层11。第一n型缓冲层8是杂质浓度低、形成至漂移层1的深的区域的n型缓冲层。第一n型缓冲层8是通过使用离子注入机将质子注入至漂移层1的背面而制造的。具体而言，第一n型缓冲层8是通过使用质子注入机，作为一个例子，以最大达到1500keV的方式改变加速电压而进行多次注入而形成的。在实施方式1中，设为从离子注入前的漂移层1背面起至30μm左右的深度为止形成第一n型缓冲层8。
第二n型缓冲层11是在漂移层1的背面侧的浅的区域形成的层，与第一n型缓冲层8相比杂质浓度高。第二n型缓冲层11是通过将磷或砷向形成有第一n型缓冲层8后的漂移层1背面进行离子注入，利用热处理使其激活而形成的。
在第二n型缓冲层11的背面设置有p型的集电极层9。在集电极层9的背面进一步设置有集电极电极10。
图2是表示本发明的实施方式1涉及的半导体装置20的杂质浓度分布的曲线图。在图2中示出半导体装置20的漂移层1的背面侧的杂质浓度分布。最背面侧的集电极层9具有最高的杂质浓度。与集电极层9相比更接近漂移层1的第二n型缓冲层11具有约4×1016cm-3的杂质浓度峰值。与第二n型缓冲层11相比更接近漂移层1的第一n型缓冲层8具有多个浓度峰值，具体而言具有4个浓度峰值。第一n型缓冲层8具有的4个浓度峰值中的最接近第二n型缓冲层11的浓度峰值约为1.0×1015cm-3。其余3个浓度峰值分别成为随着远离第二n型缓冲层11而逐渐变低的值。
此外，对第一n型缓冲层8和第二n型缓冲层11各自的厚度进行例示。作为一个例子，也可以是如在后述的图10和图11所示的模拟中设定的那样，将形成第一n型缓冲层8时的质子的注入深度设为30μm左右，将第二n型缓冲层11的厚度设为约1μm～几μm左右。第一n型缓冲层8的厚度为从作为质子注入深度的30μm减去第二n型缓冲层11和集电极层9的合计厚度所得到的值。
以下，对实施方式1涉及的半导体装置20的作用效果进行说明。图3～图11是用于说明本发明的实施方式1涉及的半导体装置20的作用效果的曲线图。
此处，为了比较说明，还使用图23和图24所示的对比例。图23是表示与本发明的实施方式1相对的对比例涉及的半导体装置120的图。图24是表示与本发明的实施方式1相对的对比例涉及的半导体装置120的杂质浓度分布的曲线图。对比例涉及的半导体装置120除了没有设置第二n型缓冲层11这一点之外，具备与图1所示的半导体装置20相同的构造和杂质浓度分布。
使用器件模拟对形成第二n型缓冲层11的效果进行了验证。此外，所模拟的器件为IGBT，以电阻率为约67Ω·cm，晶片厚度为110μm，额定为175A/1200V的条件进行了计算。
在图3中示出第一n型缓冲层8的每单位面积的电活性的杂质总量与施加1200V时的泄漏电流的关系。可知与仅第一n型缓冲层8的情况相比，通过进一步拥有第二n型缓冲层11，从而泄漏电流大幅降低。其理由是第二n型缓冲层11抑制集电极的空穴电流向Si内部的供给。另外，作为其它理由，在施加了电压时，即使耗尽层扩展至低浓度的第一n型缓冲层8内，也会通过高浓度的第二n型缓冲层11实现阻止耗尽层的作用。
图4～图6是通过模拟对SCSOA试验时的Si内部的各个电场、电子浓度、空穴浓度进行了调查的图。模拟是针对如下4种构造进行的。第一种构造是将第一n型缓冲层8设定得低，并且设置了第二n型缓冲层11。第二种构造是将第一n型缓冲层8设定得低，并且省略了第二n型缓冲层11。第三种构造是将第一n型缓冲层8设定得高，并且设置了第二n型缓冲层11。第四种构造是将第一n型缓冲层8设定得高，并且省略了第二n型缓冲层11。SCSOA的条件为Vce＝800V，Vge＝15V，tw＝5μs，对在t＝4μs时的电场、电子浓度、空穴浓度分别进行了模拟。
图4示出将半导体装置20的表面作为原点的、厚度方向的电场分布。通过Q1～Q4的特性曲线示出上述4个构造各自的结果。根据图4的特性曲线Q3和Q4可知，如果第一n型缓冲层8的杂质浓度变高，则在从表面算起厚度80μm的位置，即在漂移层1与第一n型缓冲层8的接合部电场变高。相反地，根据图4的特性曲线Q1和Q2可知，如果第一n型缓冲层8的杂质浓度变低，则在漂移层1的表面侧，具体而言在从表面算起厚度5μm～6μm附近，电场处于变高的倾向。
图5示出将半导体装置20的表面作为原点的、厚度方向的电子浓度。图6示出将半导体装置20的表面作为原点的、厚度方向的空穴浓度。根据图5的特性曲线Q1～Q4可知，即使将第一n型缓冲层8的杂质浓度高的情况与低的情况进行比较，漂移层1内即衬底1内的电子浓度也几乎不变。但是，如图6所示，在第一n型缓冲层8的杂质浓度高的特性曲线Q3和Q4中，漂移层1内的空穴浓度减少。这是因为在第一n型缓冲层8的内部空穴消失的缘故。其结果，在漂移层1的背面侧载流子不足。由于载流子的不足，在漂移层1与第一n型缓冲层8之间耗尽层进行扩展。伴随于此，由于电场上升、产生正反馈，因此会产生过大的电场。
此外，如果将设置了第二n型缓冲层11的情况和没有设置第二n型缓冲层11的情况进行比较，则半导体装置20内部的电场分布几乎不变。这是因为能够通过第二n型缓冲层11防止空穴的消失。
图7是针对第一n型缓冲层8的、示出每单位面积的电活性的杂质总量与SCSOA试验时的半导体装置20内部的最大电场值的关系的模拟结果。如图7所示，杂质总量在6×1011cm-2附近得到最大电场的极小值。如果说明成为这样的倾向的理由，则首先，第一n型缓冲层8的杂质浓度越低，在半导体装置20的表面侧电场变得越高。相反地，第一n型缓冲层8的杂质浓度越高，在半导体装置20的背面侧电场变得越高。因此，从降低半导体装置20内的最大电场的观点出发，第一n型缓冲层8的杂质浓度存在恰好的适当范围。
特别地，根据图7所示的曲线图，通过将第一n型缓冲层8的每单位面积的电活性的杂质总量设定在4.5×1011cm-2～1.0×1012cm-2的范围内，从而能够将半导体装置20内部的最大电场抑制为小于或等于1.0×105V/cm。其结果，能够抑制半导体装置20内部的最大电场，能够满足高SCSOA。
如果将图3和图7的结果相结合，则通过设置第二n型缓冲层11，并且使第一n型缓冲层8的杂质浓度落在适当范围内，从而能够抑制泄漏电流，并且保持高SCSOA。
此外，作为形成第一n型缓冲层8的优点，具有以下几点。首先，与第二n型缓冲层11相比，在形成时针对背面的异物和损伤的灵敏度低，能够抑制泄漏电流的波动，使品质提高。另外，通过将截止时的耗尽层止于第一n型缓冲层8内，从而能够防止载流子的枯竭，抑制截止时的振荡。如果发生电压或电流的振荡，则会产生辐射噪声。特别是如果为了改善性能而将晶片变薄，则在电压被施加于器件时，耗尽层容易到达至背面。作为针对这些课题的应对方案，优选设置第一n型缓冲层8。
图8是截止时的振荡的波形的例子。图8中的箭形符号S表示“截止振荡开始时的电压振幅”。截止振荡开始时的电压振幅是成为了极大值的电压随后与截止相对应地减少、发生振荡而电压再次上升时的极小电压值与极大电压值的差。
在图9中示出第一n型缓冲层8的每单位面积的电活性的杂质总量与截止振荡开始时的电压最大振幅的关系。由于截止时的耗尽层的延伸方式根据时间而变化，因此在静态的情况下通过模拟对耗尽层的延伸方式进行了确认。如果第一n型缓冲层8的杂质浓度低，则变得容易发生振荡。如果第一n型缓冲层8的杂质浓度高，则能够抑制电压的振荡。更详细而言，根据图9可知，如果每单位面积的电活性的杂质总量大于或等于4.5×1011cm-2，则振荡电压被抑制。
图10是表示施加了额定电压Vce＝1200V时的半导体装置20内的电场强度的图。将第一n型缓冲层8的杂质总量设定为不同的5个杂质总量，示出了表示各自的计算结果的特性曲线C1～C5。5个杂质总量与特性曲线C1～C5的关系为，C1为1.6×1011cm-2，C2为3.1×1011cm-2，C3为4.5×1011cm-2，C4为5.9×1011cm-2，C5为1.4×1012cm-2。在图10中用虚线记载的纵线分别示出：漂移层1和第一n型缓冲层8的接合部J1、第一n型缓冲层8和第二n型缓冲层11的接合部J2、以及第二n型缓冲层11和集电极层9的接合部J3。由于在第一n型缓冲层8内与漂移层1相比杂质浓度变高，因此在第一n型缓冲层8内耗尽层难以延伸。
图11是将图10的厚度为90μm～110μm的区域放大的图。在图11中放大的区域对应于从第一n型缓冲层8至集电极层9为止的区域。为了抑制截止时的振荡，在静态的状态下施加了额定电压的情况下，或者在通断动作时或断开状态的耐压保持时，优选耗尽层没有达到至第二n型缓冲层11。对于这一点，根据图11，在将每单位面积的电活性的杂质总量设定为大于或等于4.5×1011cm-2的特性曲线C3～C5中，耗尽层没有达到至第二n型缓冲层11。4.5×1011cm-2的杂质总量与对截止时的振荡电压进行抑制的最低的杂质总量一致。
如以上说明所示，在实施方式1中，就设置有第一、二n型缓冲层8、11的半导体装置20而言，第一n型缓冲层8所具有的每单位面积的电活性的杂质的总量为小于或等于1.0×1012cm-2。由于适当地确定了第一n型缓冲层8所具有的杂质总量的上限值以使得能够抑制半导体装置20内部的最大电场，因此能够将SCSOA维持为优异的特性。另一方面，优选第一n型缓冲层8所具有的每单位面积的电活性的杂质的总量的下限大于或等于4.5×1011cm-2。由此，得到抑制截止时的振荡的效果。即，根据图3、图7、以及图9的结果，优选将第一n型缓冲层8的每单位面积的电活性的杂质总量设在4.5×1011cm-2～1.0×1012cm-2的范围内。由此，能够抑制泄漏电流，并且具备宽阔的SCSOA和高的截止时振荡抑制效果。
此外，需要使第二n型缓冲层11的杂质浓度比第一n型缓冲层8高。但是，为了使泄漏电流抑制效果和半导体装置20内部的最大电场抑制效果更高，第二n型缓冲层11的杂质浓度也有优选的范围。图2所示的曲线图的纵轴刻度为对数，在图2中作为一个例子，实施方式1涉及的第二n型缓冲层11的杂质浓度分布的峰值为3×1016cm-3。作为一个例子，将第二n型缓冲层11的厚度方向的杂质浓度分布的浓度峰值设定为落在3×1016cm-3～6×1016cm-3的范围内。另外，也可以将第二n型缓冲层11的每单位面积的电活性的杂质总量设定为落在7×1011cm-2～1.4×1012cm-2的范围内。
此外，作为实施方式1涉及的半导体装置20的变形例，也可以提供如下半导体装置。
在实施方式1中例示了如下的半导体装置20，即，半导体材料为硅，第一n型缓冲层8的掺杂剂为质子，第二n型缓冲层11的掺杂剂为磷或砷。然而，漂移层1的半导体材料也可以为碳化硅即SiC。在该情况下，也可以是第一n型缓冲层8的掺杂剂为质子，第二n型缓冲层11的掺杂剂为氮。
在实施方式1中将具备沟槽栅极的IGBT作为了对象，但作为变形例，也可以为具备平面栅极的IGBT。另外，也可以通过省略集电极层9而提供MOSFET。
图12～图22是用于说明本发明的实施方式1涉及的半导体装置20的制造方法的图。图12是用于表示实施方式1涉及的半导体装置20的制造方法的流程图。对表面构造即MOSFET部22进行制造的表面工艺与公知的制造IGBT的方法相同，不是新内容。因此，省略关于表面工艺的详细说明。
(步骤S100)
在图12所示的流程图中，首先，如图13所示，准备表面工艺已完成的时刻的半导体晶片。半导体晶片构成为，在由硅构成的衬底1形成有MOSFET部22。通过在图12所示的背面工艺完成后的规定的阶段对半导体晶片进行切割，从而提供芯片化的半导体装置20。在图13的时刻，晶片厚度为700μm左右，与裸晶片大致相同。
(步骤S102)
然后，如图14所示，通过研磨机或湿蚀刻将半导体晶片的背面侧、即漂移层1的背面侧研磨至所期望的厚度。在实施方式1中，作为一个例子，研磨至晶片厚度为110μm。
然后，进行“第一缓冲层形成工序”。在第一缓冲层形成工序中，在漂移层1的背面将质子离子注入至第一深度，进行热处理。由此，形成如图2所示的、厚度方向的杂质浓度分布具有第一浓度峰值的第一n型缓冲层8。
(步骤S104)
具体而言，首先，如图15所示，以最大1500keV的加速电压从背面侧多次注入质子。质子的射程在500keV下为6μm，在1500keV下为30μm左右。关于第一缓冲层形成工序中的离子注入，优选将在小于或等于1.5×106eV的加速电压下的离子注入进行多次。虽然通过实施激活退火而使质子扩散、形成宽的杂质浓度梯度，但为了构成更接近高斯分布的杂质浓度梯度，优选变更加速电压而进行多次注入。
并且，在第一缓冲层形成工序中，优选将质子的注入角度设定为大于或等于7度而小于或等于60度。通过将离子注入角度以某种程度增大，从而能够使第一n型缓冲层8所具有的厚度方向的杂质浓度梯度平缓。对这一点进行具体说明。在图22中示出以注入角度为7度和60度对半导体衬底注入了1.0×1012cm-2的质子的情况下的杂质浓度分布。即使在将质子注入角度设定得小的情况下，通过实施激活退火，从而质子扩散而成为宽的分布，但半高宽小且杂质浓度梯度陡峭。在该情况下，为了设为类似于高斯分布的分布，需要变更加速电压而进行多次注入。因此，通过将离子注入角度设定得大，即，作为一个例子，通过将离子注入角度设定在7度～60度的范围内，虽然射程变小，但容易制作出如图22所示的离子注入角度为60度的杂质浓度分布那样的平缓的杂质浓度梯度。其结果，有如下优点：能够减少注入次数，能够缩短在变更加速电压时对束电流进行调整的工作等所花费的时间。此外，注入深度为注入角度θ的函数，注入深度由cosθ大致确定。在θ＝60度的情况下，与θ＝7度的情况相比，射程变为一半。在进行多次离子注入的情况下，通过进行设定为7度的注入与设定为60度的注入，从而能够将第一n型缓冲层8的杂质浓度峰值位置配置于深度30μm附近和深度15μm附近。由此，能够将耐压保持时的耗尽层的延伸状态设为平衡性良好的状态。
(步骤S106)
然后，进行在350℃～450℃左右的炉内退火。由此，将质子激活，如图16所示形成第一n型缓冲层8。
然后，进行“第二缓冲层形成工序”。在第二缓冲层形成工序中，在第一n型缓冲层8的背面将V族元素离子注入至比第一深度浅的第二深度，进行热处理。由此，形成如图2所示的、厚度方向的杂质浓度分布具有比第一浓度峰值高的第二浓度峰值的第二n型缓冲层11。
(步骤S108)
具体而言，首先，如图17所示，以加速电压小于或等于1MeV来注入磷。由此，在漂移层1的背面侧的浅的部分，换言之，第一n型缓冲层8的背面的浅的部分形成第二n型缓冲层11。此外，也可以替代磷而注入砷。
(步骤S110)
之后，通过激光退火实施激活，如图18所示形成第二n型缓冲层11。
如上所述，优选在第一缓冲层形成工序中进行炉内退火，在第二缓冲层形成工序中进行激光退火。
(步骤S112)
然后，如图19所示，为了形成集电极层9，对第二n型缓冲层11的背面注入硼。
(步骤S114)
然后，实施激光退火，如图20所示形成集电极层9。
(步骤S116)
之后，如图21所示，通过溅射制作集电极电极10。集电极电极10的材料也可以使用Al/Ti/Ni/Au或者AlSi/Ti/Ni/Au等。
(步骤S118)
最后，为了降低n型硅衬底1和集电极电极10的接触电阻，进行热处理。此外，作为变形例，也可以省略步骤S106中的质子激活的热处理，由形成集电极电极10时的热处理兼任。
由于在相同的加速电压下质子射程比较大，因此适于将第一n型缓冲层8形成至漂移层1背面的深的区域。另一方面，由于V族元素的射程比较短，因此在漂移层1背面的浅的区域能够高精度地形成高杂质浓度区域。通过发挥这些特长而区分使用掺杂剂，从而容易将第一n型缓冲层8和第二n型缓冲层11以所期望的杂质浓度形成至所期望的深度。
实施方式2.
图25是表示本发明的实施方式2涉及的半导体装置50的图。在实施方式1中遍及漂移层1的背面侧整体形成了集电极层9。与此相对，在实施方式2中，在单元部62的正下方形成p型的集电极层9，在栅极配线部64和耐压保持部66的正下方形成与集电极层9相比杂质浓度低的p型的集电极层14。除了这一点之外，实施方式2涉及的半导体装置50具备与实施方式1涉及的半导体装置20相同的构造。因此，以下以与实施方式1的不同点为中心进行说明，对在实施方式1和实施方式2之间相同或者对应的要素标注相同的标号，简化或者省略说明。
如图25所示，半导体装置50在漂移层1的表面具备单元部62、以及以包围单元部62的方式设置的外周部68。外周部68包含栅极配线部64和耐压保持部66。栅极配线部64设置于漂移层1的表面的单元部62的旁边。栅极配线部64具备栅极配线13。关于栅极配线13，虽然详细内容并未图示，但按照公知的配线方法与沟槽栅极4进行连接。进一步在栅极配线部64的旁边设置有耐压保持部66。耐压保持部66具备保护环12。此外，在对半导体装置50进行俯视观察的情况下，是在半导体芯片的中央设置单元部62，在该单元部62的周围设置栅极配线部64，进一步在栅极配线部64的外侧设置耐压保持部66。
集电极层9呈p型，在第二n型缓冲层11的背面设置于单元部62的正下方区域。集电极层14呈p型，是在第二n型缓冲层11的背面跨越栅极配线部64的正下方区域和耐圧保持部66的正下方区域而设置的。集电极层14的杂质浓度比集电极层9的杂质浓度低。
在对栅极赋予超过阈值电压的电压而使IGBT接通的状况下，电子电流向单元部62的正下方的集电极区域流动。因此，单元部62区域正下方的集电极区域进行接通动作，所以与设置于耐压保持部66的正下方的低杂质浓度的集电极层14的有无无关，成为相同的接通电压。然而，在如反向偏置安全动作区域(Reverse Bias Safe Operation Area：RBSOA)那样的截止的断路耐量的试验中，在截止时栅极电压被切断时，IGBT暂时进入pnp动作。因此，通过在耐压保持部66的正下方设置低浓度的集电极层14，从而能够抑制从耐压保持部66正下方的集电极层14向单元部62流入的空穴电流。其结果，改善了截止断路耐量。
图26是表示本发明的实施方式2的变形例涉及的半导体装置150的图。就半导体装置150而言，仅将集电极层9形成于单元部62的正下方区域。即，在栅极配线部64和耐压保持部66的正下方区域没有设置集电极层，在栅极配线部64和耐压保持部66的正下方区域，在第二n型缓冲层11的背面形成有集电极电极10。
对半导体装置50、150的效果的不同进行说明。与将耐压保持部66的正下方的集电极层14的杂质浓度降低相比，如半导体装置150那样没有将集电极层9形成于外周部68正下方部分会改善截止断路耐量。然而，另一方面，还有如下缺点，即，就半导体装置150而言，对第一、二n型缓冲层8、11和集电极层9施加反向的电压的情况下的耐压降低。如果更详细地说明，则在通断动作时使积存于电感性负载的能量开始流过续流二极管时，有时会瞬间对二极管施加几十伏左右的电压。在该情况下，针对与进行续流的二极管并联连接的IGBT，会向集电极侧施加负的电压。因此，有时需要背面的pn结的耐压。为了得到这样的耐压，就半导体装置50而言，在耐压保持部66的正下方形成有集电极层14，该集电极层14具有能够保持反向耐压的程度的杂质浓度。
此外，与栅极配线部64相比，耐压保持部66的在半导体装置50、150的面方向上的宽度更宽。对耐压保持部66的正下方的集电极层的构造进行改进这一作法对提高RBSOA来说更加重要。因此，优选至少对耐压保持部66的正下方区域设置集电极层14或者不设置集电极层9、14这两者。另外，栅极配线部64和耐压保持部66都是不形成晶体管的无效部位，即背面侧的集电极层并非必须的部位。因此，能够将栅极配线部64和耐压保持部66一起作为外周部68进行处理，也可以如半导体装置50那样在外周部68正下方区域设置集电极层14，或者如半导体装置150那样在外周部68的正下方区域不设置集电极层。
此外，在对实施方式2涉及的半导体装置50进行制造时，作为一个例子，也可以对实施方式1的制造方法中的步骤S112的硼注入工序和步骤S114的激光退火工序加以变形。具体而言，使用照相制版技术，在单元部62的正下方区域、栅极配线部64以及耐压保持部66的正下方区域，对集电极层的杂质浓度进行变更即可。
此外，实施方式2涉及的集电极层14能够适用于所谓的纵型IGBT和纵型MOSFET。与实施方式1涉及的第一n型缓冲层8和第二n型缓冲层11的有无无关，能够适用于公知的纵型IGBT和纵型MOSFET，能够适用于沟槽栅极和平面栅极这两者。

Claims (13)

1.一种半导体装置，其具备：
漂移层，其由第一导电型的半导体材料形成；
MOSFET部，其设置于所述漂移层的表面，包含与所述漂移层进行pn接合的第二导电型的半导体层；
第一缓冲层，其设置于所述漂移层的背面，呈所述第一导电型，与所述漂移层相比杂质浓度高，每单位面积的电活性的杂质的总量小于或等于1.0×1012cm-2；以及
第二缓冲层，其设置于所述第一缓冲层的背面，呈所述第一导电型，与所述第一缓冲层相比杂质浓度高。
2.根据权利要求1所述的半导体装置，其中，
所述第一缓冲层所具有的每单位面积的电活性的杂质的总量大于或等于4.5×1011cm-2。
3.根据权利要求1或2所述的半导体装置，其中，
所述半导体材料为硅，
所述第一缓冲层的掺杂剂为质子，
所述第二缓冲层的掺杂剂为磷或者砷。
4.根据权利要求1或2所述的半导体装置，其中，
所述半导体材料为碳化硅，
所述第一缓冲层的掺杂剂为质子，
所述第二缓冲层的掺杂剂为氮。
5.根据权利要求1～4中任一项所述的半导体装置，其中，
还具备集电极层，该集电极层设置于所述第二缓冲层的背面且呈所述第二导电型。
6.根据权利要求5所述的半导体装置，其中，
还具备外周部，该外周部设置于所述漂移层的表面的所述MOSFET部的周围，
所述集电极层是在所述第二缓冲层的背面跨越所述MOSFET部的正下方区域和所述外周部的正下方区域而设置的，呈所述第二导电型，所述外周部的正下方区域的杂质浓度比所述MOSFET部的正下方区域的杂质浓度低。
7.根据权利要求5所述的半导体装置，其中，
还具备外周部，该外周部设置于所述漂移层的表面的所述MOSFET部的周围，
所述集电极层呈所述第二导电型，设置于所述第二缓冲层的背面的所述MOSFET部的正下方区域，没有设置于所述第二缓冲层的背面的所述外周部的正下方区域。
8.一种半导体装置的制造方法，其具备：
准备在表面具备MOSFET部的漂移层的工序；
第一缓冲层形成工序，通过在所述漂移层的背面将质子离子注入至第一深度，从而形成厚度方向的杂质浓度分布具有第一浓度峰值的第一缓冲层；以及
第二缓冲层形成工序，通过在所述第一缓冲层的背面将V族元素离子注入至比所述第一深度浅的第二深度，从而形成厚度方向的杂质浓度分布具有比所述第一浓度峰值高的第二浓度峰值的第二缓冲层。
9.根据权利要求8所述的半导体装置的制造方法，其中，
在所述第一缓冲层形成工序中，将所述质子的注入角度设为7度～60度。
10.根据权利要求8或9所述的半导体装置的制造方法，其中，
所述第一缓冲层形成工序包含炉内退火，
所述第二缓冲层形成工序包含激光退火。
11.根据权利要求8～10中任一项所述的半导体装置的制造方法，其中，
所述第一缓冲层形成工序中的离子注入是进行多次小于或等于1.5×106eV的加速电压下的离子注入。
12.一种半导体装置，其具备：
漂移层；
由第一导电型的半导体材料形成的漂移层；
单元部，其设置于所述漂移层的表面；
外周部，其设置于所述漂移层的表面的所述单元部的周围；
缓冲层，其设置于所述漂移层的背面，呈所述第一导电型；以及
集电极层，其是在所述缓冲层的背面跨越所述单元部的正下方区域和所述外周部的正下方区域而设置的，呈第二导电型，所述外周部的正下方区域的杂质浓度比所述单元部的正下方区域的杂质浓度低。
13.根据权利要求12所述的半导体装置，其中，
所述外周部包含：栅极配线部，其在所述漂移层的表面设置于所述单元部的旁边；以及耐压保持部，其进一步设置于所述栅极配线部的旁边，
所述集电极层是在所述缓冲层的背面跨越所述栅极配线部的正下方区域和所述耐压保持部的正下方区域而设置的，并且所述栅极配线部的正下方区域和所述耐压保持部的正下方区域的杂质浓度比所述单元部的正下方区域的杂质浓度低。
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