JP2013033970A - トレンチポリシリコンダイオード - Google Patents
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Abstract
【解決手段】トレンチポリシリコンダイオードを製造する方法は、N+(P+)型基板上にN−(P−)型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、P+(N+)型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのP+(N+)型領域を、N+(P+)型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのN+(P+)型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。
【選択図】図4
Description
[付記]
概念1:
縦型トレンチポリシリコンダイオードを製造する方法であって、
N+(P+)型基板上にN−(P−)型エピタキシャル領域を形成すること;
前記エピタキシャル領域内にトレンチを形成すること;
前記トレンチ内に絶縁層を形成すること;
前記トレンチをポリシリコンで充填して、前記トレンチの上面を形成すること;
P+(N+)型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのP+(N+)型領域を形成すること;
N+(P+)型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのN+(P+)型領域を形成すること;
前記トレンチ内にポリシリコンダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
概念2:
前記絶縁層は酸化物を含む、概念1に記載の方法。
概念3:
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチMOSFETトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念1〜2のいずれか1項に記載の方法。
概念4:
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念1〜2のいずれか1項に記載の方法。
概念5:
前記ダイオードの形成は、前記トランジスタのMOSFETトレンチの形成より前である、概念1〜4のいずれか1項に記載の方法。
概念6:
前記ダイオードは、ツェナーダイオードある、概念1〜5のいずれか1項に記載の方法。
概念7:
前記ツェナーダイオードは、静電放電保護に使用される、概念6に記載の方法。
概念8:
前記ツェナーダイオードは、クランピング機能に使用される、概念6に記載の方法。
概念9:
前記ダイオードは、トレンチダイオードであり温度検出に使用される、概念1〜5のいずれか1項に記載の方法。
概念10:
前記トレンチ内の前記N+(P+)型ドープドポリシリコンは、抵抗器として使用される、概念1〜9のいずれか1項に記載の方法。
概念11:
静電放電保護を備えたトレンチポリシリコンダイオードであって、
N+(P+)型基板と;
前記基板上のN−(P−)型エピタキシャル領域と;
前記N−(P−)型エピタキシャル領域内に形成され、上面を備えたトレンチと;
前記トレンチの内側を覆う絶縁層と;
前記トレンチを充填して、前記トレンチの上面を形成するポリシリコンと;
P+(N+)型ESDインプラントによって形成された前記トレンチ内のP+(N+)型ドーピングポリシリコンと;
N+(P+)型ソースインプラントによって形成された前記トレンチ内のN+(P+)型ドーピングポリシリコンと;
ダイオードの一部が前記トレンチの前記上面より下方に形成されるように、前記トレンチ内に形成されたダイオードと、
を含む、トレンチポリシリコンダイオード。
概念12:
前記絶縁層は酸化物を含む、概念11に記載のトレンチポリシリコンダイオード。
概念13:
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチMOSFETトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念11〜12のいずれか1項に記載のトレンチポリシリコンダイオード。
概念14:
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念11〜12のいずれか1項に記載のトレンチポリシリコンダイオード。
概念15:
前記ダイオードは、前記トランジスタのMOSFETトレンチの形成より前に形成されている、概念11〜14のいずれか1項に記載のトレンチポリシリコンダイオード。
概念16:
前記ダイオードは、ツェナーダイオードある、概念11〜15のいずれか1項に記載のトレンチポリシリコンダイオード。
概念17:
前記ツェナーダイオードは、静電放電保護に使用される、概念16に記載のトレンチポリシリコンダイオード。
概念18:
前記ツェナーダイオードは、クランピング機能に使用される、概念16に記載のトレンチポリシリコンダイオード。
概念19:
前記ダイオードは、トレンチダイオードであり、温度検出に使用される、概念11〜15のいずれか1項に記載のトレンチポリシリコンダイオード。
概念20:
前記トレンチ内の前記N+(P+)型ドープドポリシリコンは、抵抗器として使用される、概念11〜19のいずれか1項に記載のトレンチポリシリコンダイオード。
概念21:
トレンチポリシリコンダイオードを製造する方法であって、
N+(P+)型基板上のN−(P−)型エピタキシャル領域内にトレンチを形成すること;
前記トレンチ内に絶縁層を形成することであって、前記絶縁層は、前記トレンチの内側を覆い;
前記トレンチ内をポリシリコンで充填し、前記トレンチの上面を形成すること;
前記ボディ領域内にダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。
概念22:
概念21に記載の方法であって、
前記N−(P−)型エピタキシャル領域内に複数のツェナーダイオードを形成し、前記複数のツェナーダイオードを並列に接続して、前記トランジスタを静電放電から保護するステップをさらに含む、方法。
概念23:
前記絶縁層は酸化物を含む、概念21〜22のいずれか1項に記載の方法。
概念24:
前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチMOSFETトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、概念21〜23のいずれか1項に記載の方法。
概念25:
前記絶縁層は、厚みが数千Åであり、前記トレンチ内の絶縁層の厚みは、ブレークダウン電圧要件によって決まる、概念21〜23のいずれか1項に記載の方法。
概念26:
前記ダイオードの形成は、前記トランジスタのMOSFETトレンチの形成より前に行う、概念21〜25のいずれか1項に記載の方法。
概念27:
前記ダイオードはツェナーダイオードある、概念21に記載の方法。
概念28:
前記ツェナーダイオードは静電放電保護に使用される、概念27に記載の方法。
概念29:
前記ツェナーダイオードはクランピング機能に使用される、概念27に記載の方法。
概念30:
前記ダイオードはトレンチダイオードであり温度検出に使用される、概念21〜26のいずれか1項に記載の方法。
概念31:
前記トレンチ内の前記N+(P+)型ドープドポリシリコンは、抵抗器として使用される、概念21〜30のいずれか1項に記載の方法。
概念32:
第1のピンおよび第2のピンに電気的に接続された第1のトレンチポリシリコンダイオードと、
前記第1のピンおよび前記第2のピンに接続された第2のトレンチポリシリコンダイオードと、
を含む温度センサであって、
前記第1のトレンチポリシリコンダイオードの一部は、N−(P−)型エピタキシャル領域の表面の下にあり、
前記第1のトレンチポリシリコンダイオード及び前記第2のトレンチポリシリコンダイオードはアンチパラレルに接続されており、前記第1のピンと前記第2のピンの間で測定された電圧によって温度を決定することができ、前記第2のトレンチポリシリコンダイオードの一部が、前記N−(P−)型エピタキシャル領域の表面の下にある、
温度センサ。
概念33:
前記第1のトレンチダイオードおよび第2のトレンチダイオードは、トレンチポリシリコンダイオードである、概念32に記載の温度センサ。
概念34:
複数の電圧と対応する温度値を含むルックアップテーブルをさらに含む、概念32、33のいずれか1項に記載の温度センサ。
概念35:
前記第1のダイオードおよび第2のダイオードは、P+型ポリシリコン領域およびN+型ポリシリコン領域を含む、概念32〜34のいずれか1項に記載の温度センサ。
Claims (35)
- 縦型トレンチポリシリコンダイオードを製造する方法であって、
N+(P+)型基板上にN−(P−)型エピタキシャル領域を形成すること;
前記エピタキシャル領域内にトレンチを形成すること;
前記トレンチ内に絶縁層を形成すること;
前記トレンチをポリシリコンで充填して、前記トレンチの上面を形成すること;
P+(N+)型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのP+(N+)型領域を形成すること;
N+(P+)型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのN+(P+)型領域を形成すること;
前記トレンチ内にポリシリコンダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。 - 前記絶縁層は酸化物を含む、請求項1に記載の方法。
- 前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチMOSFETトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項1〜2のいずれか1項に記載の方法。
- 前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項1〜2のいずれか1項に記載の方法。
- 前記ダイオードの形成は、前記トランジスタのMOSFETトレンチの形成より前である、請求項1〜4のいずれか1項に記載の方法。
- 前記ダイオードは、ツェナーダイオードある、請求項1〜5のいずれか1項に記載の方法。
- 前記ツェナーダイオードは、静電放電保護に使用される、請求項6に記載の方法。
- 前記ツェナーダイオードは、クランピング機能に使用される、請求項6に記載の方法。
- 前記ダイオードは、トレンチダイオードであり温度検出に使用される、請求項1〜5のいずれか1項に記載の方法。
- 前記トレンチ内の前記N+(P+)型ドープドポリシリコンは、抵抗器として使用される、請求項1〜9のいずれか1項に記載の方法。
- 静電放電保護を備えたトレンチポリシリコンダイオードであって、
N+(P+)型基板と;
前記基板上のN−(P−)型エピタキシャル領域と;
前記N−(P−)型エピタキシャル領域内に形成され、上面を備えたトレンチと;
前記トレンチの内側を覆う絶縁層と;
前記トレンチを充填して、前記トレンチの上面を形成するポリシリコンと;
P+(N+)型ESDインプラントによって形成された前記トレンチ内のP+(N+)型ドーピングポリシリコンと;
N+(P+)型ソースインプラントによって形成された前記トレンチ内のN+(P+)型ドーピングポリシリコンと;
ダイオードの一部が前記トレンチの前記上面より下方に形成されるように、前記トレンチ内に形成されたダイオードと、
を含む、トレンチポリシリコンダイオード。 - 前記絶縁層は酸化物を含む、請求項11に記載のトレンチポリシリコンダイオード。
- 前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチMOSFETトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項11〜12のいずれか1項に記載のトレンチポリシリコンダイオード。
- 前記絶縁層は、厚みが数千Åであり、前記トレンチ内の前記絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項11〜12のいずれか1項に記載のトレンチポリシリコンダイオード。
- 前記ダイオードは、前記トランジスタのMOSFETトレンチの形成より前に形成されている、請求項11〜14のいずれか1項に記載のトレンチポリシリコンダイオード。
- 前記ダイオードは、ツェナーダイオードある、請求項11〜15のいずれか1項に記載のトレンチポリシリコンダイオード。
- 前記ツェナーダイオードは、静電放電保護に使用される、請求項16に記載のトレンチポリシリコンダイオード。
- 前記ツェナーダイオードは、クランピング機能に使用される、請求項16に記載のトレンチポリシリコンダイオード。
- 前記ダイオードは、トレンチダイオードであり、温度検出に使用される、請求項11〜15のいずれか1項に記載のトレンチポリシリコンダイオード。
- 前記トレンチ内の前記N+(P+)型ドープドポリシリコンは、抵抗器として使用される、請求項11〜19のいずれか1項に記載のトレンチポリシリコンダイオード。
- トレンチポリシリコンダイオードを製造する方法であって、
N+(P+)型基板上のN−(P−)型エピタキシャル領域内にトレンチを形成すること;
前記トレンチ内に絶縁層を形成することであって、前記絶縁層は、前記トレンチの内側を覆い;
前記トレンチ内をポリシリコンで充填し、前記トレンチの上面を形成すること;
前記ボディ領域内にダイオードを形成することであって、前記ダイオードの一部は、前記トレンチの前記上面より低い、
を備えた、方法。 - 請求項21に記載の方法であって、
前記N−(P−)型エピタキシャル領域内に複数のツェナーダイオードを形成し、前記複数のツェナーダイオードを並列に接続して、前記トランジスタを静電放電から保護するステップをさらに含む、方法。 - 前記絶縁層は酸化物を含む、請求項21〜22のいずれか1項に記載の方法。
- 前記トレンチ内の前記絶縁層は、それらの間の良好な絶縁のために、トレンチMOSFETトランジスタのドレイン−ソース間ブレークダウン電圧より大きなブレークダウン電圧定格を有する、請求項21〜23のいずれか1項に記載の方法。
- 前記絶縁層は、厚みが数千Åであり、前記トレンチ内の絶縁層の厚みは、ブレークダウン電圧要件によって決まる、請求項21〜23のいずれか1項に記載の方法。
- 前記ダイオードの形成は、前記トランジスタのMOSFETトレンチの形成より前に行う、請求項21〜25のいずれか1項に記載の方法。
- 前記ダイオードはツェナーダイオードある、請求項21に記載の方法。
- 前記ツェナーダイオードは静電放電保護に使用される、請求項27に記載の方法。
- 前記ツェナーダイオードはクランピング機能に使用される、請求項27に記載の方法。
- 前記ダイオードはトレンチダイオードであり温度検出に使用される、請求項21〜26のいずれか1項に記載の方法。
- 前記トレンチ内の前記N+(P+)型ドープドポリシリコンは、抵抗器として使用される、請求項21〜30のいずれか1項に記載の方法。
- 第1のピンおよび第2のピンに電気的に接続された第1のトレンチポリシリコンダイオードと、
前記第1のピンおよび前記第2のピンに接続された第2のトレンチポリシリコンダイオードと、
を含む温度センサであって、
前記第1のトレンチポリシリコンダイオードの一部は、N−(P−)型エピタキシャル領域の表面の下にあり、
前記第1のトレンチポリシリコンダイオード及び前記第2のトレンチポリシリコンダイオードはアンチパラレルに接続されており、前記第1のピンと前記第2のピンの間で測定された電圧によって温度を決定することができ、前記第2のトレンチポリシリコンダイオードの一部が、前記N−(P−)型エピタキシャル領域の表面の下にある、
温度センサ。 - 前記第1のトレンチダイオードおよび第2のトレンチダイオードは、トレンチポリシリコンダイオードである、請求項32に記載の温度センサ。
- 複数の電圧と対応する温度値を含むルックアップテーブルをさらに含む、請求項32、33のいずれか1項に記載の温度センサ。
- 前記第1のダイオードおよび第2のダイオードは、P+型ポリシリコン領域およびN+型ポリシリコン領域を含む、請求項32〜34のいずれか1項に記載の温度センサ。
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