KR101098918B1 - 트렌치 폴리실리콘 다이오드 - Google Patents

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Abstract

본 발명의 실시예는 트렌치 폴리실리콘 다이오드의 제조방법을 포함한다. 방법은 N+(P+) 유형 기판 위에 N-(P-) 유형 에피텍셜(epitaxial) 영역을 형성하는 단계 및 N-(P-) 에피텍셜(epitaxial) 영역에 트렌치를 형성하는 단계를 포함한다. 방법은 트렌치에 절연층을 형성하는 단계 및 트렌치의 상부 표면을 형성하는 폴리실리콘으로 트렌치를 채우는 단계를 더 포함한다. 방법은 또한 트렌치에 P+(N+) 유형 도핑 폴리실리콘 영역 및 N+(P+) 유형 도핑 폴리실리콘 영역을 형성하는 단계 및 트렌치에 다이오드를 형성하는 단계를 더 포함하며 여기서 다이오드의 일부는 트렌치의 상부 표면보다 낮다.

Description

트렌치 폴리실리콘 다이오드{TRENCH POLYSILICON DIODE}
본 발명은 트렌치 폴리실리콘 다이오드의 방법 및 구조에 관한 것이다.
금속 산화물 반도체(MOS; metal oxide semiconductor) 직접 회로(IC; integrated circuit)와 분리 전압 MOS 트랜지스터는 MOS 트랜지스터의 게이트를 통해서 입력 신호를 수신한다. 고전압 입력 신호가 게이트 터미널에 적용된다면, 게이트 산화물층은 고전압 및 브레이크 다운을 견딜 수 없을 것이다. 인간 또는 기계가 반도체 디바이스를 수송할 때, 정상 입력 전압보다 높은 입력 전압이 디바이스의 손상을 유발할 수도 있다.
그러나, 비정상적으로 높은 전압의 발생원인은 많다. 예를 들면, 전하는 표면 사이의 마찰에 의해 또는 IC나 분리 MOS 트랜지스터가 플라스틱 포장에서 풀릴 때 발생할 수 있다. 정전기의 전압은 수백 볼트에서 수천 볼트에 이를 수 있다. 그런 높은 전압이 IC의 핀 또는 분리 포장에 가해지는 경우에, 포장 내의 트랜지스터의 게이트 산화물층의 전압 브레이크 다운이 일어날 수 있고, 이는 트랜지스터가 작동할 수 없게 할 수도 있다. 그 결과, 전체 IC 또는 분리 MOS 트랜지스터를 작동하지 않도록 만들 수 있었다.
MOS 트랜지스터에 그런 손상을 방지하기 위해서, 보호 회로를 IC의 핀 또는 분리 MOS 트랜지스터 포장에 연결한다. 그런 보호 회로는 일반적으로 각 입력/출력(I/O) 패드와 직접 회로 사이에 연결된다. 보호 회로는 고전압이 I/O 패드에 가해질 때 보호 회로가 전도되도록 디자인된다. 그러므로, 이 보호 회로는 높은 스파이크 전압에 기인한 높은 스파이크 전류를 안전하게 방전시키고 게이트 산화물의 손상으로부터 MOS 트랜지스터를 보호하기 위하여, 접지(ground) 등과 같은, 전기 경로를 제공한다.
표면 형성 폴리실리콘 제너 다이오드(surface-formed polysilicon Zener diode)는 전압 트렌치 MOS 트랜지스터에서 ESD(electrostatic discharge, 정전기 방전) 보호에 바람직하다. 그러나, 반도체 IC와 디바이스의 최소 배선 폭(feature size)이 감소함에 따라, 작은 최소 배선을 인쇄하기 위해 석판 인쇄술 모듈(lithography module)을 위해 평면을 가지는 것은 중요하며 따라서 높은 셀 밀도를 달성할 수 있다. 종래의 표면 형성 폴리실리콘 제너 다이오드는 석판인쇄 도중 작은 최소 배선을 인쇄하는 능력을 제한하는, 표면 토폴로지(surface topology)를 증가시킨다.
본 발명의 실시예는 트렌치 폴리실리콘 다이오드의 제조방법을 포함한다. 방법은 N+(P+) 유형 기판 위에 N-채널(P-채널) 트렌치 MOSFET의 드레인-소스 브레이크다운 전압 요구조건에 의존하는 N-(P-) 유형 에피택셜 층(epitaxial layer)을 형성하는 단계, N-(P-) 유형 에피택셜 영역에 트렌치를 형성하는 단계 및 두꺼운 산화물 절연층을 성장시키는 단계를 포함하며 산화물 절연층은 트렌치를 채운다. 방법은 트렌치를 폴리실리콘으로 채우고 트렌치의 상부 표면을 형성하는 폴리실리콘을 에칭백(etching back)하는 단계 및 트렌치 폴리실리콘 영역에 다이오드를 형성하는 단계를 포함하며 여기서 다이오드의 일부는 트렌치의 상부 표면보다 낮다.
본 발명의 실시예는 정전기 방전 보호소자(electrostatic discharge protection)를 포함하는 트렌치 MOSFET를 더 포함한다. 트렌치 MOSFET는 N+(P+) 유형 기판 위에 N-채널(P-채널) 트렌치 MOSFET의 드레인-소스 브레이크다운 전압 요구조건에 의존하는 N-(P-) 유형 에피택셜 영역을 포함한다. 트렌치는 N-(P-) 유형 에피택셜 영역에서 형성되며, 여기서 트레치는 상부 표면을 포함한다. 게이트 산화물층은 트렌치 위에서 성장하고 게이트 폴리실리콘은 트렌치 MOSFET의 게이트를 형성하기 위해 증착되고 에칭백(etching back)된다. 트렌치 MOSFET는 N-(P-) 유형 에피택셜 영역에 형성된 P(N) 유형 바디 및 P(N) 유형 바디에 형성된 N+(P+) 유형 소스를 더 포함한다.
본 발명의 트렌치 폴리실리콘 다이오드는 실리콘 안에 폴리실리콘 제너 다이오드를 위치시킴으로써 실리콘 표면의 토폴로지(topology)를 상당히 감소시킨다. 종래의 폴리실리콘 제너 다이오드 구조는 실리콘의 표면 위에 위치하고 실리콘의 토폴로지를 증가시켜서, 석판인쇄술의 최소 배선 폭을 제한하고 셀 밀도를 감소시킨다. 본 발명의 일 실시예에서, 스트라이프(stripe) 소스 블록을 변경함으로써 폴리실리콘 제너 다이오드 구조의 다른 브레이크다운 전압을 지정할 수 있다. 본 발명의 일 실시예에서, 더 많은 트렌치 폴리실리콘 제너 다이오드 셀을 병렬 연결함으로써 다른 ESD 정격(rating)을 지정할 수 있다. 본 발명의 일 실시예에서, 트렌치 폴리실리콘 다이오드는 또한 보호, 클램핑(clamping) 및 온도 감지 기능을 위해 사용될 수 있다.
본 발명의 실시예는 트렌치 폴리실리콘 다이오드의 제조방법을 포함한다. 방법은 N+(P+) 유형 기판 위에 N-(P-) 유형 에피택셜 영역을 형성하는 단계 및 N-(P-) 유형 에피택셜 영역에 트렌치를 형성하는 단계를 포함한다. 방법은 트렌치에 절연층을 형성하는 단계 및 트렌치의 상부 표면을 형성하는 폴리실리콘으로 트렌치를 채우는 단계를 더 포함한다. 방법은 또한 트렌치에 P+(N+) 유형 도핑 폴리실리콘 영역 및 N+(P+) 유형 도핑 폴리실리콘 영역을 형성하는 단계 및 트렌치에 다이오드를 형성하는 단계를 더 포함하며 여기서 다이오드의 일부는 트렌치의 상부 표면보다 낮다.
다음의 개념은 본 출원에 의해 뒷받침된다.
개념 1: 수직 트렌치 폴리실리콘 다이오드의 제조방법으로서, N+(P+) 유형 기판 위에 N-(P-) 유형 에피텍셜 영역을 형성하는 단계; 상기 에피텍셜 영역에 트렌치를 형성하는 단계; 상기 트렌치를 채우는 절연층을 상기 트렌치에 형성하는 단계; 상기 트렌치의 상부 표면을 형성하는 폴리실리콘으로 상기 트렌치를 채워서 상기 트렌치의 상부 표면의 높이와 상기 N-(P-) 유형 에피텍셜(epitaxial) 영역의 상부층의 높이가 동일하게 하는 단계; 상기 트렌치에서의 P+(N+) 유형 영역의 상기 폴리실리콘을 형성하는, P+(N+) 유형 불순물(dopant)을 임플란트하는 단계; 상기 트렌치에서의 N+(P+) 유형 영역의 상기 폴리실리콘을 형성하는, N+(P+) 유형 불순물을 임플란트하는 단계; 및 상기 트렌치에 폴리실리콘 다이오드를 형성하는 단계;를 포함하며, 상기 다이오드의 일부는 상기 트렌치의 상기 상부 표면보다 낮고, 상기 트렌치는 폴리실리콘 다이오드 트렌치이고, 상기 방법은 금속 산화물 반도체 전계 효과 트렌지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트렌치의 형성 전에 상기 트렌치 다이오드가 형성되는 것을 특징으로 한다.
개념 2: 개념 1에 있어서, 상기 절연층은 산화물을 포함하는 것을 특징으로 한다.
개념 3: 개념 1에 있어서, 상기 트렌치 안의 상기 절연층은 그들 사이에서 뛰어난 절연을 위해 상기 MOSFET 트렌치의 드레인-소스 브레이크다운 전압보다 큰 브레이크다운 전압 정격을 가지는 것을 특징으로 한다.
개념 4: 개념 1에 있어서, 상기 절연층의 두께는 약 3천 옹스트롬이며, 상기 트렌치에서 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 한다.
개념 5: (취소)
개념 6: 개념 1에 있어서, 상기 다이오드는 제너 다이오드인 것을 특징으로 한다.
개념 7: 개념 6에 있어서, 상기 제너 다이오드는 전정기 방전 보호를 위해 사용되는 것을 특징으로 한다.
개념 8: 개념 6에 있어서, 상기 제너 다이오드는 클램핑 기능을 위해 사용되는 것을 특징으로 한다.
개념 9: 개념 1에 있어서, 상기 다이오드는 트렌치 다이오드이며 온도 감지를 위해 사용되는 것을 특징으로 한다.
개념 10: 개념 1에 있어서, 상기 트렌치 내의 상기 N+(P+) 유형 도핑 폴리실리콘은 저항기(resistor)로서 사용되는 것을 특징으로 한다.
개념 11: 정전기 방전 보호소자를 제공하는 트렌치 폴리실리콘 다이오드로서, 상기 트렌치 폴리실리콘 다이오드는 N+(P+) 유형 기판; 상기 기판 위의 N-(P-) 유형 에피텍셜 영역; 및 상기 N-(P-) 유형 에피텍셜 영역에 형성된 트렌치; 포함하며, 상기 트렌치는 상부 표면, 상기 트렌치에 형성되고 상기 트렌치를 채우는 절연층, 상기 트렌치의 상부 표면의 높이와 상기 N-(P-) 유형 에피텍셜(epitaxial) 영역의 상부층의 높이가 동일하게 하도록 상기 트렌치의 상부 표면을 형성하는 상기 트렌치를 채운 폴리실리콘, 상기 트렌치 안의 그리고 ESD 임플란트를 이용하여 형성된 P+(N+) 유형 도핑 폴리실리콘, 상기 트렌치 안의 그리고 소스 블록 마스크를 이용하여 형성된 N+(P+) 유형 도핑 폴리실리콘, 및 다이오드의 일부가 상기 트렌치의 상기 상부 표면보다 낮게 형성된 상기 트렌치 내의 다이오드,를 포함하며, 상기 절연층의 두께는 약 3천 옹스트롬이며, 상기 트렌치에서 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 한다.
개념 12: 개념 11에 있어서, 상기 절연층은 산화물을 포함하는 것을 특징으로 한다.
개념 13: 개념 11에 있어서, 상기 MOSFET 트렌치의 드레인-소스 브레이크다운 전압보다 큰 브레이크다운 전압 정격을 가지는 것을 특징으로 한다.
개념 14: 개념 11에 있어서, 상기 절연층의 두께는 약 3천 옹스트롬이며, 상기 트렌치 내의 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 한다.
개념 15: (취소)
개념 16: 개념 11에 있어서, 상기 다이오드는 제너 다이오드인 것을 특징으로 한다.
개념 17: 개념 16에 있어서, 상기 제너 다이오드는 정전기 방전 보호를 위해 사용되는 것을 특징으로 한다.
개념 18: 개념 16에 있어서, 상기 제너 다이오드는 클램핑 기능을 위해 사용되는 것을 특징으로 한다.
개념 19: 개념 11에 있어서, 상기 다이오드는 트렌치 다이오드이며 온도 감지를 위해 사용되는 것을 특징으로 한다.
개념 20: 개념 11에 있어서, 상기 트렌치 내의 상기 N+(P+) 유형 도핑 폴리실리콘은 저항기로 사용되는 것을 특징으로 한다.
개념 21: 트렌치 폴리실리콘 다이오드의 제조방법으로서, N+(P+) 유형 기판 위에의 N-(P-) 유형 에피텍셜 영역에 트렌치를 형성하는 단계; 상기 트렌치를 채우는 절연층을 상기 트렌치에 형성하는 단계; 상기 트렌치의 상부 표면을 형성하는 폴리실리콘으로 상기 트렌치를 채워서 상기 트렌치의 상부 표면의 높이와 상기 N-(P-) 유형 에피텍셜(epitaxial) 영역의 상부층의 높이가 동일하게 하는 단계; 및 상기 트렌치에 다이오드를 형성하는 단계; 를 포함하며, 상기 다이오드의 일부는 상기 트렌치의 상기 상부 표면보다 낮고, MOSFET 트렌치의 형성 전에 상기 트렌치 다이오드가 형성되며, 상기 절연층의 두께는 약 3천 옹스트롬이며, 상기 트렌치 내의 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 한다.
개념 22: 개념 21에 있어서, 상기 방법은 정전기 방전으로부터 상기 트랜지스터를 보호하기 위해 상기 N-(P-) 유형 에피텍셜 영역에 다수의 제너 다이오드를 형성하고 상기 다수의 제너 다이오드를 병렬로 결합하는 단계를 더 포함하는 것을 특징으로 한다.
개념 23: 개념 21에 있어서, 상기 절연층은 산화물을 포함하는 것을 특징으로 한다.
개념 24: 개념 21에 있어서, 상기 트렌치 안의 상기 절연층은 그들 사이에서 뛰어난 절연을 위해 MOSFET 트렌치의 드레인-소스 브레이크다운 전압보다 큰 브레이크다운 전압 정격을 가지는 것을 특징으로 한다.
개념 25: (취소)
개념 26: 개념 21에 있어서, 상기 방법은 상기 에피텍셜 영역에 MOSFET를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
개념 27: 개념 21에 있어서, 상기 다이오드는 제너 다이오드인 것을 특징으로 한다.
개념 28: 개념 27에 있어서, 상기 제너 다이오드는 정전기 방전 보호를 위해 사용되는 것을 특징으로 한다.
개념 29: 개념 27에 있어서, 상기 제너 다이오드는 클램핑 기능을 위해 사용되는 것을 특징으로 한다.
개념 30: 개념 21에 있어서, 상기 다이오드는 트렌치 다이오드이며 온도 감지를 위해 사용되는 것을 특징으로 한다.
개념 31: 개념 21에 있어서, 상기 트렌치 내의 상기 N+(P+) 유형 도핑 폴리실리콘은 저항기로 사용되는 것을 특징으로 한다.
본 명세서에 통합되고 명세서의 일부를 형성하는, 첨부된 도면은 본 발명의 실시예를 도시하며, 설명과 함께, 발명의 원리를 설명하는 역할을 한다.
도 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k 및 1l은 본 발명의 실시예에 따라 트렌치 폴리실리콘 다이오드를 포함하는 트렌치 MOSFET의 대표적인 제조방법 동안 수행되는 다양한 단계를 도시한다.
도 2a는 본 발명의 실시예에 따른 대표적인 단일 스트라이프 트렌치 폴리실리콘 제너 다이오드(single stripe trench polysilicon Zener diode) 셀 배치를 도시한다.
도 2b는 본 발명의 실시예에 따른 단일 스트라이프 트렌치 폴리실리콘 제너 다이오드의 제1 횡단면면이다.
도 2c는 본 발명의 실시예에 따른 단일 스트라이프 트렌치 폴리실리콘 제너 다이오드의 제2 횡단면면이다.
도 3a는 단일 스트라이프 트렌치 폴리실리콘 제너 다이오드와 비교된 트렌치 폴리실리콘 제너 다이오드의 브레이크다운 전압을 두 배로 하는 본 발명의 실시예에 따른 이중 스트라이프 트렌치 폴리실리콘 제너 다이오드(double stripe trench potysilicon Zener diode) 셀 배치의 도면이다. 트렌치 폴리실리콘 제너 다이오드의 브레이크다운 전압이 높을수록, 더 많은 스트라이프 트렌치 폴리실리콘 제너 다이오드 셀 배치를 디자인할 수 있다.
도 3b는 본 발명의 실시예에 따른 이중 스트라이프 트렌치 폴리실리콘 제너 다이오드의 단면도이다.
도 3c는 본 발명의 실시예에 따른 ESD 보호소자용 대표적인 단일 스테이지(stage) 트렌치 폴리실리콘 제너 다이오드의 개략도이다.
도 3d는 본 발명의 실시예에 따른 ESD 보호소자용 대표적인 이중 스테이지(stage) 폴리실리콘 제너 다이오드의 개략도이다.
도 4는 본 발명의 실시예에 따른 트렌치 폴리실리콘 다이오드의 대표적인 제조방법의 공정 흐름도이다.
도 5a는 본 발명의 실시예에 따른 수직 트렌치 다이오드를 포함하는 대표적인 온도 센서의 개략적인 상부 배치도이다.
도 5b는 본 발명의 실시예에 따른 수직 트렌치 폴리실리콘 다이오드를 포함하는 온도 감지 회로의 회로도이다.
첨부된 도면에서 설명된 예인, 본 발명의 다양한 실시예는 이제 상세히 참조될 것이다. 본 발명은 이 실시예와 함께 기술되지만, 이 실시예로 발명이 제한되는 것으로 의도되지 않는다는 것은 당연하다. 반대로, 발명이 첨부된 청구항에 의해 정의되는 발명의 정신 및 범위 안에 포함될 수 있는, 대안, 수정 및 동등물을 포함하는 것으로 의도된다. 게다가, 발명의 다음의 상세한 설명에서, 수많은 특정한 세부사항은 발명의 철저한 이해를 제공하기 위하여 개시된다. 그러나, 발명이 이 특정한 세부사항 없이 실행될 수도 있다는 것은 당해 기술분야에서 일반적인 기술을 가진 자에 의해 인식될 것이다. 다른 경우에서는, 공지된 방법, 절차, 구성요소 및 회로는 불필요하게 발명의 불명료하게 하지 않도록 상세하게 설명되지 않았다.
본 발명의 실시예는 트렌치 폴리실리콘 다이오드의 방법 및 구조를 포함한다. 본 발명의 트렌치 폴리실리콘 다이오드는 실리콘 안에 트렌치 폴리실리콘 다이오드 구조를 위치시킴으로써 실리콘 표면의 토폴로지를 상당히 감소시킨다. 종래의 폴리실리콘 다이오드 구조는 실리콘의 표면 위에 위치하고 실리콘의 토폴로지를 증가시켜서, 셀 밀도를 감소시킨다. 본 발명의 일 실시예에서, 다이오드 주입(diode implantation)을 변경함으로써 트렌치 폴리실리콘 제너 다이오드 구조의 다른 브레이크다운 전압을 지정할 수 있다. 본 발명의 일 실시예에서는, 직렬 백-투-백 다이오드(series back-to-back diode) 수를 변경함으로써 또한 트렌치 폴리실리콘 제너 다이오드 구조의 다른 브레이크다운 전압을 지정할 수 있다. 본 발명의 일 실시예에서는, 트렌치 폴리실리콘 제너 다이오드는 ESD 보호소자를 위해 형성된다. 본 발명의 일 실시예는, ESD 정격을 지정하기 위해 더 많은 트렌치 폴리실리콘 제너 다이오드 셀을 병렬 연결할 수 있다. 본 발명의 일 실시예에서는, 트렌치 폴리실리콘 다이오드는 온도 감지 기능을 위해 사용될 수 있다. 본 발명의 일 실시예에서, 트렌치 폴리실리콘 제너 다이오드는 소스-드레인 과전압(overvoltage) 보호 및 클램핑 기능을 위해 사용될 수 있다.
도 1a, 2b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 1j, 1k 및 1l은 본 발명의 실시예에 따라 수직 트렌치 폴리실리콘 다이오드의 대표적인 제조방법 동안 수행되는 다양한 단계를 도시한다.
도 1a에서, N+(P+) 유형 도핑 기판(101) 위에 N-(P-) 유형 도핑 에피택셜 영역(102)이 형성된다. 산화물 패드(103)는 N-(P-) 유형 도핑 에피택셜 영역(102) 위에 형성된다. 본 발명의 일 실시예에서, 산화물 패드의 두께는 대략 300 옹스트롬(angstrom)이다. 본 발명의 일 실시예에서는, 산화물 패드는 SiO2를 포함한다. 실리콘 나이트라이드 층(silicon nitride layer; 104)이 산화물 패드(103) 위에 형성된다. 본 발명의 일 실시예에서는, 실리콘 나이트라이드 층(104)의 두께는 대략 2000 옹스트롬이다.
트렌치(120)의 위치를 마스크(mask)하기 위해 포토레지스트 층(photoresist layer; 105)을 이용한다. 도 1a는 트렌치 형성 후의 반도체 디바이스의 도면이다. 본 발명의 일 실시예에서는, 트렌치(120)는 정전기 방전(ESD) 트렌치이다. 본 발명의 다른 실시예에서는, 트렌치(120)는 클램핑 기능 또는 온도 감지 기능을 위해 사용되는 트렌치 다이오드의 일부분이다.
도 1b에서는, (도 1a의) 포토레지스트 층(105)을 제거하고 트렌치(120)의 내부에 절연층(122)을 형성한다. 본 발명의 일 실시예에서, 절연층은 LOCOS (localized oxidation of silicon) 산화물을 포함한다. 본 발명의 일 실시예에서, 절연층의 두께는 3000 옹스트롬이다. 본 발명의 일 실시예에서, 절연층(122)의 두께는 제너 다이오드와 피보호 디바이스 사이에서의 양호한 절연을 위한 피보호 디바이스의 바람직한 드레인-소스 브레이크다운 정격에 의존한다. 예를 들면, 더 두꺼운 절연층(122)은 얇은 절연층(122)보다 더 높은 절연 정격을 제공할 것이다. 본 발명의 일 실시예에서, 3000 옹스트롬의 절연층(122)은 40볼트 이상의 브레이크다운 전압(BV)을 포함한다. 본 발명의 일 실시예에서는, 절연층(122)은 실리콘 나이트라이드 층(104)의 상부 표면에 형성되지 않는다.
도 1c에서는, 폴리실리콘 층(140)은 트렌치(120)를 채우도록 증착된다. 본 발명의 일 실시예에서는, 폴리실리콘 층(140)의 두께는 1.5 마이크로미터이고 그 두께는 트렌치 폭에 따라 변할 수 있다. 폴리실리콘 층(140)은 절연층(122) 위에 증착된다. 본 발명의 일 실시예에서, 폴리실리콘 층은 실리콘 나이트라이드 층(104)의 표면 위에 증착된다. 본 발명의 본 실시예에서, 실리콘 나이트라이드 층(104)은 에치 방지층으로서 역할을 한다. 도 1c는 폴리실리콘 층(140)의 에치 백 후의 도면이다. 남은 폴리실리콘(140)은 트렌치(120)를 채운다. 본 발명의 일 실시 예에서, 트렌치의 상부가 N-(P-) 유형 에피택셜 영역의 상부 층과 같은 높이가 될 때까지 트렌치가 채워진다.
도 1d에서, 실리콘 나이트라이드 층(104) 및 산화물 패드 층(103)이 제거되었다. 본 발명의 일 실시예에서, 산화물 패드 층(103)을 제거하기 위해 버퍼 산화물 에칭(buffer oxide etch) 또는 HF 에칭을 이용한다.
도 1e에서, 하나 또는 그 이상의 MOSFET 트랜지스터 트렌치(155)를 다이오드 (ESD) 트렌치(120)에 인접하여 형성한다. 트렌치 마스크 (포토레지스트)(150)는 MOSFET 트랜지스터 트렌치(155)를 위한 위치를 마스크한다. 본 발명의 일 실시예에서, MOSFET 트렌치(155)를 형성하기 위하여 종래의 제조 과정을 이용한다.
도 1f에서, 포토레지스트(155)를 제거하고 게이트 산화물 층(160)을 형성하여 MOSFET 트렌치(155)를 채운다. 게이트 산화물 층(160)은 또한 다이오드 (ESD) 트렌치(120)를 채우는 폴리실리콘(140)의 상부에 형성된다. 게이트 폴리실리콘 층(161)은 게이트 산화물 층(160) 위에 증착된다. 본 발명의 일 실시예에서, 게이트 폴리실리콘(161)의 두께는 대략 1 마이크로미터이다. 본 발명의 일 실시예에서, 이 단계에서 게이트 도핑을 수행할 수 있다.
도 1g에서, 게이트 폴리실리콘(161)을 에치 백(etch back)하고 게이트 폴리실리콘(161)의 남은 일부가 MOSFET 트렌치(155)를 채운다.
도 1h에서, P+(N+) 유형의 트렌치 폴리실리콘 다이오드를 형성하도록 ESD 임플란트(implant)(171)에서 MOSFET 트렌치(155)를 보호하기 위해 마스크(170)를 이용한다. ESD 임플란트는 본 발명의 트렌치 폴리실리콘 다이오드의 특성을 조정하기 위하여 변경될 수 있다. 예를 들면, 다른 임플란트 주입량은 다이오드의 다른 브레이크다운 전압을 위해 이용될 수 있다.
도 1i에서, P(N) 유형 바디 영역(175)을 형성하기 위하여 바디 임플란트를 수행한다. 본 발명의 일 실시예에서, 바디 임플란트 영역을 형성하기 위해 바디 블록 마스크를 이용한다. 본 발명의 일 실시예에서, 주입 후에 바디 임플란트를 한다.
도 1j에서, 소스 임플란트 영역을 형성하기 위해 소스 블록 마스크를 이용하고 N+(P+) 유형 실리콘 영역(180)을 형성한다. 동시에 N+(P+) 유형 폴리실리콘 영역의 트렌치 폴리실리콘 다이오드를 형성하기 위해 소스 임플란트를 또한 이용한다. 도 1g의 비블록화 폴리실리콘 영역(140)은 N+(P+) 유형 도핑 영역이 된다.
도 1k 및 1l에서, 트렌치 트랜지스터(155)를 종래 방식으로 완료한다. 도 1k에서, LTO(low temperature oxide) 플러스 BPSG(borophosphorsilicate glass) 층(181)이 형성되고 소스와 게이트 전극이 패턴화된다. 본 발명의 일 실시예에서, 콘택(contact)을 형성하기 위해 콘택 임플란트 동안 콘택 마스크를 이용한다. 콘택이 형성된 후, 본 발명의 일 실시예에서, 클램핑 기능이 요구될 때 클램핑 임플란트를 수행할 수 있다.
도 1l에서, 금속 배선(metallization; 199)은 MOSFET 트랜지스터의 소스/드레인 측(189) 및 ESD 측(190)을 완료하기 위해 실행된다.
도 2a는 본 발명의 실시예에 따른 단일 스트라이프 수직 트렌치 폴리실리콘 제너 다이오드 셀 배치도이다. 하나의 제너 다이오드 전극은 금속 영역(200), N+ (P+) 유형 폴리실리콘 영역(203) 및 게이트 콘택(204)을 포함한다. 접지 측(206)은 또한 N+(P+) 유형 폴리실리콘 영역(203) 및 접지 콘택(214)을 포함한다. P+(N+) 유형 폴리실리콘 영역(201)은 N+(P+) 유형 폴리실리콘(203) 사이에 있다.
NPN (PNP) (예를 들면, N+(P+)(203), P+(N+)(201), N+(P+)(203)) 영역이 본 발명의 트렌치 폴리실리콘 제너 다이오드를 형성한다. 본 발명의 일 실시예에서, 트렌치 폴리실리콘 제너 다이오드는 ESD 보호를 위해 사용된다. 본 발명의 일 실시예에서, 다수 폴리실리콘 트렌치 제너 다이오드가 다른 ESD 정격을 달성하기 위하여 결합(예를 들면, 병렬 연결)할 수 있다.
본 발명의 다른 실시예에서, 본 발명의 트렌치 폴리실리콘 제너 다이오드는 클램핑 기능을 위해 사용된다. 본 발명의 다른 실시예에서, 본 발명의 트렌치 폴리실리콘 다이오드는 온도 감지를 위해 사용될 수 있다. 도 2a의 트렌치 폴리실리콘 제너 다이오드의 단면도는 (도 2b에서 도시된 것처럼) A(210)에서 A'(216)까지의 축을 따라서 제너 다이오드를 이등분함으로써 볼 수 있다.
도 2b는 (도 2a의) A(210)에서 A'(216)까지의 도 2a의 수직 트렌치 폴리실리콘 다이오드의 제1 단면도이다. NPN (PNP) 대형은 도 2b의 트렌치 폴리실리콘 제너 다이오드(280)에 대응한다.
도 2c는 (도 2a의) B(211)에서 B'(217)까지의 도 2a의 수직 트렌치 폴리실리콘 다이오드의 제2 단면도이다.
도 3a는 본 발명의 실시예에 따른 이중 스트라이프 수직 트렌치 폴리실리콘 제너 다이오드 셀 배치도이다. 게이트 측(300)은 N+(P+) 유형 폴리실리콘 영 역(303) 및 게이트 콘택(304)을 포함한다. 접지 측(306)은 N+(P+) 유형 폴리실리콘 영역(303) 및 접지 콘택(314)을 포함한다. 두 P+(N+) 유형 폴리실리콘 영역(301)은 N+(P+) 유형 폴리실리콘 영역(203) 사이에 있다. 두 P+(N+) 유형 폴리실리콘 영역(301) 사이에는 또 다른 N+(P+) 유형 폴리실리콘 영역(303)이 있다. NPNPN (PNPNP) 영역은 본 발명의 다수의 트렌치 폴리실리콘 다이오드를 형성한다. 본 발명의 일 실시예에서 복수의 트렌치 폴리실리콘 다이오드가 연결되고 ESC 보호를 위해 사용된다. 도 3a의 트렌치 폴리실리콘 제너 다이오드의 단면도는 (도 3b에서 설명되는 것과 같이) C(310)에서 C'(316)까지의 축을 따라 제너 다이오드를 2 등분해서 불 수 있다.
도 3b는 (도 3a의) C(310)에서 C'(316)까지의 도 3a의 수직 트렌치 폴리실리콘 제너 다이오드의 단면도이다. NPNPN (PNPNP) 대형은 함께 연결된 도 3b의 다수의 트렌치 폴리실리콘 제너 다이오드(380)에 대응한다.
도 3c는 본 발명의 실시예에 따른 수직 트렌치 폴리실리콘 제어 다이오드(381)를 포함하는 단일 스테이지 ESD 보호 회로(380)의 개략도이다.
도 3d는 본 발명의 실시예에 따른 제1 수직 트렌치 폴리실리콘 제너 다이오드(391), 트렌치 폴리실리콘 저항 및 제2 수직 트렌치 폴리실리톤 제너 다이오드(392)를 포함하는 이중 스테이지 ESD 보호 회로(390)의 개략도이다.
도 4는 본 발명의 실시예에 따른 수직 트렌치 폴리실리콘 다이오드의 대표적인 제조방법의 순서도이다. 본 발명의 일 실시예에서, 과정(400)의 결과물인 트렌치 폴리실리콘 제너 다이오드는 ESD 보호를 위해 사용된다. 본 발명의 다른 실시예 에서, 과정(400)의 결과물인 트렌치 폴리실리콘 다이오드는 과전압 보호 및/또는 클램핑 기능을 위해 사용된다. 방법(400)은 또한 온도 감지를 위해 사용될 수 있는 트렌치 폴리실리콘 다이오드를 제조하기 위해 사용된다는 것을 알게 될 것이다.
단계(402)에서, 과정(400)은 N+(P+) 유형 기판 위에 N-(P-) 유형 에피택셜 영역을 형성하는 단계를 포함한다.
단계(404)에서, 과정(400)은 N-(P-) 유형 에피텍셜(epitaxial) 영역에 트렌치를 형성하는 단계 및 트렌치에 LOCOS 산화물을 성장시키는 단계를 포함한다. 본 발명의 일 실시예에서, 단계(404)에서 형성된 트렌치는 ESD 트렌치이다. 본 발명의 일 실시예에서, LOCOS 산화물의 두께는 완성되는 다이오드를 위한 바람직한 브레이크다운 전압을 유지하도록 변경될 수 있다.
단계(406)에서, 과정(400)은 폴리실리콘을 증착하는 단계 및 폴리실리콘을 에칭백(etching back)하는 단계를 포함하며, 이때, 남은 폴리실리콘은 단계(404)에서 형성된 트렌치의 상부 표면을 채운다.
단계(408)에서, 과정(400)은 P+(N+) 유형 ESD 임플란트를 함으로써 단계(406)에서 형성된 트렌치 폴리실리콘에 P+(N+) 유형 폴리실리콘 영역을 형성하는 단계를 포함한다. 본 발명의 일 실시예에서, P+(N+) 유형 ESD 임플란트 주입량은 완성되는 다이오드를 위한 바람직한 브레이크다운 전압 및 ESD 정격을 달성하기 위하여 변경될 수 있다.
단계(410)에서, 과정(400)은 N+(P+) 유형 소스 임플란트를 함으로써 단계(406)에서 형성된 트렌치 폴리실리콘에 N+(P+) 유형 폴리실리콘 영역을 형성하는 단계를 포함한다.
단계(412)에서, 과정(400)은 바디 영역에 다이오드를 형성하는 단계를 포함하며, 여기서 다이오드의 일부는 트렌치의 상부 표면보다 낮다. 본 발명의 일 실시예에서, 일련의 임플란트를 수행하여 다이오드를 형성한다. 제1 ESD 임플란트는 (P+(N+) 유형 폴리실리콘 영역을 형성하는) 트렌치에 증착된 폴리실리콘을 도핑하여 실행되고, 제2 소스 임플란트는 (N+(P+) 유형 폴리실리콘 영역을 형성하는) 트렌치에 증착된 폴리실리콘을 도핑하여 실행된다.
도 5a는 본 발명의 실시예에 따른 온도 센서를 위한 개략적인 상부 배치도(500a)이다. 온도 센서(500a)는 수직 트렌치 폴리실리콘 다이오드(510, 520)를 포함한다. 트렌치 폴리실리콘 다이오드(510, 520)는 역방향 병렬(anti-parallel)로 전기적으로 결합하고 핀 1(502) 및 핀 2(504)에 전기적으로 결합한다.
트렌치 다이오드(510)는 N+ 유형 폴리실리콘 영역(512)의 영역 및 P+ 유형 폴리실리콘 영역(511)의 영역을 포함한다. 다이오드(510)는 콘택(513)을 통해 핀 1(502)과 전기적으로 결합하고 콘택(514)을 통해 핀 2(504)와 전기적으로 결합한다.
트렌치 다이오드(520)는 N+ 유형 폴리실리콘 영역(521)의 영역 및 P+ 유형 폴리실리콘 영역(522)의 영역을 포함한다. 다이오드(520)는 콘택(523)을 통해 핀 1(502)과 전기적으로 결합하고 콘택(524)을 통해 핀 2(504)와 전기적으로 결합한다.
온도는 핀 1(502) 및 핀 2(504) 사이의 전압을 측정함으로써 결정될 수 있 다. 다수의 전압을 위한 대응 온도를 결정하기 위하여 룩업 테이블(lookup table) 을 이용할 수 있다.
도 5b는 도 5a의 대표적인 회로(500b)의 회로도이다. 트렌치 폴리실리콘 다이오드(510, 520)는 핀 1(502) 및 핀 2(504)에 전기적으로 결합한다. 예를 들어, 핀 1(502) 및 핀 2(504) 사이의 전압을 측정할 수 있고 대응하는 온도를 룩업 테이블(lookup table)에 의해 결정할 수 있다. 주어진 전압을 위한 대응 온도를 검색하는 많은 방법을 본 발명의 실시예에 따라 사용할 수 있다는 것을 알게 될 것이다.
본 발명의 실시예, 즉 수직 트렌치 폴리실리콘 다이오드에 대해 기술하였다. 본 발명을 특정 실시예로 설명하였지만, 본 발명은 그런 실시예에 의해 제한되는 것으로 해석되어서는 안 되며, 오히려 뒤의 청구항에 따라 해석되어야 한다.

Claims (35)

  1. N+(P+) 유형 기판 위에 N-(P-) 유형 에피텍셜(epitaxial) 영역을 형성하는 단계;
    상기 에피텍셜(epitaxial) 영역에 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 절연층을 상기 트렌치에 형성하는 단계;
    상기 트렌치의 상부 표면과 상기 N-(P-) 유형 에피텍셜(epitaxial) 영역의 상부층이 같은 높이가 되도록 상기 트렌치의 상부 표면을 형성하는 폴리실리콘으로 상기 트렌치를 채우는 단계;
    상기 트렌치에서 상기 폴리실리콘의 P+(N+) 유형 영역을 형성하는, P+(N+) 유형 불순물(dopant)을 임플란트하는 단계;
    상기 트렌치에서 상기 폴리실리콘의 N+(P+) 유형 영역을 형성하는, N+(P+) 유형 불순물을 임플란트하는 단계;
    상기 트렌치에 폴리실리콘 다이오드를 형성하는 단계; 및
    상기 에피텍셜 영역에 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트랜치를 형성하는 단계;를 포함하며
    상기 다이오드의 일부는 상기 트렌치의 상기 상부 표면보다 낮으며,
    상기 트렌치는 폴리실리콘 다이오드 트렌치이고,
    상기 MOSFET 트렌치의 형성 전에 상기 트렌치 다이오드가 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서,
    상기 방법은 상기 에피텍셜(epitaxial) 영역에 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트렌치를 형성하는 단계를 더 포함하며,
    상기 트렌치는 폴리실리콘 다이오드 트렌치인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. N+(P+) 유형 기판 위에 N-(P-) 유형 에피텍셜(epitaxial) 영역을 형성하는 단계;
    상기 에피텍셜(epitaxial) 영역에 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 절연층을 상기 트렌치에 형성하는 단계;
    상기 트렌치의 상부 표면과 상기 N-(P-) 유형 에피텍셜(epitaxial) 영역의 상부층이 같은 높이가 되도록 상기 트렌치의 상부 표면을 형성하는 폴리실리콘으로 상기 트렌치를 채우는 단계;
    상기 트렌치에서 상기 폴리실리콘의 P+(N+) 유형 영역을 형성하는, P+(N+) 유형 불순물(dopant)을 임플란트하는 단계;
    상기 트렌치에서 상기 폴리실리콘의 N+(P+) 유형 영역을 형성하는, N+(P+) 유형 불순물을 임플란트하는 단계;
    상기 트렌치에 폴리실리콘 다이오드를 형성하는 단계; 및
    상기 에피텍셜 영역에 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트랜치를 형성하는 단계;를 포함하며,
    상기 다이오드의 일부는 상기 트렌치의 상기 상부 표면보다 낮고,
    상기 절연층의 두께는 3,000 옹스트롬이며 상기 트렌치에서 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 하는 반도체 장치의 제조방법.
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  14. N+(P+) 유형 기판 위에의 N-(P-) 유형 에피텍셜(epitaxial) 영역에 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 절연층을 상기 트렌치 안에 형성하는 단계;
    상기 트렌치의 상부 표면과 상기 N-(P-) 유형 에피텍셜(epitaxial) 영역의 상부층이 같은 높이가 되도록 상기 트렌치의 상부 표면을 형성하는 폴리실리콘으로 상기 트렌치를 채우는 단계; 및
    상기 트렌치에 다이오드를 형성하는 단계; 를 포함하며,
    상기 다이오드의 일부는 상기 트렌치의 상기 상부 표면보다 낮으며,
    금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트렌치의 형성 전에 상기 다이오드가 형성되고,
    상기 절연층의 두께는 3,000 옹스트롬이며 상기 트렌치 내의 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  15. 제14항에 있어서,
    상기 방법은 상기 에피텍셜(epitaxial) 영역에 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  16. N+(P+) 유형 기판 위에의 N-(P-) 유형 에피텍셜(epitaxial) 영역에 트렌치를 형성하는 단계;
    상기 트렌치를 채우는 절연층을 상기 트렌치 안에 형성하는 단계;
    상기 트렌치의 상부 표면과 상기 N-(P-) 유형 에피텍셜(epitaxial) 영역의 상부층이 같은 높이가 되도록 상기 트렌치의 상부 표면을 형성하는 폴리실리콘으로 상기 트렌치를 채우는 단계;
    상기 트렌치에 다이오드를 형성하는 단계; 및
    정전기 방전으로부터 트랜지스터를 보호하기 위해 상기 N-(P-) 유형 에피텍셜(epitaxial) 영역에 복수의 제너 다이오드를 형성하고 상기 복수의 제너 다이오드를 병렬로 결합하는 단계; 를 포함하며,
    상기 다이오드의 일부는 상기 트렌치의 상기 상부 표면보다 낮고,
    금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트렌치의 형성 전에 상기 트렌치 다이오드가 형성되며,
    상기 절연층의 두께는 3,000 옹스트롬이며 상기 트렌치 내의 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 절연층은 산화물을 포함하는 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  18. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 트렌치 안의 상기 절연층은 상기 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트렌치의 드레인-소스 브레이크다운 전압보다 큰 브레이크다운 전압 정격을 가지는 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  19. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 절연층의 두께는 3,000 옹스트롬이며 상기 트렌치 내의 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  20. 제14항 또는 제15항에 있어서,
    상기 다이오드는 제너 다이오드인 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  21. 제20항에 있어서,
    상기 제너 다이오드는 정전기 방전 보호를 위해 사용되는 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  22. 제20항에 있어서,
    상기 제너 다이오드는 클램핑 기능을 위해 사용되는 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  23. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 다이오드는 트렌치 다이오드이며 온도 감지를 위해 사용되는 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  24. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 트렌치 내의 상기 N+(P+) 유형 도핑 폴리실리콘은 저항기로 사용되는 것을 특징으로 하는 트렌치 폴리실리콘 다이오드의 제조방법.
  25. 제1항에 있어서,
    상기 절연층은 산화물을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제1항에 있어서,
    상기 트렌치 안의 상기 절연층은 상기 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; MOSFET) 트렌치의 드레인-소스 브레이크다운 전압보다 큰 브레이크다운 전압 정격을 가지는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제1항에 있어서,
    상기 절연층의 두께는 3,000 옹스트롬이며 상기 트렌치 내의 상기 절연층의 두께는 브레이크다운 전압 요구조건에 의존적인 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 제1항에 있어서,
    상기 다이오드는 제너 다이오드인 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제1항에 있어서,
    상기 다이오드는 트렌치 다이오드이며 온도 감지를 위해 사용되는 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제1항에 있어서,
    상기 트렌치 내의 상기 N+(P+) 유형 도핑 폴리실리콘은 저항기로 사용되는 것을 특징으로 하는 반도체 장치의 제조방법.
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