KR20030084563A - 향상된 게이트 산화 완결성 구조를 갖는 반도체 트랜치디바이스 - Google Patents

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Abstract

디바이스의 활성 영역에 배치된 적어도 제 1 트랜치와 디바이스의 종결 영역에 배치된 제 2 트랜치를 구비한 디바이스에서 산화물 층의 절연 파괴 전압을 개선하는 트랜치 DMOS 제조 방법이 제공된다. 그 방법에 따르면, 제 2 트랜치의 상부 코너의 근처에서 산화물 층을 두껍게 하여 제조 공정 동안 2 차원적인 산화에 의해 발생하는 영역에서의 얇아짐을 보상하기 위해 (그리고 절연 파괴 전압의 감소가 수반됨) 마스크 기술이 사용된다.

Description

향상된 게이트 산화 완결성 구조를 갖는 반도체 트랜치 디바이스{SEMICONDUCTOR TRENCH DEVICE WITH ENHANCED GATE OXIDE INTEGRITY STRUCTURE}
DMOS(Double diffused MOS) 트랜지스터는 트랜지스터 영역을 형성하기 위해 확산을 사용하는 일종의 MOSFET(Metal On Semiconductor Field Effect Transistor)이다. DMOS 트랜지스터는 일반적으로 파워 집적 회로 어플리케이션에 고전압 회로를 제공하기 위해 파워 트랜지스터로 사용된다. 낮은 순방향 전압 강하가 요구될 때 DMOS 트랜지스터는 단위 면적당 더 큰 전류를 제공한다.
통상적인 이산(discrete) DMOS 회로는 병렬로 제조되는 두 개 이상의 개별적인 DMOS 트랜지스터 셀을 포함한다. 개별적인 DMOS 트랜지스터 셀은 공통 드레인 접점(기판)을 공유하고, 반면 그 소스는 전부가 금속과 단락되고, 그 게이트는 폴리실리콘과 단락된다. 따라서, 이산 DMOS 회로가 더 작은 트랜지스터의 매트릭스로 구성된다고 할지라도, 그것은 마치 하나의 큰 트랜지스터처럼 행동한다. 이산 DMOS 회로에 관해 말하면, 트랜지스터 매트릭스가 게이트에 의해 턴 온될 때 단위 면적당 전도율을 최대화하는 것이 바람직하다.
하나의 특정 유형의 DMOS 트랜지스터는, 채널이 수직으로 형성되고 게이트가 소스와 드레인 사이에서 뻗은 트랜치에 형성되는 소위 트랜치 DMOS 트랜지스터이다. 얇은 산화물 층을 따라 뻗어 있고 폴리실리콘으로 채워진 트랜치는 더 작은 억제 전류 흐름(constricted current flow)을 허용하여 더 작은 값의 특정 온 리지스턴스(specific on-resistance)를 제공한다. 트랜치 DMOS 트랜지스터의 예는 미국 특허 제5,072,266호(Bulucea 등), 제5,541,425호(Nishihara) 제5,430,324호(Bencuya), 제5,639,676호(Hshieh 등), 제5,316,959호(Kwan 등), 제5,304,381호(Yilmaz 등) 및 제5,866,931호에 개시되어 있다.
도 1a와 도 1b는 종래의 트랜치 DMOS 트랜지스터(101)의 한가지 예를 도시한다. 이러한 디바이스에는 트랜지스터의 활성 영역(active region)에 있는 제 1 트랜치(103)와 종결 영역(termination region)에 있는 제 2 트랜치(105)가 제공된다.
이제 라인(X-X')을 따라 취해진 도 1a의 디바이스의 단면도인 도 1b를 참조하면, 트랜치는 n+ 도핑된 층(107), n 도핑된 에피택시얼(epitaxial) 층(109) 및 반대 전도율(opposite conductivity)을 갖는 p 타입 확산 층(111)을 포함하는 기판에 존재한다. p 타입 확산 층 위에 있는 n+ 도핑된 에피택시얼 층(113)은 소스의 역할을 한다. 산화 실리콘(115)의 절연 층은 두 개의 트랜치의 표면 위에 뻗어 있다. 소스 전극(117)은 제 1 트랜치 위로 뻗어 있고, 게이트 전극(119)은 제 2 트랜치 위로 뻗어 있다. 두 개의 트랜치는 폴리실리콘(121)으로 채워져 있고, BPSG(boron phosphorosilicate glass)(123)으로 덮인다.
도 1b에 도시된 디바이스에서 제 1 트랜치 위에 있는 산화 실리콘 층의 평균 두께(tox1)는 제 2 트랜치 위에 있는 산화 실리콘 층의 평균 두께(tox2)와 동일하다(즉, tox1=tox2). 이런 형태의 디바이스는 디바이스가 제조되는 방법론의 아티팩트인 적어도 하나의 단점을 갖는다. 특히 이러한 디바이스는 일반적으로 그 제조 동안에 적어도 두 개의 산화 처리를 거치는데, 트랜치의 형성 후의 실리콘 에칭 시에 발생하는 손상의 제거를 위해 채용된 제 1처리와 산화 실리콘 층을 형성하기 위해 사용되는 제 2 처리가 그것이다. 도 1c에 도시된 것처럼 이러한 산화 단계는 p 타입 확산 층(111)의 산화 실리콘 층(115)으로 돌출부의 형태의 결함(125)을 만든다. 종종 "혼(horn)"이라고 칭해지는 이러한 결함은 트랜치의 측벽의 상부 말단 코너에 생긴다. 혼은 예각을 갖는다. 혼의 근처에서 산화 실리콘 층의 두께("th")는 트랜치의 측벽이나 또는 p 타입 확산 층의 표면에 위치한 산화 실리콘 층의 평균 두께(tox2)보다 더 작을 것이다.
사용 중에 혼과 산화 실리콘 층을 덮는 n 타입의 다결정 실리콘 층(127)은 게이트로서의 역할을 하고, 미리 결정된 전위가 제공된다. 그러나, 혼의 모양 때문에 n 타입의 다결정 실리콘 층과 기판 사이의 전계는 혼의 근처에 집중된다. 혼 근처의 산화 실리콘 층의 두께는 얇기 때문에 산화 실리콘의 절연 파괴 전압(breakdown voltage) 이 영역에서 매우 감소된다.
이러한 문제를 해결하기 위해 당업계에서는 여러 접근이 제안되어 왔다. IEEE TRANSACTIONS ON ELECTRON DEVICE(VOL.ED-34, NO.8, 1987년 8월, pp. 1681-1687)에 개시된 하나의 접근은 실리콘의 산화 조건에 관한 것이다. 이러한 접근에서 산화는 11000C 정도의 온도에서 행해진다. 참조 자료에 따르면, 이러한 온도에서 혼은 생성되지 않고, 트랜치의 측벽의 상부 말단 코너 부분은 둥글게 된다. 트랜치의 측벽의 상부 말단 코너 부분을 둥글게 함으로써 그 부분에서의 전계의 집중은 완화되고, 트랜치의 측벽의 상부 말단 코너 부분에 위치한 산화 실리콘 층의 절연 파괴 전압은 개선된다고 열려져 있다. 그러나, 산화 단계에서 그렇게 높은 온도를 사용하는 것은 이전에 형성된 불순물 확산 층의 구조에 불리한 영향을 줄 수 있다는 점에서 그러한 방법은 바람직하지 않다.
트랜치의 측벽의 상부 코너 부분에 있는 산화 실리콘 층의 절연 파괴 전압의 감소를 피하는 다른 방법은 공개된 일본 특허 출원 제64-57623호와 제63-166230호에 개시되어 있다. 이러한 참조 자료는 화학적인 건식 에칭에 의해 트랜치의 측벽의 상부 말단 코너 부분을 둥글게 하는 방법을 개시한다. 그러나, 이런 식의 트랜치의 측벽의 상부 말단 코너 부분을 둥글게 하는 것은 바람직하지 않은데, 그 이유는 전계 강도를 완화하기 위해 코너 부분의 곡률 반경("r")이 증가되어야 하기 때문이다. 이러한 방법은 이제 디바이스의 크기에 하한 한계를 제공하는데, DMOS 트랜지스터의 크기를 최소화하는 것이 바람직하다는 점에서 그것은 심각한 결점이다.
미국 특허(US 5,541,425)(Nishihara)는 2차원의 산화에 의해 얇게된 게이트 산화 층의 세그먼트(segment)에 관련된 문제를 극복하기 위한 또 다른 접근법을 개시한다. 여기에서, 추가적인 마스크를 사용하여 추가적인 고 농도의 비소 주입(heavy arsenic implant)에 의해 트랜치의 상부 코너가 둥글게 되는 방법이 개시된다. 그러나, 여기에서 제안된 방법은 부유 비소 부분(floating arsenic portion)이 이른 전자 사태 절연 파괴(early avalanche breakdown)를 야기하기 때문에 파워 MOSFET에 적당하지 않다. 게다가 고 농도로 도핑된 비소 부분은 희생 산화(sacrificial oxidation)와 게이트 산화와 같은 후속적인 산화 공정 동안 실리콘 결점을 유발한다.
미국 특허(US 5,639,676)(Hshieh 등)는 7개의 마스킹 단계를 사용하여 트랜치 DMOS 트랜지스터를 제조하는 방법을 개시한다. 이 방법에 따르면, 트랜지스터의 활성 영역에 있는 게이트 산화 층보다 더 두꺼운 종결 영역에 있는 절연 산화 층을 생성하기 위해 마스킹 단계가 사용된다. 그러나, 도 1a 내지 도 1c에 도시된 디바이스에서처럼, 이러한 유형의 디바이스에서는, 트랜치의 측벽의 상부 코너 부분 영역에서의 산화 실리콘 층의 2차원적인 산화 때문에, 트랜치의 측벽의 상부 코너 부분에 있는 산화 실리콘 층의 절연 파괴 전압이 감소하는 경향이 있다.
따라서, 종래 기술에는 개선된 게이트 산화 완결성(gate oxide integrity)을 갖는 트랜치 DMOS 디바이스, 특히 개선된 절연 파괴 전압을 갖는 게이트 산화 층을 갖는 트랜치 DMOS 디바이스에 관한 필요성이 있다. 또한, 종래 기술에는 그러한 트랜치 DMOS 디바이스를 제조하는 방법으로서, 파워 MOSFET 디바이스에 응용 가능한 방법에 대한 필요성이 있다. 이러한 그리고 다른 필요성은 이제부터 개시되는 본 발명에 의해 충족된다.
본 발명은 일반적으로 MOSFET 트랜지스터에 관한 것으로서, 더 일반적으로는 트랜치 구조를 갖는 DMOS 트랜지스터에 관한 것이다.
도 1a는 종래의 DMOS 디바이스의 평면도.
도 1b는 도 1의 라인 1B-1B를 따라 취해진 단면도.
도 1c는 도 2의 영역 2의 확대도.
도 2 내지 도 5는 본 발명에 따라 구성된 트랜치 DMOS 트랜지스터의 도식적인 단면도.
도 6a 내지 도 6e는 본 발명에 따른 트랜치 DMOS 트랜지스터를 제조하는 방법을 예시하는 도식적인 단면도.
도 7a 내지 도 7d는 본 발명에 따른 트랜치 DMOS 트랜지스터를 제조하는 방법을 예시하는 도식적인 단면도.
도 8a 내지 도 8b는 본 발명에 따른 트랜치 DMOS 트랜지스터를 제조하는 방법을 예시하는 도식적인 단면도.
본 발명은 향상된 게이트 산화 완결성(gate oxide integrity)을 갖는 트랜치DMOS 디바이스, 특히 게이트 산화 층이 개선된 절연 파괴 전압을 갖는 트랜치 DMOS 디바이스의 제조 방법과 그렇게 제조된 트랜치 DMOS 디바이스에 관한 것이다.
한 측면에서, 본 발명은 트랜치 DMOS 디바이스와 그러한 디바이스를 제조하는 방법에 관한 것이다. 트랜치 DMOS 디바이스는 제 1 전도율 유형을 갖는 제 1 영역(예건대 n 도핑된 에피택시얼 층)과 제 2 전도율 유형을 갖는 제 2 영역(예건대 p 타입 확산 층)을 포함하고, 상기 제 1 및 제 2 영역과 통하는 적어도 제 1 및 제 2 트랜치를 구비한다. 제 1 전기적인 절연 층이 제 1 트랜치의 표면 위에 배치되고 제 1 트랜치 위로 평균 두께(t1)를 갖는다. 제 2 전기적인 절연 층이 제 2 트랜치의 표면 위에 배치되고 제 2 트랜치 위로 평균 두께(t2)를 갖는다. 일반적으로 전기적인 절연 층은 산화 실리콘 같은 산화물을 포함한다. 비율(t1/t2)은 1보다 크고, 일반적으로 적어도 약 1.2이다.
본 발명의 이러한 측면에 따라 제조된 트랜치 DMOS 디바이스는 파워 MOSFET 응용에 특히 유용하다. 그러한 응용에서 제 1 트랜치는 트랜지스터의 종결 영역(termiantion region)에 배치될 수 있고, 제 2 트랜치는 트랜지스터의 활성 영역(active region)에 배치될 수 있다. 종결 영역에 더 두꺼운 절연 층이 존재하여, 특히 2 차원적인 산화가 절연 층에 혼(horn)이나 유사한 결함을 만들 가능성이 큰 트랜치의 상부 코너 근처에서 절연 층의 절연 파괴 전압이 받아들일 수 있는 레벨로 유지된다. 게다가 더 두꺼운 절연 층은 전자 사태 절연 파괴가 종결 영역보다는 트랜지스터의 활성 영역에서 발생하도록 전계 분포를 개선하여, 절연 파괴 전압 특성이 더 안정적이고 예측 가능하도록 한다. 더 두꺼운 절연 층은 공정 제어를 또한 개선하며 공정 과정 동안의 기판 오염을 감소시킨다. 또한, 산화물이 더 두꺼울수록 전계 분포가 덜 집중되어 산화물 파열 전압(oxide rupture voltage)이 더 커질 것이다. 산화물이 더 두꺼울수록 도펀트(dopant)가 산화물을 통해 도핑된 폴리실리콘으로부터 기판 영역으로 더 적게 투과해, 더 두꺼운 산화물은 기판 오명을 감소시키는데 도움을 준다.
본 발명의 트랜치 DMOS 디바이스의 몇몇 실시예에서 상기 트랜치의 상부 부분에서의 절연 층의 평균 두께를 증가시키지 않고도 제 2 트랜치의 바닥에서의 절연 층의 평균 두께는 또한 증가된다. 이러한 후술할 실시예의 트랜치 DMOS 디바이스는 위에서 주목할 수 있는 모든 장점을 갖는다. 게다가 파워 MOSFET의 활성 영역에서의 트랜치의 바닥에 있는 더 두꺼운 절연 층의 존재는 절연 층을 통한 도핑 물질(dopant material)의 투과와 상기 트랜치의 상기 영역에 있는 p 타입 확산 층으로의 투과를 감소시켜, 펀치-스루를 감소시킨다.
다른 측면에서 본 발명은 트랜치 DMOS 디바이스를 제조하는 방법과 그렇게 제조된 디바이스에 관한 것이다. 본 방법에 따라, 제 1 전도율 유형을 갖는 제 1 영역과 제 2 전도율 유형을 갖는 제 2 영역을 포함하는 물품(article)이 제공된다. 상기 물품은 제 1 및 제 2 영역과 통하는 제 1 및 제 2 트랜치를 갖는다. 그리고, 제 1 전기적인 절연 층이 제 1 트랜치의 표면 위에 배치된다. 제 1 절연 층은 제 1 트랜치 위로 평균 두께(t1)를 갖는다. 다음으로 제 2 절연 층이 제 2 트랜치의 표면 위에 배치된다. 제 2 절연 층은 제 2 트랜치 위로 평균 두께(t2)를 갖는다. 두 절연 층의 두께는, 두 층 중에서 k가 더 크고 두 층 중에서 m이 더 작다면 k/m이 1보다 더 크고 일반적으로 적어도 약 1.2가 되도록 된다.
본 발명의 방법의 다양한 실시예에서, 절연 층의 두께의 차이는 제 1 및 제 2 트랜치 위로 제 1 절연 층을 증착하고, 그리고 나서 제 1 절연 층의 적어도 일부분 위로 적어도 하나의 마스크(예컨대 절연 층이 산화 실리콘과 같은 산화물이라면 산화물 마스크)를 증착하여 마스킹된 영역과 마스킹되지 않은 영역을 한정함으로써 성취될 수 있다. 본 발명의 방법의 몇몇 실시예에서 마스킹된 영역은 제 1 트랜치의 전체 표면 위로 뻗어 있고, 마스킹되지 않은 영역은 제 2 트랜치의 전체 영역 위로 뻗어 있다. 다른 실시예에서 마스킹된 영역은 제 1 트랜치의 전체 표면 위와 제 2 트랜치의 표면의 제 1 부분(예컨대 바닥) 위로 뻗어 있고, 마스킹되지 않은 영역은 제 2 트랜치의 표면의 제 2 부분 위로 뻗어 있다. 그리고 나서 마스킹되지 않은 영역으로 뻗은 제 1 절연 층의 임의의 부분은 에칭에 의해 제거되고, 평균 두께(t2)(t1≠ t2임)를 갖는 제 2 절연 층이 마스킹되지 않은 영역 위로 증착된다. 일반적으로 제 1 트랜치가 트랜지스터의 종결 영역에 위치하고 제 2 트랜치가 트랜지스터의 활성 영역에 위치하면, t1> t2이다. 이러한 방법은 위에서 기술한 유형의 트랜치 DMOS 디바이스를 제조하는데 유리하게 이용될 수 있다.
또 다른 측면에서, 본 발명은 트랜치 DMOS 트랜지스터 및 유사한 디바이스의 구성에 유용한 중간 물품(intermediary article)과 그러한 물품을 제조하는 방법에관한 것이다. 상기 물품은 제 1 전도율 유형을 갖는 제 1 영역과 제 2 전도율 유형을 갖는 제 2 영역을 포함한다. 제 1 및 제 2 영역과 통하는 제 1 트랜치는 제 1 및 제 2 벽(wall)을 갖고 제 1 바닥에서 종결된다(terminate). 제 1 벽은 제 1 바닥에서 상기 물품의 표면으로 뻗어 있고, 제 1 벽과 표면의 교차점(intersection)은 제 1 로커스(locus)를 한정한다. 제 3 및 제 4 벽을 갖고 제 2 바닥(제 2 바닥은 제 2 로커스를 한정한다)에서 종결하는 제 2 트랜치는 또한 제 1 및 제 2 영역을 통해 뻗어 있다. 전기적인 절연 물질(일반적으로 산화 실리콘과 같은 절연 산화물)이 적어도 제 1 로커스 위에서 증착된다. 몇몇 실시예에서 절연 물질은 또한 제 2 로커스 위로 뻗어 있다. 상기 물품에는 추가적으로 마스킹 영역과 비 마스킹 영역을 한정하는 적어도 하나의 마스크가 제공된다. 마스킹된 영역은 제 1 로커스 위로 뻗어 있고, 몇몇 실시예에서 또한 제 2 로커스 위로 뻗어 있다. 마스킹되지 않은 영역은 마스킹된 영역의 외부의 전체 영역으로 뻗어 있고, 일반적으로 제 2 트랜치의 제 3 및 제 4 벽의 적어도 일부를 포함한다.
본 발명이 중간 물품은, 마스킹되지 않은 영역에 존재하는 임의의 절연 물질을 제거하고(예컨대 화학적 에칭에 의해, 여기서 절연 물질은 산화 실리콘이고 적어도 하나의 마스크는 산화물 마스크임), 그리고 나서 (적어도 하나의 마스크의 제거 이전이나 또는 이후에) 마스킹되지 않은 영역 위로 동일하거나 또는 서로 다른 절연 물질의 다른 부분을 증착함으로써, 트랜치 DMOS 트랜지스터와 본 발명의 디바이스의 제조에 유리하게 이용될 수 있다. 이런 식으로, (게이트 산화 층 및/또는 희생 산화 층을 형성하는) 절연 물질의 두께는 트랜치 DMOS 디바이스의 마스킹된영역과 마스킹되지 않은 영역 위에서 독립적으로 변화될 수 있어 위엣 기술한 장점을 얻을 수 있다.
본 발명은 개선된 게이트 산화 완결성(gate oxide integrity)을 갖는 트랜치 DMOS 디바이스(그리고, 그러한 디바이스를 제조하는 방법), 특히 개선된 절연 파괴 전압을 갖는 게이트 산화 층을 구비한 트랜치 DMOS 디바이스에 관한 것이다. 이러한 디바이스와 그러한 디바이스를 제조하는 방법론은 파워 MOSFET 디바이스(power MOSFET device)를 제조하는데 유용하다.
도 2는 본 발명에 따라 제조된 트랜치 DMOS 디바이스(1)의 제 1 실시예를 도시한다. 그 구조는 낮은 농도로 n 도핑된 에피택시얼 층(5)이 그 위에서 성장하는 n+ 기판(3)을 포함한다. 도핑된 에피택시얼 층 내에서 반대 전도율을 갖는 p 타입 확산 층(7)이 제공된다. p 타입 확산 층의 적어도 일부 위에 있는 N+ 도핑된 에피택시얼 층(9)은 소스의 역할을 한다.
제 1 및 제 2 트랜치(11, 11')가 에피택시얼 층에 제공된다. 제 1 트랜치는 디바이스의 활성 영역(active region)(12)에 배치되고, 제 2 트랜치는 디바이스의 종결 영역(termination region)(12')에 배치된다. 제 2 트랜치는 게이트(16)와의 접촉을 위해 상부 표면으로 확장하는 폴리실리콘(14)으로 채워진다. 제 1 및 제 2 산화 층(13, 13')은 각각 제 1 및 제 2 트랜치에 제공되고, 제 1 및 제 2 산화 층은 각각 t1과 t2(t2> t1)의 두께를 갖는다.
두께(t1과 t2)는 t2> t1의 요구조건을 만족시키며 산화 층의 절연 파괴 전압이 의도된 목적 사용을 위해 충분하게 선택된다. 종결 영역에 더 두꺼운 산화 층의 존재는, 2 차원적인 산화가 혼이나 유사한 결점을 생성할 가능성이 큰 트랜치의 상부 코너의 근처에서 산화 층의 절연 파괴 전압을 받아들일 수 있는 레벨로 유지한다. 게다가, 더 두꺼운 산화 층은 전자 사태 절연 파괴가 종결 영역보다는 트랜지스터의 활성 영역에서 발생하도록 전계 분포를 개선시켜, 절연 파괴 전압 특성이 더 안정적이고 예측 가능하도록 한다. 더 두꺼운 산화 실리콘 층은 또한 공정 제어를 개선하고, 공정 진행 동안 기판의 오염을 감소시킨다.
일반적으로 t1과 t2는 비율(t2: t1)이 적어도 약 1.2, 더 바람직하게는 적어도 약 1.5, 가장 바람직하게는 적어도 약 2가 되도록 선택될 것이다. 일반적으로, (30V 디바이스에 대해) t1은 400 내지 700 옹스트롬(angstrom)의 범위, 더 바람직하게는 500 내지 650 옹스트롬의 범위, 가장 바람직하게는 550 내지 600 옹스트롬의 범위 내에 있고, 반면 t2는 일반적으로 600 내지 840 옹스트롬의 범위, 더 바람직하게는 750 내지 1050 옹스트롬의 범위, 가장 바람직하게는 1000 내지 1400 옹스트롬의 범위 내에 있다. 일반적으로 게이트 산화물의 두께는(즉, 활성 영역에 위치한 트랜치의 산화물) 제조되는 디바이스의 전압에 따라 다르다.
도 3은 본 발명에 따라 제조된 트랜치 DMOS 구조(21)의 제 2 실시예를 도시한다. 이 구조는 도 2에 도시된 것과 유사하지만, 도 2의 디바이스와 비교할 때 제 1 트랜치(25)의 바닥을 따라 게이트 산화 층(23)의 부분을 두껍게 하기 위해 마스킹 기술이 사용된다는 점이 다르다. 이렇게 게이트 산화 층을 두껍게 하는 것은 이에 의해 절연 층을 통해 트랜치의 이러한 영역에 있는 p 타입 확산 층으로 도핑 물질이 투과하는 것을 감소시키고, 그에 의해 펀치-스루(punch-through)를 감소시킨다. 그러나, 동시에 트랜치의 다른 곳에서 게이트 산화 층은 더 얇고, 따라서 전자 사태 절연 파괴는 종결 영역보다는 트랜지스터의 활성 영역에서 발생하는 것이 보장된다. 이제 이것은 디바이스의 절연 파괴 전압 특성이 더 안정적이고 예측 가능하게 한다. 제 1 트랜치의 바닥에서 산화 층의 두께(tb)에 대한 값과 트랜치의 측면을 따른 산화 층의 두께(ts)는 도 2에 도시된 디바이스에 대한 t1과 t2의 값에 대해각각 필적한다.
도 4는 본 발명에 따라 제조된 트랜치 DMOS 구조(31)의 제 3 실시예를 도시한다. 이 디바이스는 도 3에 도시된 디바이스과 유사하지만, 두께(t1)를 갖는 제 1 영역(35)과 두께(t2)를 갖는 제 2 영역(37)을 갖는 디바이스의 종결 영역에 있는 절연 산화 층(33)을 생성하기 위해 추가적인 마스킹 단계가 사용된다는 점에서 다르다. 디바이스의 활성 영역에 있는 게이트 산화 층(38)은 두께(t3)를 갖는다. 이러한 층의 두께는 t1> t2> t3이 되도록 선택된다.
이 실시예에서 일반적으로 t1과 t2는 비율(t1: t2)이 적어도 약 1.5, 더 바람직하게는 적어도 약 3, 가장 바람직하게는 적어도 약 4가 되도록 선택될 것이다. 일반적으로, t1은 1500 내지 2000 옹스트롬의 범위, 더 바람직하게는 2000 내지 2500 옹스트롬의 범위, 가장 바람직하게는 3500 내지 4500 옹스트롬의 범위 내에 있고, 반면 t2는 일반적으로 600 내지 840 옹스트롬의 범위, 더 바람직하게는 750 내지 1050 옹스트롬의 범위, 가장 바람직하게는 1000 내지 1400 옹스트롬의 범위 내에 있다. t3에 대한 전형적인 값은 도 2의 디바이스의 t2에 대한 값에 대응한다. 이 실시예에서 제 1 영역의 추가적인 두께는 게이트 러너 커패시턴스(Gate runner capacitance)를 감소시킨다는 점에서 유리하다.
도 5는 본 발명에 따라 제조된 트랜치 DMOS 구조(41)의 제 4 실시예를 도시한다. 이 디바이스는 도 4에 도시된 디바이스와 유사하지만, 디바이스의 활성 영역에 있는 트랜치(47)의 바닥을 따른 게이트 산화 층(45)의 부분(43)을 두껍게 하기 위해 마스킹 기술이 사용된다는 점이 다르다. 이 영역에서 더 두꺼운 산화 층의 유리한 점은 도 3에 도시된 실시예에 관해 주목된다. 게이트 산화 층의 부분(43)은 일반적으로 도 4에 도시된 디바이스에서의 t2의 값에 필적하는 두께(t2)를 갖는다.
도 6a 내지 도 6e는 도 4에 도시된 유형의 트랜치 DMOS 디바이스를 형성하기 위해 사용될 수 있는 본 발명의 방법의 제 1 실시예를 도시한다. 도 6a에서 n 도핑된 에피택시얼 층(51)은 종래의 n+ 도핑된 기판(53) 위에서 성장한다. 에피택시얼 층은 일반적으로 30V 디바이스에 대해 두께가 5.5 마이크론(micron)이다. 다음으로 p 타입 확산 층(55)은 주입 및 확산 단계에서 형성된다. p 타입 확산 층은 기판에 걸쳐 균일하기 때문에, 어떤 마스크도 필요가 없다. p 타입 확산 층은 5.5×1013/cm3의 선량(dosage)으로 40 내지 60 KEV에서 주입된 붕소일 수 있다.
도 6b에서 마스크 산화 층은 에피택시얼 층의 표면을 산화물 층으로 덮음으로써 형성되고, 다시 마스크 부분(57)을 남기기 위해 종래와 같이 노출되고 패턴잉된다. 마스크 부분(57)은, 반응성 이온(reactive ion)에 의해 마스크 개구를 통해 건식 에칭되어 일반적으로 1.5 내지 2.5 마이크론 범위를 갖는 깊이로 건식 에칭되는 제 1 및 제 2 트랜치(59, 59')의 위치를 한정하기 위해 사용된다.
도 6c에서 마스크 부분은 일반적으로 버퍼 산화 에치(buffer oxide etch) 또는 HF 에치에 의해 제거된다. 트랜치 형성의 단계는 패턴잉된 트랜치 마스크의 제거 이전에 완료되고 패턴잉된 트랜치 마스크는 트랜치 형성 공정 동안 캡(cap)또는 버퍼의 역할을 하기 때문에, 도핑 물질은 p 타입 확산 층으로부터 여과되지(leach) 않아 펀치-스루는 결과적으로 감소된다.
마스크 부분의 제거 후에 희생 산화 층(sacrificial oxide layer)(61)은 전체 구조 위에 증착되어 트랜치 벽과 p 타입 확산 층(55)의 표면을 덮는다. 희생 산화 층은 일반적으로 800 옹스트롬의 범위, 더 바람직하게는 1000 옹스트롬의 범위 가장 바람직하게는 1200 옹스트롬의 범위 내의 두께(t2)를 갖는다.
도 6d에 도시된 것처럼, 희생 산화 마스크(71)는 제 2 트랜치(59') 위로 증착되고, 반면 제 1 트랜치(59)는 노출된 채 남겨진다. 이 후에 희생 산화 층은 산화 에치(oxide etch)에 의해 제 1 트랜치의 표면으로부터 제거된다.
도 6e를 참조하면, 게이트 산화 층(75)은 이후 제 1 트랜치의 표면 위로 증착되고, 폴리실리콘(77) 증착이 후속된다. 그리고 나서 염화인(phosphorous chloride)으로 도핑되거나, 또는 저항률(resistivity)을 감소시키기 위해 비소(arcenic) 또는 인(phosphorous)으로 주입되는데, 상기 저항률은 일반적으로 제곱 센티미터 당 20 오옴의 범위이다. 그리고 나서 포토레지스트 폴리실리콘 마스크(79)는 제 2 트랜치 위에 위치되며, 디바이스는 도 2에 도시된 것과 같은 디바이스를 생성하기 위해 종래 방식으로 완성된다.
도 7a과 도 7b는 본 발명의 방법의 제 2 실시예를 도시한다. 도 7a에 도시된 것처럼 이 실시예에서 제 1 및 제 2 희생 산화 마스크(81, 81')는 도 6c에 도시된 구조 위로 증착되어, 평균 두께(t1)를 갖는 희생 산화 층(82)이 제 2 트랜치(83')의근처에서 완전히 덮히지만, 제 1 트랜치(83)의 바닥에서만 덮힌다. 그리고 나서 결과적인 구조는 도 7b에 도시된 것처럼 제 1 트랜치의 근처에서 희생 산화 층의 부분을 제거하는 산화 에치에 노출된다. 그리고 나서 희생 산화 마스크는 제거되고 평균 두께(t2)를 갖는 게이트 산화 층(85)이 도 7c 에 도시된 구조를 제공하기 위해 증착된다. 그리고 나서 폴리실리콘 층(87)이 게이트 산화 층과 회생 산화 층 위로 증착되고, 폴리실리콘이 도핑되며, 포토레지스트 폴리실리콘 마스크(89)가 도 7d에 도시된 구조를 제공하기 위해 제 2 트랜치 위로 위치된다. 그리고 나서 디바이스는 도 3에 도시된 것과 같은 디바이스를 생성하기 위해 종래의 방식으로 완성된다. t1과 t2에 대한 전형적인 값은 도 3에 도시된 디바이스에 관해 주목될 수 있다.
도 8a와 도 8b는 본 발명의 방법의 제 3 실시예를 도시한다. 도 8a에 도시된 것처럼 이 실시예에서 두께(t1)를 갖는 제 1 산화물 층(91)은 도 6a에 도시된 유형의 기판 위로 증착된다. 그리고 나서 제 1 산화물 층은 적어도 제 1 및 제 2 개구(93, 93')를 갖는 규정된 모양으로 패턴잉되어, 산화 마스크를 형성한다. 그리고 나서 해당 제 1 및 제 2 트랜치(95, 95')는 마스크 개구를 통해 비등방적으로 에칭된다. 희생 산화 층(미도시)이 에칭 공정 동안 일어날 수 있는 임의의 손상을 제거하기 위해 에칭된 구조 위로 증착되고, 그 후에 희생 산화 층이 제거된다.
다음으로, 트랜치는 트랜치의 표면 위로 두께(t2)(t1> t2임)를 갖는 제 2 산화 필름(97)을 형성하기 위해 열 산화(thermal oxidation)를 받는다. 그러한 필름은 예를 들면 약 950도의 산소/수소 분위기에서 원하는 층 두께를 얻기 위해 증착시간 및 다른 파라미터를 제어하여 형성될 수 있다. 그리고 나서 산화 마스크(99)는 제 2 트랜치 위로 증착된다. 그리고 나서 디바이스는 일반적으로 도 6d에 도시된 것과 유사한 구조를 형성하기 위해 산화 에치를 받으며, 도 4에 도시된 디바이스를 생성하기 위해 도 6e에 관해 기술한 것과 유사한 방법론을 사용하여 완성된다. 원한다면, 게이트 산화 층이 제 1 트랜치의 바닥 근처에서 더 두껍게 되는 도 5에 도시된 것과 같은 디바이스를 형성하기 위해, 추가적인 마스킹 단계(예건대 제 1 트랜치의 바닥에 산화 마스크를 위치시키는 것)가 산화 에칭 이전에 수행될 수 있다.
본 명세서에서 다양한 실시예가 특별히 예시되고 설명되었지만, 본 발명의 변화와 변경이 위의 교지에 따라 유추 가능하며 본 발명의 사상과 의도된 범위를 벗어나지 않고 첨부된 청구항의 범위 내에 있음을 이해할 수 있을 것이다. 예를 들면, 본 발명의 방법은 다양한 반도체 영역의 전도율이 본 명세서에서 설명한 것과 역전되는 트랜치 DMOS를 형성하기 위해 이용될 수 있다.
본 발명은 MOSFET 트랜지스터 또는 트랜치 구조를 갖는 DMOS 트랜지스터 등에 이용 가능하다.

Claims (91)

  1. 트랜치 DMOS를 제조하는 방법으로서,
    제 1 전도율 유형을 갖는 제 1 영역과 제 2 전도율 유형을 갖는 제 2 영역을 포함하는 물품(article)으로서, 상기 제 1 및 제 2 영역과 통하는 제 1 및 제 2 트랜치를 구비한 물품을 제공하는 단계와,
    상기 제 1 트랜치 위로 t1의 평균 두께를 갖는 제 1 전기적인 절연 층을 상기 제 1 트랜치 표면 위에 증착하는 단계와,
    상기 제 2 트랜치 위로 t2의 평균 두께를 갖는 제 2 전기적인 절연 층을 상기 제 2 트랜치 표면 위에 증착하는 단계를 포함하고,
    t1/t2의 비(ratio)는 적어도 약 1.2인,
    트랜치 DMOS를 제조하는 방법.
  2. 제 1항에 있어서, t1/t2는 적어도 약 1.5인, 트랜치 DMOS를 제조하는 방법.
  3. 제 1항에 있어서, t1/t2는 적어도 약 2인, 트랜치 DMOS를 제조하는 방법.
  4. 제 1항에 있어서, t1은 약 600 옹스트롬에서 약 840 옹스트롬의 범위 내에있는, 트랜치 DMOS를 제조하는 방법.
  5. 제 1항에 있어서, t1은 약 750 옹스트롬에서 약 1050 옹스트롬의 범위 내에 있는, 트랜치 DMOS를 제조하는 방법.
  6. 제 1항에 있어서, t1은 약 1000 옹스트롬에서 약 1400 옹스트롬의 범위 내에 있는, 트랜치 DMOS를 제조하는 방법.
  7. 제 1항에 있어서, 상기 제 1 및 제 2 절연 층은 산화물 층인, 트랜치 DMOS를 제조하는 방법.
  8. 제 7항에 있어서, 상기 제 1 및 제 2 절연 층은 산화 실리콘을 포함하는, 트랜치 DMOS를 제조하는 방법.
  9. 제 1항에 있어서, 다결정 실리콘을 상기 제 1 및 제 2 트랜치에 증착하는 단계를 더 포함하는, 트랜치 DMOS를 제조하는 방법.
  10. 제 1항에 있어서, 상기 제 1 절연 층은 상기 제 1 트랜치 위에서 본질적으로 균일한 두께를 갖는, 트랜치 DMOS를 제조하는 방법.
  11. 제 1항에 있어서, 상기 제 1 절연 층은 상기 제 1 트랜치의 표면과 상기 제 1 트랜치에 인접한 영역에 의해 한정되는 적어도 제 1 로커스(locus) 위로 뻗어 있고, 상기 제 1 절연 층은 상기 제 1 로커스 위에서 본질적으로 균일한 두께를 갖는, 트랜치 DMOS를 제조하는 방법.
  12. 제 11항에 있어서, 상기 제 1 로커스는 상기 제 1 트랜치의 표면과 상기 제 1 트랜치의 k/2 옹스트롬 내의 영역에 의해 한정되고, 여기서 k는 상기 제 1 트랜치의 최대 폭인, 트랜치 DMOS를 제조하는 방법.
  13. 제 1항에 있어서, 상기 제 2 절연 층은 상기 제 2 트랜치의 표면과 상기 제 2 트랜치에 인접한 영역에 의해 한정되는 적어도 제 2 로커스 위로 뻗어 있고, 상기 제 2 절연 층은 상기 제 2 로커스의 제 1 부분 위로 본질적으로 균일한 두께(tf)와 상기 제 2 로커스의 제 2 부분 위로 본질적으로 균일한 두께(ts)를 갖는, 트랜치 DMOS를 제조하는 방법.
  14. 제 13항에 있어서, 상기 제 2 로커스는 상기 제 2 트랜치의 표면과 상기 제 2 트랜치의 k/2 옹스트롬 내의 영역에 의해 한정되고, 여기서 k는 상기 제 2 트랜치의 최대 폭인, 트랜치 DMOS를 제조하는 방법.
  15. 제 14항에 있어서, 상기 로커스의 제 1 부분은 상기 트랜치의 바닥이고, tf>ts인, 트랜치 DMOS를 제조하는 방법.
  16. 제 15항에 있어서, 상기 tf/ts의 비는 적어도 약 1.2인, 트랜치 DMOS를 제조하는 방법.
  17. 제 15항에 있어서, tf/ts는 적어도 약 1.5인, 트랜치 DMOS를 제조하는 방법.
  18. 제 15항에 있어서, tf/ts는 적어도 약 2인, 트랜치 DMOS를 제조하는 방법.
  19. 제 1항에 있어서, 상기 제 1 영역은 n 도핑된 에피택시얼 층을 포함하고, 상기 제 2 영역은 p 타입 확산 층인, 트랜치 DMOS를 제조하는 방법.
  20. 제 19항에 있어서, 상기 물품은 n+ 도핑된 에피택시얼 층을 더 포함하고, 상기 p 타입의 확산 층은 상기 n 도핑된 에피택시얼 층의 제 1 측면(side)에 배치되고, 상기 n+ 도핑된 층은 상기 n 도핑된 에피택시얼 층의 제 2 측면에 배치되는, 트랜치 DMOS를 제조하는 방법.
  21. 제 1항에 기재된 방법에 따라 제조되는 트랜치 DMOS 디바이스로서,
    상기 트랜치 DMOS 디바이스는 활성 부분(active portion)과 종결 부분(termination portion)을 포함하고, 상기 제 1 트랜치는 상기 종결 부분에 배치되고 상기 제 2 트랜치는 상기 활성 부분에 배치되는,
    트랜치 DMOS 디바이스.
  22. 제 21항에 기재된 방법에 따라 제조되는, 파워 MOSFET(power MOSFET).
  23. 트랜치 DMOS를 제조하는 방법으로서,
    제 1 전도율 유형을 갖는 제 1 영역과 제 2 전도율 유형을 갖는 제 2 영역을 포함하고, 상기 제 1 및 제 2 영역과 통하는 제 1 및 제 2 트랜치를 구비한 물품을 제공하는 단계로서, 상기 제 1 트랜치와 상기 제 1 트랜치에 인접한 영역은 제 1 로커스를 한정하고, 상기 제 2 트랜치와 상기 제 2 트랜치의 바닥을 제외한 상기 제 2 트랜치에 인접한 영역은 제 2 로커스를 한정하며, 상기 제 2 트랜치의 바닥이 제 3 로커스를 한정하는, 물품을 제공하는 단계와,
    상기 제 1, 제 2 및 제 3 로커스 위로 전기적인 절연 층을 증착하는 단계로서, 상기 전기적인 절연 층은 상기 제 1 로커스 위로 t1의 평균 두께를 갖고, 상기 제 2 로커스 위로 t2의 평균 두께를 갖으며, 상기 제 3 로커스 위로 t3의 평균 두께를 갖는, 증착 단계를 포함하며, 여기서 t1>t2인,
    트랜치 DMOS를 제조하는 방법.
  24. 제 23항에 있어서, t3> t2인, 트랜치 DMOS를 제조하는 방법.
  25. 제 23항에 있어서, t1/ t2는 적어도 약 1.5인, 트랜치 DMOS를 제조하는 방법.
  26. 제 23항에 있어서, t1/ t2는 적어도 약 2인, 트랜치 DMOS를 제조하는 방법.
  27. 제 23항에 있어서, t1은 약 600 옹스트롬에서 약 840 옹스트롬의 범위 내에 있는, 트랜치 DMOS를 제조하는 방법.
  28. 제 23항에 있어서, t1은 약 750 옹스트롬에서 약 1050 옹스트롬의 범위 내에 있는, 트랜치 DMOS를 제조하는 방법.
  29. 제 23항에 있어서, t1은 약 1000 옹스트롬에서 약 1400 옹스트롬의 범위 내에 있는, 트랜치 DMOS를 제조하는 방법.
  30. 제 23항에 있어서, 상기 전기적인 절연 층은 상기 제 1 로커스 위에서 본질적으로 균일한 두께를 갖는, 트랜치 DMOS를 제조하는 방법.
  31. 제 30항에 있어서, 상기 전기적인 절연 층은 상기 제 2 로커스 위에서 본질적으로 균일한 두께를 갖는, 트랜치 DMOS를 제조하는 방법.
  32. 제 23항에 있어서, 상기 전기적인 절연 층은 상기 제 3 로커스 위에서 본질적으로 균일한 두께를 갖는, 트랜치 DMOS를 제조하는 방법.
  33. 제 23항에 있어서, 상기 제 1 및 제 2 절연 층은 산화물 층인, 트랜치 DMOS를 제조하는 방법.
  34. 제 33항에 있어서, 상기 제 1 및 제 2 절연 층은 산화 실리콘을 포함하는, 트랜치 DMOS를 제조하는 방법.
  35. 제 23항에 기재된 방법에 의해 제조되는 트랜치 DMOS 디바이스로서,
    상기 트랜치 DMOS 디바이스는 활성 부분과 종결 부분을 포함하고, 상기 제 1트랜치는 상기 종결 부분에 배치되고 상기 제 2 트랜치는 상기 활성 부분에 배치되는,
    트랜치 DMOS 디바이스.
  36. 제 23항에 기재된 방법에 따라 제조되는, 파워 MOSFET.
  37. 제 23항에 있어서, 상기 제 1 로커스는 상기 제 1 트랜치의 표면과 상기 제 1 트랜치의 k/2 옹스트롬 내의 영역에 의해 한정되고, 여기서 k는 상기 제 1 트랜치의 최대 폭인, 트랜치 DMOS를 제조하는 방법.
  38. 제 23항에 있어서, 상기 제 2 로커스는 상기 제 2 트랜치의 표면과 상기 제 2 트랜치의 k/2 옹스트롬 내의 영역에 의해 한정되고, 여기서 k는 상기 제 2 트랜치의 최대 폭인, 트랜치 DMOS를 제조하는 방법.
  39. 제 37항 또는 제 38항에 있어서, k≤8000 옹스트롬인, 트랜치 DMOS를 제조하는 방법.
  40. 트랜치 DMOS 디바이스로서,
    제 1 전도율 유형을 갖는 제 1 영역과,
    제 2 전도율 유형을 갖는 제 2 영역과,
    상기 제 1 및 제 2 영역과 통하는 제 1 트랜치를 포함하는 종결 부분으로서, 상기 제 1 트랜치는 상기 제 1 트랜치의 표면에 배치되고 평균 두께 t1을 갖는 제 1 전기적인 절연 층을 갖는, 종결 부분과,
    상기 제 1 및 제 2 영역과 통하는 제 2 트랜치를 포함하는 활성 부분으로서, 상기 제 2 트랜치는 상기 제 2 트랜치의 표면에 배치되고 상기 t1보다 작은 평균 두께 t2를 갖는 제 2 전기적인 절연 층을 갖는, 활성 부분을 포함하는,
    트랜치 DMOS 디바이스
  41. 제 40항에 있어서, t1/t2는 적어도 약 1.2인, 트랜치 DMOS 디바이스.
  42. 제 40항에 있어서, t1/t2는 적어도 약 1.5인, 트랜치 DMOS 디바이스.
  43. 제 40항에 있어서, t1/t2는 적어도 약 2인, 트랜치 DMOS 디바이스.
  44. 제 40항에 있어서, t1은 600 옹스트롬에서 약 840 옹스트롬의 두께를 갖는, 트랜치 DMOS 디바이스.
  45. 제 40항에 있어서, t1은 750 옹스트롬에서 약 1050 옹스트롬의 두께를 갖는, 트랜치 DMOS 디바이스.
  46. 제 40항에 있어서, t1은 1000 옹스트롬에서 약 1400 옹스트롬의 두께를 갖는, 트랜치 DMOS 디바이스.
  47. 제 40항에 있어서, 상기 제 1 전기적인 절연 층은 상기 제 1 트랜치의 표면과 상기 제 1 트랜치의 k/2 옹스트롬 내의 영역에 의해 한정되는 제 1 로커스 위에서 본질적으로 균일한 두께를 갖고, 여기서 k는 상기 제 1 트랜치의 최대 폭인, 트랜치 DMOS 디바이스.
  48. 제 40항에 있어서, 상기 제 1 전기적인 절연 층은 상기 제 2 트랜치의 바닥을 제외한 상기 제 2 트랜치의 표면과 상기 제 2 트랜치의 k/2 옹스트롬 내의 영역에 의해 한정되는 제 2 로커스 위에서 본질적으로 균일한 두께를 갖고, 여기서 k는 상기 제 2 트랜치의 최대 폭인, 트랜치 DMOS 디바이스.
  49. 제 47항 또는 제 48항에 있어서, k≤8000 옹스트롬인, 트랜치 DMOS 디바이스.
  50. 제 40항에 있어서, 상기 전기적인 절연 층은 상기 제 2 트랜치의 바닥에 의해 한정되는 제 3 로커스 위에서 본질적으로 균일한 두께를 갖는, 트랜치 DMOS 디바이스.
  51. 제 40항에 있어서, 상기 제 1 및 제 2 절연 층은 산화물 층인, 트랜치 DMOS디바이스.
  52. 제 51항에 있어서, 상기 제 1 및 제 2 절연 층은 산화 실리콘을 포함하는, 트랜치 DMOS 디바이스.
  53. 파워 MOSFET로서,
    제 1 전도율 유형을 갖는 제 1 영역과,
    제 2 전도율 유형을 갖는 제 2 영역과,
    상기 제 1 및 제 2 영역과 통하는 제 1 트랜치를 포함하는 종결 부분과,
    상기 제 1 트랜치의 표면과 상기 제 1 트랜치의 k/2(여기서 k는 상기 제 1 트랜치의 최대 폭) 옹스트롬 내의 영역에 의해 한정되는 제 1 로커스 위로 뻗은 본질적으로 균일한 두께의 제 1 전기적인 절연 층과,
    상기 제 1 및 제 2 영역과 통하는 제 2 트랜치를 포함하는, 활성 부분과,
    상기 제 2 트랜치의 측면과 상기 제 2 트랜치의 k/2 옹스트롬 내의 영역에 의해 한정되는 제 2 로커스 위로 뻗은 본질적으로 균일한 두께의 제 2 전기적인 절연 층을 포함하고,
    상기 제 1 전기적인 절연 층은 평균 두께 t1을 갖고, 상기 제 2 전기적인 절연 층은 상기 t1보다 작은 평균 두께 t2를 갖는,
    파워 MOSFET.
  54. 제 53항에 있어서, 상기 제 2 로커스는 또한 상기 제 2 트랜치의 바닥을 포함하는, 파워 MOSFET.
  55. 제 53항에 있어서, 상기 제 2 트랜치의 바닥에 의해 한정되는 제 3 로커스 위로 뻗은 본질적으로 균일한 두께의 제 3 전기적인 절연 층을 더 포함하는, 파워 MOSFET.
  56. 제 55항에 있어서, 상기 제 3 전기적인 절연 층은 t2보다 큰 평균 두께 t3을 갖는, 파워 MOSFET.
  57. 제 53항에 있어서, 상기 제 1 및 제 2 전기적인 절연 층은 산화물 층인, 파워 MOSFET.
  58. 제 57항에 있어서, 상기 제 1 및 제 2 전기적인 절연 층은 산화 실리콘 층인, 파워 MOSFET.
  59. 제 53항에 있어서, k≤8000 옹스트롬인, 파워 MOSFET.
  60. 제 53항에 있어서, k≤10000 옹스트롬인, 파워 MOSFET.
  61. 트랜치 DMOS 디바이스를 제조하는 방법으로서,
    제 1 전도율 유형의 제 1 영역과 제 2 전도율 유형의 제 2 영역을 포함하는 물품으로서, 상기 제 1 및 제 2 영역과 통하는 제 1 및 제 2 트랜치를 구비한 물품을 제공하는 단계와,
    t1의 평균 두께를 갖는 제 1 절연 층을 상기 제 1 및 제 2 트렌 표면 위에 증착하는 단계와,
    상기 절연 층의 적어도 일부분 위에 적어도 하나의 마스크를 증착하여 마스킹된 영역과 마스킹되지 않은 영역을 한정하는 단계로서, 상기 마스킹된 영역은 상기 제 1 트랜치의 표면 위로 뻗어 있고 상기 마스킹되지 않은 영역은 상기 제 2 트랜치의 표면의 적어도 일부분 위로 뻗어 있는, 한정 단계와,
    t2의 평균 두께를 갖는 제 2 절연 층을 상기 마스킹되지 않은 영역 위에 증착하는 단계를 포함하고,
    k가 t1과 t2중 더 큰 것이고 m이 t1과 t2중 더 작을 것일 때 k/m이 적어도 약 1.2인,
    트랜치 DMOS 디바이스를 제조하는 방법.
  62. 제 61항에 있어서, 상기 제 1 절연 층은 상기 제 2 절연 층의 증착 이전에 상기 마스킹되지 않은 부분으로부터 제거되는, 트랜치 DMOS 디바이스를 제조하는방법.
  63. 제 62항에 있어서, 상기 제 1 절연 층은 에칭에 의해 제거되는, 트랜치 DMOS 디바이스를 제조하는 방법.
  64. 제 61항에 있어서, 상기 제 1 및 제 2 절연 층은 산화물 층이고, 상기 적어도 하나의 마스크는 산화물 마스크인, 트랜치 DMOS 디바이스를 제조하는 방법.
  65. 제 64항에 있어서, 상기 제 1 및 제 2 절연 층은 산화 실리콘을 포함하는, 트랜치 DMOS 디바이스를 제조하는 방법.
  66. 제 64항에 있어서, k/m은 적어도 약 1.5인, 트랜치 DMOS 디바이스를 제조하는 방법.
  67. 제 64항에 있어서, k/m은 적어도 약 2인, 트랜치 DMOS 디바이스를 제조하는 방법.
  68. 제 61항에 있어서, 상기 마스킹되지 않은 영역은 상기 제 2 트랜치의 표면의 제 1 부분 위로 뻗어 있고, 상기 마스킹된 영역은 상기 제 2 트랜치의 표면의 제 2 부분 위로 뻗어 있는, 트랜치 DMOS 디바이스를 제조하는 방법.
  69. 제 68항에 있어서, 상기 마스킹되지 않은 영역은 상기 제 2 트랜치의 상부 부분 위로 뻗어 있고, 상기 마스킹된 영역은 상기 제 2 트랜치의 하부 부분 위로 뻗어 있는, 트랜치 DMOS 디바이스를 제조하는 방법.
  70. 제 61항에 있어서, 상기 마스킹되지 않은 영역은 상기 제 2 트랜치의 전체 표면 위에 뻗어 있는, 트랜치 DMOS 디바이스를 제조하는 방법.
  71. 물품(article)으로서,
    제 1 전도율 유형의 제 1 영역과,
    제 2 전도율 유형의 제 2 영역과,
    상기 제 1 및 제 2 영역과 통하고, 제 1 바닥에서 종결하고 제 1 및 제 2 벽을 구비한 제 1 트랜치로서, 상기 제 1 벽은 상기 제 1 바닥에서 상기 물품의 표면으로 뻗어 있고, 상기 제 1 벽과 상기 표면의 교점은 제 1 로커스를 한정하는, 제 1 트랜치와,
    상기 제 1 및 제 2 영역과 통하고, 제 2 바닥에서 종결하고 제 3 및 제 4 벽을 구비한 제 2 트랜치로서, 상기 제 2 바닥은 제 2 로커스를 한정하는, 제 2 트랜치와,
    상기 제 1 로커스 위에 배치된 전기적인 절연 물질과,
    마스킹된 영역과 마스킹되지 않은 영역을 한정하는 적어도 하나의 마스크로서, 상기 마스킹된 영역은 상기 제 1 로커스 위로 뻗어 있고 상기 마스킹되지 않은 영역은 상기 제 3 및 제 4 벽의 적어도 일부분 위로 뻗어 있는, 적어도 하나의 마스크를 포함하는,
    물품.
  72. 제 71항에 있어서, 상기 마스킹된 영역은 상기 제 1 트랜치 위로 뻗어 있고, 상기 마스킹되지 않은 영역은 상기 제 2 트랜치 위로 뻗어 있는, 물품.
  73. 제 71항에 있어서, 상기 마스킹된 영역은 또한 상기 제 2 로커스 위로 뻗어 있는, 물품.
  74. 제 73항에 있어서, 상기 절연 물질은 상기 마스킹된 영역 위로 뻗어 있는, 물품.
  75. 제 74항에 있어서, 상기 절연 물질은 상기 마스킹되지 않은 영역 위에서는 뻗어 있지 않은, 물품.
  76. 제 71항에 있어서, 상기 절연 물질은 상기 적어도 하나의 마스크와 상기 제 1 로커스 사이에 배치되는, 물품.
  77. 제 76항에 있어서, 상기 절연 물질은 상기 적어도 하나의 마스크와 상기 제 2 로커스 사이에 배치되는, 물품.
  78. 제 71항에 있어서, 상기 절연 물질은 산화 실리콘인, 물품.
  79. 제 78항에 있어서, 상기 적어도 하나의 마스크는 산화물 마스크인, 물품.
  80. 제 71항에 있어서, 상기 제 2 영역은 확산 영역인, 물품.
  81. 제 72항에 있어서, 상기 확산 영역은 p 타입의 확산 영역인, 물품.
  82. 트랜치 DMOS를 제조하는 방법으로서,
    제 1 전도율 유형을 갖는 제 1 영역과 제 2 전도율 유형을 갖는 제 2 영역을 포함하는 기판을 제공하는 단계와,
    상기 기판의 표면에 제 1 및 제 2 개구를 갖는 제 1 산화물 층을 생성하는 단계와,
    상기 제 1 및 제 2 개구의 위치에 상기 제 1 및 제 2 영역과 통하는 제 1 및 제 2 트랜치를 생성하는 단계와,
    상기 제 2 트랜치 위로 t2의 평균 두께를 갖는 제 2 산화물 층을 상기 제 2 트랜치 표면에 생성하는 단계와,
    상기 제 1 트랜치의 표면에 제 3 산화물 층을 생성하는 단계로서, 상기 제 3 산화물 층은 상기 제 1 트랜치의 제 1 부분 위로 t3의 평균 두께를 갖고 상기 제 1 트랜치의 제 2 부분 위로 t4의 평균 두께를 갖고 t2/t3의 비는 적어도 약 1.2인, 생성 단계를 포함하는,
    트랜치 DMOS를 제조하는 방법.
  83. 제 82항에 있어서, 상기 제 1 산화물 층을 생성하는 단계는 증기 증착에 의해 산화물 층을 증착하는 단계를 포함하는, 트랜치 DMOS를 제조하는 방법.
  84. 제 82항에 있어서, 상기 제 2 산화물 층을 생성하는 단계 이전에, 상기 제 2 트랜치의 표면에 희생 산화물 층을 증착하는 단계와, 상기 제 2 트랜치의 표면으로부터 상기 희생 산화물 층을 제거하는 단계가 선행하는, 트랜치 DMOS를 제조하는 방법.
  85. 제 82항에 있어서, 상기 제 3 산화물 층을 생성하는 단계 이전에, 상기 제 1 및 제 2 트랜치의 표면 위로 제 2 산화물 층을 배치하는 단계와, 상기 제 2 트랜치 위로 산화물 마스크를 위치하는 단계와, 상기 제 1 트랜치의 표면으로부터 상기 제 2 산화물 층을 제거하는 단계가 선행하는, 트랜치 DMOS를 제조하는 방법.
  86. 제 85항에 있어서, 상기 제 3 산화물 층을 생성하는 단계는 증기 증착에 의해 산화물 층을 증착하는 단계를 포함하는, 트랜치 DMOS를 제조하는 방법.
  87. 제 82항에 있어서, 상기 제 1 산화물 층은 t1의 평균 두께를 갖고, t1/t2>1인, 트랜치 DMOS를 제조하는 방법.
  88. 제 82항에 있어서, 상기 t3와 t4는 본질적으로 동일한, 트랜치 DMOS를 제조하는 방법.
  89. 제 82항에 있어서, t3/t4는 적어도 약 1.2인, 트랜치 DMOS를 제조하는 방법.
  90. 제 89항에 있어서, 상기 제 1 트랜치의 제 2 부분은 상기 제 1 트랜치의 바닥을 포함하는, 트랜치 DMOS를 제조하는 방법.
  91. 제 82항에 기재된 방법에 따라 제조되는 MOSFET로서,
    상기 MOSFET는 활성 영역과 종결 영역을 포함하고,
    여기서, 상기 제 1 트랜치는 상기 활성 영역에 배치되고, 상기 제 2 트랜치는 상기 종결 영역에 배치되는, MOSFET.
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