CN1449587A - 带放大栅极氧化物完整结构的半导体沟槽器件 - Google Patents

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Abstract

本发明提出一种用于制造沟槽DMOS的方法，提高了至少具有沉积在器件的激活区的第一沟槽和沉积在器件端部区的第二沟槽上的氧化物层的击穿电压。根据本方法，利用掩蔽技术加厚了在第二沟槽的顶部拐角附近的氧化物层，由此补偿了在制造过程中由于二维氧化处理而出现的本区域的减薄(和伴随的击穿电压的变小)。

Description

带放大栅极氧化物完整结构的半导体沟槽器件
技术领域
本发明一般涉及MOSFET晶体管，特别涉及具有沟槽结构的DMOS晶体管。
背景技术
DMOS(双扩散MOS)晶体管是一种MOSFET(金属氧化物半导体场效应晶体管)，它利用扩散来形成扩散来形成晶体管区。DMOS晶体管通常用于功率晶体管来为集成电路提供高电压电路。当需要低正向压降时，DMOS晶体管可以为每个单元面积域提供大电流。
一个典型的DMOS电路包括两个或更多平行构造的单个DMOS晶体管单元。单个DMOS晶体管单元共用一个公共漏极接点(衬底)，它们的源极由金属短接在一起，它们的栅极由多晶硅短接到一起。因此，即使该分立式DMOS电路是由小晶体管矩阵构建而成，它也象一个单个的大晶体管一样运行。对于一个分立式DMOS，当晶体管矩阵由栅极开启时，理想地是将每个单元面积的导电率提高到最大值。
DMOS晶体管的一个特殊的类型是所谓的沟槽DMOS晶体管，其中沟道是垂直形成的，在源极和漏电极之间的沟槽中形成栅极。沟槽与薄氧化物层对齐，并填充有多晶硅，它允许小阻挡电流流过，由此提供低的导通电阻率值。沟槽DMOS晶体管的例子在以下中说明，U.S.专利号5,072,266(Bulucea等人)，5,541,425(Nishihara)，5,430,324(Bencuya)，5,639,676(Hshieh等人)，5,316,959(Kwan等人)，5,304,318(Yilmaz等人)和5,866,931。
图1A和图1B显示了传统沟槽DMOS晶体管的一个例子101。这个器件提供了处于晶体管激活区(active region)的第一沟槽103和处于端部区(termination region)的第二沟槽105。
现在参照图1A沿X-X’线的剖面图1B，沟槽处于包含有n+掺杂的衬底107，n掺杂外延层109，和反向导电的p型扩散层111的衬底上。n+掺杂外延层113处于p型扩散层的上面作为源极。沟槽的底部终止于n掺杂外延层。硅氧化物115的绝缘层在两个沟槽的表面上延伸。源极117延伸到第一沟槽，栅极延伸到第二沟槽。两个沟槽填充有多晶硅121并涂盖有BPSG123(硼磷酸盐玻璃)。
在图1B所示的器件中，覆盖在第一沟槽上的硅氧化物层的厚度tox1与覆盖在第二沟槽上的硅氧化物层的厚度tox2相等，即tox1＝tox2。这种类型的器件存在至少一个缺陷，它是制造这种器件的制造方法的结果。详细地说，这个器件在制造过程中通常要至少接收两次氧化处理。第一次氧化处理是为了去除形成沟槽后进行的硅蚀刻时产生的损坏，第二次氧化处理用于形成硅氧化物层。如图1C所示，这些氧化处理步骤使p型扩散层111向硅氧化物层115的凸起出现缺陷125。这种缺陷常常指“角”，出现在沟槽侧边的上端拐角。角终止于锐角。角附近硅氧化物层的厚度“th”将小于沟槽侧边或p型扩散层表面的硅氧化物的厚度tox2。
在使用中，覆盖在角和硅氧化物层表面的n型多晶硅层127作为栅极并提供设定的电势。然而，由于角的形状，在n型多晶硅层和衬底之间的电场在角的附近聚集。由于在角附近的硅氧化物层的厚度较薄，因此这个区域硅氧化物的击穿电压大大降低。
在这种技术中，人们提出几种解决这个问题的方法。其中一种发表于IEEE TRANSCTIONS ON ELECTRON DEVICES，VOL，ED-34，NO.8，AUGUST，1987，PP.1681-P.1687，方法集中于硅的氧化反应条件上。在这种方法中，氧化处理在1100℃下进行。根据这个参考，在这个温度下不产生角，而且沟槽侧边的上端拐角部分为圆形。圆形化沟槽侧边上端的拐角部分，可以释放在这个区域的电场聚集，而且沟槽侧边上端的拐角处的硅氧化物层的击穿电压意味着得到提高。然而，这种方法具有一个缺点，即在氧化步骤中利用如此高的温度反过来会破坏先前形成的杂质扩散层。
另一种避免沟槽侧边上端的拐角处的击穿电压降低的方法发表于公开的日本专利申请第64-57623和63-166230号。这些方法提出一种利用化学干蚀刻圆化沟槽侧边上端的拐角的方法。然而，利用这种方法圆化沟槽侧边上端的拐角是不理想的，因为为了释放电场的聚集，必须增加角部的曲率半径“r”。这反过来限制了器件的大小，这违背了降低DMOS晶体管的大小的要求。。
U.S.5,541,425(Nishihara)还提出了另一种方法，它趋向于解决与通过二维氧化反应而被变薄的栅极氧化物层部分有关的问题。在此，提出了一种通过使用附加掩蔽，利用附加的掩蔽注入大量砷来圆化沟槽顶部拐角。然而，在此提出的方法不适合功率MOSFET，因为移动的砷区域会导致早期的雪崩击穿(avalanche breakdown)。并且，在后面的诸如牺牲氧化处理和栅极氧化处理过程中，重复掺杂砷的部分包含硅缺陷。
U.S.5,639,676(Hshieh等人)提出一种利用七个掩蔽步骤制造沟槽DMOS晶体管的方法。根据这种方法，一个掩蔽步骤用于在端部区制造绝缘氧化物层，它比晶体管的激活区内的栅极氧化物层要厚。然而，参照图1A-C显示的器件，由于在这个区域的硅氧化物层的二维氧化处理，这种类型的器件倾向于降低沟槽侧边部分上端拐角处的硅氧化物的击穿电压。
因此仍就在这种技术中需要为沟槽DMOS器件提高栅极氧化物完整性，特别是提高沟槽DMOS器件栅极氧化物层的击穿电压。也需一种要制造这样的DMOS器件的方法，这种方法可用于功率MOSFET器件。如后面所述，本发明满足了这些和其它的需要。
发明内容
本发明涉及用于制造具有提高的栅极氧化物完整性的沟槽DMOS器件的方法，特别是涉及制造带有改善的击穿电压的栅极氧化物层的沟槽DMOS器件的方法，并涉及如此制造的DMOS器件。
一方面，本发明涉及沟槽DMOS器件，并涉及了制造这种器件的方法。沟槽DMOS器件包括：第一区(如掺杂外延层)，该区具有第一导电类型；第二区(如，P型扩散层)，该区具有第二导电类型；和至少与第一和第二区进行连通的第一和第二沟槽。第一电绝缘层在第一沟槽表面上形成，覆盖在第一沟槽表面上，具有平均厚度t1。第二电绝缘层在第二沟槽表面上形成，覆盖在第二沟槽表面上，具有平均厚度t2。电绝缘层通常包括氧化物，如硅氧化物。t1/t2的比率大于1，通常是1.2
根据本发明的一个方面制造的沟槽DMOS尤其适用于功率MOSFET。在该应用中，第一沟槽可以位于晶体管端区；第二沟槽在晶体管激活区。存在于端区的较厚的绝缘层将绝缘层的击穿电压保持在了可接受的水平，尤其在沟槽上端拐角附近，该处二维氧化处理最易产生角或绝缘层中的相似的缺陷。而且，较厚的绝缘层改善了电场分布，以便雪崩击穿会发生在晶体管的激发区而不是在端区，因此使击穿电压更加稳定和可预测。较厚的绝缘层还改善了过程控制并减少了加工中的衬底污染。而且，氧化物越厚，电场分布越疏散，氧化物的击穿电压越大，氧化物越厚，从掺杂多晶硅通过氧化物渗透到衬底的掺杂剂越少，因此减少衬底的污染。
在本发明的DMOS器件的一些实例中，也增加了第二沟槽底部绝缘层的平均厚度，而没有增加这些沟槽中上部的绝缘层的平均厚度。后面实施例的沟槽DMOS器件具有上面提到的所有优点。并且，在功率MOSFET的激活区的沟槽底部较薄的绝缘层的出现降低了掺杂剂通过绝缘层向沟槽的这个区内的p型扩散层的渗透，因此降低了穿透击穿。
另一方面，本发明涉及一种用于制造沟槽DMOS器件的方法，并涉及如此制造的DMOS器件。根据本方法，提供一个包含具有第一导电类型的第一区和具有第二导电类型的第二区的器件。该器件具有与第一和第二区连接的第一和第二沟槽。第一电绝缘层随后沉积在第一沟槽的表面上。第一沟槽上的第一绝缘层具有平均厚度t1。接着，第二绝缘层沉积在第二沟槽的表面上。第二沟槽上的第二绝缘层具有平均厚度t2。两个绝缘层的厚度具有如下关系，如果k表示两个中较厚者，m表示两个中较薄者，于是k/m大于1，通常至少为大于1.2。
在本发明方法的各种实施例中，绝缘层厚度的差别可以通过在第一和第二沟槽上沉积第一绝缘层，和在至少第一绝缘层的一部分上沉积至少一个掩蔽(例如，一个氧化物掩蔽，如果绝缘层为诸如硅氧化物的氧化物层)来得到，由此定义一个掩蔽区和一个非掩蔽区。在本发明方法的一些实施例中，掩蔽区延伸到整个第一沟槽表面上，非掩蔽区延伸到整个第二沟槽的表面上。在其它实施例中，掩蔽区延伸到整个第一沟槽的表面上和第二沟槽的第一部分上(例如，底部)，而非掩蔽区延伸到第二沟槽表面的第二部分上。随后消除延伸到非掩蔽区的第一绝缘层的部分，如通过蚀刻，具有平均厚度t2的第二绝缘层，沉积在非掩蔽区域，在此，t1不等于t2。典型的，如果第一沟槽处于晶体管的端部区并且第二沟槽处于晶体管的激活区域，于是t1＞t2这种方法可以用于制造上述类型的沟槽DMOS器件。
另一方面，本发明涉及的中间元件适用于沟槽DMOS晶体管和类似器件的结构，及制造方法。它包括第一导电类型的第一区和含有第二导电类型的第二区。联结第一和第二区的第一沟槽有第一第二壁，在第一区底部终止。第一壁从第一底部延伸到它的表面，第一壁的和该表面的交叉点定义第一节点(locus)。第二沟槽有第三和第四壁，并在第二底部终止。  (第二底部定义第二节点)，第二沟槽同样延伸过第一和第二区。一种绝缘材料(通常是一种绝缘氧化物，例如硅氧化物)至少在第一节点上面形成。在一些实施例中，绝缘材料也延伸到第二节点之上。它还可以进一步具有至少一个定义，掩蔽区和非掩蔽区的掩蔽。掩蔽区延伸覆盖第一节点，而且在一些实施例中甚至延伸覆盖了第二节点。非掩蔽区覆盖了掩蔽区以外的所有区域，通常包括第二沟槽中第三和第四壁的至少一部分。
本发明中的中间元件可以在制造本发明的沟槽DMOS晶体管和器件中具有优势，因为它是通过除去非掩蔽区的绝缘材料(例如，通过化学蚀刻，其中绝缘材料为硅氧化物而且至少一层掩蔽为氧化物掩蔽)和在非掩蔽区上沉积相同或不同的绝缘材料(在至少一个掩蔽区0除去前后均可)，在此方法中，绝缘材料的厚度(该绝缘材料可以形成栅极氧化物层或可牺牲氧化物层)可以在沟槽DMOS器件的掩蔽和非掩蔽区中独立变化，从而获得如前所述的优点。
附图说明
图1A是DMOS器件的平面图；
图1B是沿图1的1B-1B线的剖面图；
图1C是图2中2区的放大图；
图2-5是根据本发明制造的沟槽DMOS晶体管的横截面图；
图6A-6E是横截面图，说明了根据本发明制造沟槽DMOS晶体管的方法；
图7A-7D是横截面图，说明了根据本发明制造沟槽DMOS晶体管的方法；以及
图8A-8B是横截面图，说明了根据本发明制造沟槽DMOS晶体管的方法；
具体实施方式
本发明涉及一种沟槽DMOS器件(也涉及其制造方法)，其具有得到改善的栅极氧化物的完整性，尤其是具有改善的栅极氧化物层击穿电压的沟槽DMOS器件。这些器件及其制造方法在制造功率MOSFET器件中尤其有用。
图2示出了根据本发明制成的DMOS器件的第一实施例。该结构包括n+衬底3，其上有轻n掺杂的外延层5。在该掺杂的外延层中，具有反向导电的p型扩散层7。覆盖在p型扩散层至少一部分上的N+掺杂外延层9起着源极作用。
第一和第二沟槽11，11’形成在外延层中。第一沟槽放置在器件的激活区12，而第二沟槽放置在器件的端部区12’。第二沟槽填充有多晶硅部分14延伸至顶表面与栅极16相接。第一和第二氧化物层13，13’分别位于第一和第二沟槽，第一和第二氧化物层的厚度分别为t1和t2，且t1＞t2
t1和t2的厚度如此选择，为使氧化物层的击穿电压足够满足预期结果需要，只要满足t1＞t2。端部区的较厚的氧化物层将氧化物层的击穿电压在邻近沟槽的上部拐角处保持到一个可接受的程度，该处二维氧化处理最易产生角或相似的缺陷。而且，较厚的氧化物层改善了电场分布，因此雪崩击穿发生在晶体管的激发区而不是在端部区，因此使击穿电压更加稳定和可预测。较厚的绝缘层改善了过程控制，减少了加工中的衬底污染。
通常，t1和t2的选择，使t1∶t2至少为约1.2，在至少为约1.5比较好，最好至少为约2。通常(30V器件)t1在400-700埃之间，较好的在500-650埃之间，最好的在550-600埃之间，且t2通常在600-840埃之间，较好的在750-1050埃之间，最好的在1000-1400埃之间。总的来讲，栅极氧化物的厚度(如位于激活区的沟槽内的氧化物)是依赖于制造的器件的电压。
图3示出了沟槽DMOS结构21的第二个实施例。该实施例是基于本发明的。结构和图2所示的相似，但有一点不同于图2和器件，掩蔽技术用于沿着第一沟槽25的底部来加厚栅极氧化物层的部分。加厚栅极氧化物层是有好处的，它降低了通过绝缘层渗入沟槽的这一区的P型扩散层中的掺杂剂，从而可以减少击穿。同时，然而，沟槽中的其它地方的栅极氧化物要薄一些，因此确保雪崩击穿发生在晶体管的激活区而不是端部区。而这样反过来可使器件的击穿电压活动更加稳定并可预测。通常第一沟槽底部的氧化物层厚度tb值和沿沟槽的侧壁的氧化物层的厚度ts分别相对于图2中的t1和t2的值。
图4示出了说明沟槽DMOS结构31的第三个实施例，该实施例是基于本发明的。该器件和图3所示的器件相似，但有一点不同，附加的掩蔽步骤用于制造器件端区的绝缘氧化物层，器件具有第一区35，厚度为t1，第二区37，厚度为t2。器件激活区的栅极氧化物层38厚度为t3。这些层的厚度为t1＞t2＞t3。
在本实施例中，t1∶t2的比率通常至少为1.5，3.O比较好，最好为4.0。通常t1在1500-2000埃，较好的在2000-2500埃之间，最好的在3500-4500埃之间，且t2通常在600-840埃之间，较好的在750-1050埃之间，最好的在1000-1400埃之间。t3的典型值与图2中器件的t2值相应。在本实施例中第一区附加的厚度具有优点，因为这样减少了栅极导条(gate runner)的电容。
图5解释了沟槽DMOS结构41的第四个实施例。该实施例是基于本发明的。该器件和图4的器件相似，但有一点不同，沿着器件的激活区中的沟槽47的底部，用掩蔽技术来加厚氧化物层45的43部分。相对于图3的实施例所示的该区，加厚该区的氧化物层是有好处的。栅极氧化物层的43部分通常厚度为t4，可以与图4中的器件中的t2相比。
图6A-6E解释了基于本发明方法的第一例实施例，可以用于形成图4中的沟槽DMOS器件。在图6A中，n掺杂外延层51形成于现有技术中的n+衬底53.在30V的器件中该外延层厚度通常为5.5微米.然后p型扩散层55在注入和扩散步骤中形成。因为基质中的p型扩散层相同，所以没有必要有掩蔽。p型扩散层可以用5.5×1013/cm3的量在40-60KEV的环境下硼注入。
图6B中，掩蔽氧化物层通过覆盖外延层的表面而形成，一般都暴露在外并且构图以留下掩蔽部分57。掩蔽部分57用来确定第一和第二沟槽59，59’的位置，沟槽59，59’通过反应离子蚀刻在暴露掩蔽中被干化蚀刻，通常深度为1.5到2.5微米。
图6C中，掩蔽部分已经去除，通常是用缓冲氧化物蚀刻或HF蚀刻达到的。因为沟槽的形成步骤先于去除构图的沟槽掩蔽而完成，而且由于构图的沟槽掩蔽在沟槽形成过程中用于盖或缓冲，掺杂剂不会从p型扩散层中泄露出来，因此减少了击穿现象。
去除掩蔽部分后，牺牲氧化物层61沉积在整个结构上，以便覆盖沟壁和p型扩散层55表面。牺牲氧化物层厚度t2通常在800埃范围，比较好的在1000埃，最好的在1200埃范围以内。
如图6D所示，牺牲氧化物掩蔽71沉积在第二沟槽59’上，而第一沟槽59暴露在外，然后利用氧化蚀刻将牺牲氧化物从第一沟槽表面除去。
参照图6E，栅极氧化物层75随后沉积在第一沟槽表面上，再沉积上多晶硅77，然后多晶硅内掺入磷氯化物或注入砷或磷以降低它的电阻率，它的电阻率在20Ω每平方厘米的范围内。光刻胶多晶硅掩蔽79于是覆盖在第二沟槽上，然后器件以制作图2所示的器件的传统方法制成。
图7A-7B示出了本发明的方法的第二实施例。如图7A所示，在本实施例中，第一和第二牺牲氧化物掩蔽81、81’沉积在图6C所示的结构上，具有平均厚度t1的牺牲氧化物层82完全覆盖在第二沟槽83’的附近，但是仅仅覆盖在第一沟槽83和底部。如图7B所示，最终生成的结构暴露于氧化蚀刻，它除去第一沟槽附近的牺牲氧化物层的一部分。然后除去牺牲氧化物掩蔽，而且具有平均厚度t2的栅极氧化物层被沉积以具有图7C所示的结构。多晶硅层87随后沉积在氧化物层和牺牲氧化物层上，对多晶硅掺杂，光刻胶多晶硅掩蔽89覆盖在第二沟槽上以形成图7D所示的结构。于是器件以形成图3所示器件的传统方法制成。t1和t2的通常值参照图3所示的器件。
图8A-8B显示了本发明方法的第三实施例。如图8A所示，在本实施例中，具有厚度t1的第一氧化物层91沉积在图6A所示的衬底上。然后将第一氧化物层制成设定的形状，它具有至少第一和第二开口(opening)93、93’，由此形成氧化物。相应的第一和第二沟槽95、95’于是非均匀地蚀刻通过掩蔽开口，当除去牺牲氧化物层后，牺牲氧化物层(未示出)沉积在蚀刻的结构上以除去在蚀刻过程中出现的损坏。
下一步，沟槽由于热氧化反应以在沟槽表面上形成具有厚度t2的第二氧化物薄膜97，在此，t1＞t2。可以形成这种薄膜，例如，在氧/氢气中950℃条件下，控制沉积时间和其它参数以得到想要得厚度。氧化物掩蔽99随后沉积在第二沟槽上。这个器件随后按照氧化蚀刻以形成与图6D相似的结构，并利用与图6E所示相似的方法制成图4所示的器件。如果希望，可以在氧化蚀刻前进行另外的掩蔽步骤(例如在第一沟槽底部放置氧化物掩蔽)以形成图5所示的器件，其中栅极氧化物掩蔽在第一沟槽底部附近变厚。
虽然在此详细图示和说明了的各种实施例，所有的修正和变化在不脱离本发明的精神和范围的情况下都视为在前述的本技术范围之内和所附的权力要求书的范围之内。例如，本发明的方法可以用于形成沟槽DMOS，其中不同的半导体区的导电性与在此所述的相反。

Claims (91)

1.一种用于制造沟槽DMOS的方法，包括如下步骤：
提供一种元件，它含有具有第一导电类型的第一区，和具有第二导电类型的第二区，这种器件含有与第一和第二区进行连通的第一和第二沟槽；
在第一沟槽表面上沉积第一电绝缘层，第一绝缘层具有在该第二沟槽上的该第一沟槽上的平均厚度t1；
在第二沟槽表面沉积第二电绝缘层，所述第二绝缘层具有平均厚度t2；
其中t1/t2的比率至少是1.2。
2.根据权利要求1所述的方法，其中，t1/t2的比率至少为1.5。
3.根据权利要求1所述的方法，其中，t1/t2的比率至少为2。
4.根据权利要求1所述的方法，其中，t1在大约600到大约840埃范围内。
5.根据权利要求1所述的方法，其中，t1在大约750到大约1050埃范围内。
6.根据权利要求1所述的方法，其中，t1在大约1000到大约1400埃范围内。
7.根据权利要求1所述的方法，其中，第一和第二绝缘层为氧化物层。
8.根据权利要求7所述的方法，其中，第一和第二绝缘层包含硅氧化物。
9.根据权利要求1所述的方法，进一步包括向第一和第二沟槽沉积多晶硅的步骤。
10.根据权利要求1所述的方法，其中，第一绝缘层在第一沟槽上具有基本一致的厚度。
11.根据权利要求1所述的方法，其中，第一绝缘层伸展到至少由第一沟槽表面确定的第一节点和它的附近区域，而且其中，第一绝缘层具有在第一节点上面的基本相同的厚度。
12.根据权利要求11所述的方法，其中，第一节点由第一沟槽表面确定，并且这个区域在第一沟槽的k/2埃的范围内，其中k是第一沟槽的最大宽度。
13.根据权利要求1所述的方法，其中，第二绝缘层伸展到至少由第二沟槽表面确定的第二节点和它的附近区域，并且其中第二绝缘层在第二节点的第一部分上面具有基本相同的厚度tf，在第二节点的第二部分上面具有基本相同的厚度ts。
14.根据权利要求13所述的方法，其中，第二节点由第二沟槽表面确定，并且这个区域在第二沟槽的k/2埃的范围内，其中k是第二沟槽的最大宽度。
15.根据权利要求14所述的方法，其中，节点的第一部分是沟槽的底部，并且其中，tf＞ts。
16.根据权利要求15所述的方法，其中，tf/ts至少为大约1.2。
17.根据权利要求15所述的方法，其中，tf/ts至少为大约1.5。
18.根据权利要求15所述的方法，其中，tf/ts至少为大约2。
19.根据权利要求1所述的方法，其中，第一区包括n掺杂外延层，而且其中第二区为p型扩散层。
20.根据权利要求19所述的方法，其中，器件进一步包括n+掺杂外延层，其中p型扩散层沉积在n掺杂外延层的第一侧上，而且其中n+掺杂外延层沉积在n掺杂外延层的第二侧上。
21.一种根据权利要求1制造的沟槽DMOS器件，所述的DMOS器件包括激活部分和端部部分，而且其中第一沟槽沉积在端部部分，第二沟槽沉积在激活部分。
22.一种根据权利要求21的方法制造的功率MOSFET。
23.一种用于制造沟槽DMOS的方法，包括如下步骤：
提供一种元件，它含有具有第一导电类型的第一区，具有第二导电类型的第二区，这种器件含有与第一和第二区进行连通的第一和第二沟槽，其中第一沟槽和附近区域确定第一节点，其中第二沟槽和附近区域，除了第二沟槽的底部以外，确定第二节点，其中第二沟槽的底部确定第三节点；以及
在第一、第二和第三节点上面沉积电绝缘层，其中电绝缘层在第一节点上面具有平均厚度t1，在第二节点上面具有平均厚度t2，在第三节点上面具有平均厚度t3，其中t1＞t2。
24.根据权利要求23所述的方法，其中，t3＞t2。
25.根据权利要求23所述的方法，其中，t1/t2至少为大约1.5。
26.根据权利要求23所述的方法，其中，t1/t2至少为大约2。
27.根据权利要求23所述的方法，其中，t1大约在600到大约840埃范围内。
28.根据权利要求23所述的方法，其中，t1在大约7500到大约1050埃范围内。
29.根据权利要求23所述的方法，其中，t1在大约1000到大约1400埃范围内。
30.根据权利要求23所述的方法，其中，电绝缘层在第一节点上面具有基本相同的厚度。
31.根据权利要求30所述的方法，其中，电绝缘层在第二节点上面具有基本相同的厚度。
32.根据权利要求23所述的方法，其中，电绝缘层在第三节点上面具有基本相同的厚度。
33.根据权利要求23所述的方法，其中，第一和第二绝缘层为氧化物层。
34.根据权利要求33所述的方法，其中，第一和第二绝缘层包含硅氧化物。
35.一种根据权利要求23制造的沟槽DMOS器件，所述的沟槽DMOS器件包括激活部分和端部部分，其中第一沟槽沉积在端部部分，第二沟槽沉积在激活部分。
36.一种根据权利要求23的方法制造的功率MOSFET。
37.根据权利要求23所述的方法，其中，第一节点由第一沟槽表面确定，并且这个区域在第一沟槽的k/2埃的范围内，其中k是第一沟槽的最大宽度。
38.根据权利要求23所述的方法，其中，第二节点由第二沟槽表面确定，并且这个区域在第二沟槽的k/2埃的范围内，其中k是第二沟槽的最大宽度。
39.根据权利要求37或38所述的方法，其中，k≤8000埃。
40.一种沟槽DMOS器件，包括：
具有第一导电类型的第一区；
具有第二导电类型的第二区；
端部部分，包括与所述的第一和第二区连通的第一沟槽，所述的第一沟槽具有沉积在其表面的平均厚度为t1的第一电绝缘层；和
激活部分，包括与所述的第一和第二区域连通的第二沟槽，所述的第二沟槽具有沉积在其表面的平均厚度为t2的第二电绝缘层，其中t1＞t2。
41.据权利要求40所述的器件，其中，t1/t2至少为大约1.2。
42.据权利要求40所述的器件，其中，t1/t2至少为大约1.5。
43.据权利要求40所述的器件，其中，t1/t2至少为大约2。
44.据权利要求40所述的器件，其中，t1的厚度在大约600到大约840埃范围内。
45.据权利要求40所述的器件，其中，t1的厚度在大约750到大约1050埃范围内。
46.据权利要求40所述的器件，其中，t1的厚度在大约1000到大约1400埃范围内。
47.据权利要求40所述的器件，其中，电绝缘层在由第一沟槽表面确定的第一节点和第一沟槽的k/2埃的区域上具有基本相同的厚度，其中k是第一沟槽的最大宽度。
48.据权利要求40所述的器件，其中，电绝缘层在由第二沟槽表面确定的第二节点上和除了第二沟槽的底部以外的第二沟槽的k/2埃的区域上具有基本相同的厚度，其中k是第二沟槽的最大宽度。
49.根据权利要求47或48所述的方法，其中，k≤8000埃。
50.根据权利要求40所述的器件，其中，电绝缘层在由第二沟槽底部确定的第三节点上具有基本相同的厚度。
51.根据权利要求40所述的器件，其中，第一和第二绝缘层为氧化物层。
52.根据权利要求51所述的器件，其中，第一和第二绝缘层包含硅氧化物。
53.一种功率MOSFET，包含：
具有第一导电类型的第一区；
具有第二导电类型的第二区；
端部部分，包括与上述的第一和第二区相连的第一沟槽；
具有基本相同的厚度的第一氧化物层，伸展到至少由所述第一沟槽表面确定的第一节点上以及第一沟槽的k/2埃范围内的区，其中k是上述的第一沟槽的最大宽度；
激活部分，包括与上述的第一和第二区相连的第二沟槽；以及
具有基本相同的厚度的第二氧化物层，伸展到至少由第二沟槽的侧壁确定的第二节点和所述第二沟槽的k/2埃范围内的区；
其中，第一氧化物层具有平均厚度t1，第二氧化物层具有平均厚度t2，其中t1＞t2。
54.根据权利要求53所述的功率MOSFET，其中，所述的第二节点也包括所述第二沟槽的底部。
55.根据权利要求53所述的功率MOSFET，进一步包括具有基本相同厚度，延伸到由第二沟槽的底部确定的第三节点的第三电绝缘层。
56.根据权利要求55所述的功率MOSFET，其中，上述的第三电绝缘层具有平均厚度t3，并且t3＞t2。
57.根据权利要求53所述的功率MOSFET，其中，第一和第二电绝缘层是氧化物层。
58.根据权利要求57所述的功率MOSFET，其中，所述第一和第二电绝缘层是硅氧化物层。
59.根据权利要求53所述的功率MOSFET，其中，k≤8000埃。
60.根据权利要求53所述的功率MOSFET，其中，k≤10000埃。
61.一种用于制造沟槽DMSO器件的方法，包括如下步骤：
提供一种元件，它含有具有第一导电类型的第一区，具有第二导电类型的第二区，这种器件含有与第一和第二区域进行连通的第一和第二沟槽；
在第一和第二沟槽表面上沉积第一电绝缘层，第一电绝缘层具有平均厚度t1；
在至少第一绝缘层的一部分上沉积至少一个掩蔽，由此确定一个掩蔽区和一个非掩蔽区，其中掩蔽区延伸到第一沟槽表面上，非掩蔽区延伸到至少第二沟槽表面的一部分；和
在非掩蔽区上沉积第二电绝缘层，所述第二电绝缘层具有平均厚度t2；
其中k是t1和t2中的较大者，m表示t1和t2中的较小者，于是k/m至少为1.2。
62.根据权利要求61所述的方法，其中，第一绝缘层在沉积第二绝缘层之前被从非掩蔽区去除。
63.根据权利要求62所述的方法，其中，利用蚀刻方法将第一绝缘层去除。
64.根据权利要求61所述的方法，其中，第一和第二绝缘层是氧化物层，其中至少一个掩蔽是氧化物掩蔽。
65.根据权利要求64所述的方法，其中，第一和第二绝缘层包含硅氧化物。
66.根据权利要求64所述的方法，其中，k/m至少为大约1.5。
67.根据权利要求64所述的方法，其中，k/m至少为大约2。
68.根据权利要求61所述的方法，其中，非掩蔽区延伸到第二沟槽表面的第一部分，并且其中掩蔽区延伸到第二沟槽表面的第二部分。
69.根据权利要求68所述的方法，其中，非掩蔽区延伸到第二沟槽表面的上面部分，其中掩蔽区延伸到第二沟槽的下面部分上。
70.根据权利要求61所述的方法，其中，非掩蔽区延伸到第二沟槽的整个表面。
71.一种元件，包括：
第一导电类型的第一区；
第二导电类型的第二区；
与所述第一和第二区连通的第一沟槽，所述的第一沟槽在第一底部终止并具有第一和第二壁，所述的第一壁从所述的第一底部延伸到它的一个面，第一壁和所述表面的交叉点确定为第一节点；
与所述的第一和第二区连通的第二沟槽，所述的第二沟槽有第三和第四壁，在第二底部终止，所述的第二底部确定第二节点；
在所述的第一节点上沉积的一种绝缘材料；
至少一个确定掩蔽区和非掩蔽区的掩蔽，所述的掩蔽区延伸到所述的第一节点上，而所述非掩蔽区延伸到所述第三和第四壁的一部分。
72.根据权利要求71所述的元件，其中，所述的掩蔽区延伸到所述的第一沟槽，所述的非掩蔽区延伸到所述的第二沟槽。
73.根据权利要求71所述的元件，其中，所述的掩蔽区也延伸到所述的第二节点上。
74.根据权利要求73所述的元件，其中，所述的绝缘材料延伸到所述的掩蔽区上。
75.根据权利要求74所述的元件，其中，所述的绝缘材料没有延伸到所述的非掩蔽区域上。
76.根据权利要求71所述的元件，其中，所述的绝缘材料在所述的至少一个掩蔽和所述的第一节点之间沉积。
77.根据权利要求76所述的元件，其中，所述的绝缘材料在所述的至少一个掩蔽和所述的第二节点之间沉积。
78.根据权利要求71所述的元件，其中，所述的绝缘材料是硅氧化物。
79.根据权利要求78所述的元件，其中，至少一个掩蔽是氧化物掩蔽。
80.根据权利要求71所述的元件，其中，所述的第二区是扩散区。
81.根据权利要求72所述的元件，其中，所述的扩散区是p型扩散区。
82.一种用于制造沟槽DMOS器件的方法，包括如下步骤：
提供一个衬底，它含有具有第一导电类型的第一区，具有第二导电类型的第二区；
在衬底的表面上制作第一氧化物层，第一氧化物层具有在其中的第一和第二开口；
在第一和第二开口的位置制作第一和第二沟槽，第一和第二沟槽与第一和第二区连通；
在第二沟槽的表面制作第二氧化物层，所述的第二氧化物层具有在第二沟槽上的平均厚度t2；和
在第三沟槽的表面制作第三氧化物层，所述的第三氧化物层具有在第一沟槽的第一部分上的平均厚度t3，在第一沟槽的第二部分上具有平均厚度t4，其中t2/t3的比率至少为大约1.2。
83.根据权利要求82所述的方法，其中，制作第一氧化物层的步骤包括利用气相淀积沉积氧化物层的步骤。
84.根据权利要求82所述的方法，其中，在制作第二氧化物层的步骤之前先有以下步骤：
在第二沟槽的表面沉积牺牲氧化物层；和
从第二沟槽表面除去牺牲氧化物层。
85.根据权利要求82所述的方法，其中，在制作第三氧化物层的步骤之前先有以下步骤：
在第一和第二沟槽表面沉积第二氧化物层；
在第二沟槽上放置氧化物掩蔽；和
从第一沟槽的表面上除去第二氧化物层。
86.根据权利要求85所述的方法，其中，制作第三氧化物层的步骤包括利用气相淀积沉积氧化物层的步骤。
87.根据权利要求82所述的方法，其中，第一氧化物层具有平均厚度t1，其中t1/t2＞1。
88.根据权利要求82所述的方法，其中，t3和t4基本相同。
89.根据权利要求82所述的方法，其中，t3/t4至少大约为1.2。
90.根据权利要求89所述的方法，其中，第一沟槽的第二部分包括第一沟槽的底部。
91.根据权利要求82所述的方法制造的MOSFET，所述的MOSFET具有激活区和端部区，其中第一沟槽位于激活区，第二沟槽位于在端部区。
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