JP2010225994A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ブロック絶縁膜をゲート幅方向に連続するように構成しながら、シリコン基板の上面部のうちのワード線方向の端部とゲート電極との間の絶縁破壊の発生を抑制する。
【解決手段】素子分離領域２によって区画された活性領域３を有する半導体基板１と、活性領域３上に形成されたトンネル絶縁膜７と、トンネル絶縁膜７上に形成された電荷蓄積膜８と、電荷蓄積膜８上に形成されたブロック絶縁膜９と、ブロック絶縁膜９上に形成されたゲート電極１０、１１とを有してなるメモリセルトランジスタを備え、ブロック絶縁膜９をゲート幅方向に連続するように形成し、更に、電荷蓄積膜８のうちのゲート幅方向の端部８ａの膜厚を厚くするように構成した。
【選択図】図３

Description

本発明は、例えばＭＯＮＯＳ型ゲート構造を有する半導体装置およびその製造方法に関する。

ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置において、メモリセルトランジスタのゲート電極は、一般的に、シリコン基板の上面にトンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜、ゲート電極膜を積層して構成されている。このメモリセルトランジスタにおいては、シリコン基板の上面部の４辺部、即ち、ワード線方向（メモリセルトランジスタのチャネルに直交する方向、ゲート幅方向）の両端部と、活性領域の延びる方向（メモリセルトランジスタのチャネルに対して平行な方向、ゲート長方向、ビット線方向）の両端部とで、換言すると、誘電率の高いブロック絶縁膜が途切れるところで、電界がかかり難くなるという問題点があった。この問題点は、メモリセルトランジスタを微細化すると顕著になることがわかっている。

上記問題点を解消するために、ブロック絶縁膜をワード線方向（ゲート幅方向）に連続するように構成し、セル電界を大きくする対策がとられている。ブロック絶縁膜をビット線方向に連続させるように構成した場合、プロセスインテグレーション上の問題でトンネル絶縁膜、電荷蓄積膜もワード線方向に連続するように構成しなければならず、このように構成すると、セルトランジスタのチャージトラップ絶縁膜にトラップした電荷と、消去時にセル−セル間のチャージトラップ膜に入るホールとの結合により、データリテンション上の特性が悪くなることが分かっており、上記問題点の解消の対策として有効でないことが知られている。

このため、ブロック絶縁膜をワード線方向だけに連続するように構成する対策が施されている。しかし、この構成の場合、シリコン基板の上面部のうちのワード線方向の両端部とゲート電極との間で絶縁破壊が起こり易くなると共に、シリコン基板の上面部のうちのワード線方向と直交する方向の両端部では、電界が弱くなるために、書き込み時のしきい値上昇が抑制されるという問題がある。尚、ブロック絶縁膜をワード線方向だけに連続にするように構成したＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置の一例が、非特許文献１に記載されている。

Effects of Lateral Charge Spreading on the Reliability of TANOS (TaN/AlO/SiN/Oxide/Si) NAND Flash Memory (Changseok Kang, Jungdal Choi, Jaesung Sim, Changhyun Lee, Yoocheol Shin, Jintaek Park, Jongsun Sel, Sanghun Jeon, Youngwoo Park, and Kinam Kim ) IEEE 07CH37867 45th Annual International Reliability Physics Symposium, Phoenix, 2007

本発明は、ブロック絶縁膜をゲート幅方向（ワード線方向）に連続するように構成しながら、シリコン基板の上面部のうちのワード線方向の端部とゲート電極との間の絶縁破壊の発生を抑制することができ、また、書き込み特性を向上させることができる半導体装置およびその製造方法を提供することを目的とする。

本発明の一態様の半導体装置は、素子分離領域によって区画された活性領域を有する半導体基板と、前記活性領域上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成されたブロック絶縁膜と、前記ブロック絶縁膜上に形成されたゲート電極とを有してなるメモリセルトランジスタを備え、前記ブロック絶縁膜をゲート幅方向に連続するように形成し、更に、前記電荷蓄積膜のうちのゲート幅方向の端部の膜厚を厚くするように構成したところに特徴を有する。

本発明の一態様の半導体装置の製造方法は、半導体基板の上面に、トンネル絶縁膜、電荷蓄積膜、パッドポリシリコン膜、シリコン酸化膜、パッドシリコン窒化膜を積層形成し、前記半導体基板に素子分離溝を形成し、素子分離絶縁膜によって前記素子分離溝を埋め込んだ後、前記パッドシリコン窒化膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、前記素子分離絶縁膜をエッチングし、前記パッドシリコン窒化膜を除去し、前記素子分離絶縁膜をエッチングし、前記パッドポリシリコン膜を除去する工程と、前記半導体基板上にスペーサー膜を形成する工程と、前記電荷蓄積膜および前記スペーサー膜をエッチングし、前記電荷蓄積膜のうちのワード線に沿う方向の端部の膜厚を厚くする工程と、前記素子分離絶縁膜の高さを制御する工程と、前記電荷蓄積膜および前記素子分離絶縁膜の上にブロック絶縁膜を形成する工程と、前ブロック絶縁膜の上にゲート電極を形成する工程とを備えたところに特徴を有する。

本発明の他の態様の半導体装置の製造方法は、半導体基板の上面に、トンネル絶縁膜、電荷蓄積膜、パッドポリシリコン膜、シリコン酸化膜、パッドシリコン窒化膜を積層形成し、前記半導体基板に素子分離溝を形成する工程であって、前記電荷蓄積膜の上面で素子分離溝形成の加工を停止する工程と、前記パッドポリシリコン膜の側壁を所定の厚さ酸化する工程と、素子分離溝形成の加工を再開し、前記半導体基板に素子分離溝を形成する工程と、素子分離絶縁膜によって前記素子分離溝を埋め込んだ後、前記パッドシリコン窒化膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、前記素子分離絶縁膜をエッチングし、前記パッドシリコン窒化膜を除去し、前記素子分離絶縁膜をエッチングし、前記パッドポリシリコン膜を除去する工程と、前記電荷蓄積膜をウエットエッチングし、前記電荷蓄積膜のうちのワード線に沿う方向の中央部の膜厚を薄くし、且つ、端部の膜厚を厚くする工程と、前記素子分離絶縁膜の高さを制御する工程と、前記電荷蓄積膜および前記素子分離絶縁膜の上にブロック絶縁膜を形成する工程と、前ブロック絶縁膜の上にゲート電極を形成する工程とを備えたところに特徴を有する。

本発明によれば、ブロック絶縁膜をゲート幅方向（ワード線方向）に連続するように構成しながら、シリコン基板の上面部のうちのワード線方向の端部とゲート電極との間の絶縁破壊の発生を抑制することができ、また、書き込み特性を向上させることができる。

本発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の電気的構成を示す図 メモリセル領域の模式的な平面図 図１０の中の一部分を拡大して示す模式的な断面図 製造工程の一段階における模式的な断面図（その１） 製造工程の一段階における模式的な断面図（その２） 製造工程の一段階における模式的な断面図（その３） 製造工程の一段階における模式的な断面図（その４） 製造工程の一段階における模式的な断面図（その５） 製造工程の一段階における模式的な断面図（その６） 製造工程の一段階における模式的な断面図（その７） 本発明の第２実施形態を示す図３相当図 製造工程の一段階における模式的な断面図（その１） 製造工程の一段階における模式的な断面図（その２） 製造工程の一段階における模式的な断面図（その３） 製造工程の一段階における模式的な断面図（その４） 製造工程の一段階における模式的な断面図（その５） 製造工程の一段階における模式的な断面図（その６） 製造工程の一段階における模式的な断面図（その７） 比較例を示す図１２相当図

（第１実施形態）
以下、本発明をＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１実施形態について、図１ないし図１０を参照しながら説明する。尚、以下の図面の記載において、同一又は類似の部分は同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。

まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。

ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓと、当該選択ゲートトランジスタＴｒｓ間に対して直列接続された複数個（例えば３２個）のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。

図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向、ＡＡ方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。

図２はメモリセル領域の一部のレイアウトパターンを示す。この図２において、半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が所定間隔で複数本図２中Ｙ方向に沿って形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。上記活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。この場合、ワード線ＷＬと活性領域３は、格子状に形成されており、例えばワード線ＷＬ３２本を一組とするＮＡＮＤ列を形成している。

また、ＮＡＮＤ列の両端には、それぞれ一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１、ＳＧＬ２が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３がドレイン側であり、一対の選択ゲート線ＳＧＬ２間の活性領域３がソース側である。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ビット線コンタクトＣＢは、ホール配置を１つおきにビット線方向にずらして２列に配置（即ち、隣接するもの同士でビット線方向に交互にずらして２列に配置）されており、これにより所謂チドリ配置される構成となっている。

また、一対の選択ゲート線ＳＧＬ２間の活性領域３にはソース線コンタクトＣＳがそれぞれ形成されている。ソース線コンタクトＣＳは、ビット線コンタクトＣＢとは異なり、ライン状の１本の溝パターンから構成されたワード線方向に延びるライン状パターンである。

また、上記構成の場合、ＮＡＮＤ列をひとつおきにソース/ドレイン反転させて、ビット線コンタクトＣＢおよびソース線コンタクトＣＳを隣接ＮＡＮＤ列間で共用し、繰り返し配置することにより、セルアレイを形成している。また、ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタのゲート電極ＭＧが形成され、選択ゲート線ＳＧＬ１、２と交差する活性領域３上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。

図３および図１０は、上記したＮＡＮＤ型フラッシュメモリ装置の製造工程の途中段階における模式的な断面構造を示すもので、図２中切断線Ａ−Ａで示す部分の断面、即ち、ワード線ＷＬに沿って切断したメモリセル部（ＣＥＬＬ部）の断面を示している。尚、図３は、ゲート電極を拡大して示す図である。

図３および図１０に示すように、シリコン基板１には、活性領域３で挟まれた部分にＳＴＩ２を形成するためのトレンチ（素子分離溝）４が形成されている。トレンチ４には、シリコン酸化膜（素子分離絶縁膜）５が埋め込み形成されている。尚、トレンチ４の内面には、ＡＬＤ（Atomic Layer Deposition）シリコン酸化膜６が形成されている。

シリコン基板１のメモリセル部における活性領域２の上面には、トンネルＯＮＯ（oxide nitride oxide）膜（トンネル絶縁膜）７、シリコン窒化膜（電荷蓄積膜、チャージトラップ絶縁膜）８が積層形成されている。シリコン窒化膜８とＳＴＩ２のシリコン酸化膜５の上には、アルミナ膜（Ａｌ_２Ｏ_３、ブロック絶縁膜）９、タンタル窒化膜（ＴａＮ、メタル電極膜）１０、導電性のポリシリコン膜１１が積層形成されている。タンタル窒化膜１０とポリシリコン膜１１からゲート電極が構成されている。トンネルＯＮＯ膜７は、シリコン酸化膜７ａ、シリコン窒化膜７ｂ、シリコン酸化膜７ｃで構成されている。

ここで、本実施形態では、シリコン窒化膜８は、ワード線ＷＬに沿う方向（図３中の左右方向）の両端部８ａの膜厚が他の部分（中間部）８ｂよりも厚くなるように構成されている。具体的には、シリコン窒化膜８の両端部８ａの膜厚は例えば１０ｎｍ、他の部分（中間部）８ｂの膜厚は例えば５ｎｍに設定されている。これにより、シリコン基板１の活性領域３の上面部のワード線ＷＬに沿う方向（図３中の左右方向）の両端部（いわゆるＡＡ端）にかかる電界を弱めることができ、書き込み時にメモリセルに均一な電界がかかるようになり、シリコン基板１の活性領域３の上面部の両端部と、ゲート電極との間の絶縁破壊を抑制することができる。この結果、書き込み時のゲート電圧を上げることが可能になり、その分だけシリコン基板１の活性領域３の上面部のうちのワード線ＷＬに直交する方向の両端部（いわゆるＧＣ端）にかかる電界を大きくすることができ、書き込み特性を向上させることができる。

尚、上記図３に示す構成の状態から、一般的な製造方法により、ワード線ＷＬに直交する方向（いわゆるＧＣ方向）の加工を行い、ワード線ＷＬを形成すると、ＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置のメモリセルトランジスタが形成される。

次に、上記したＮＡＮＤ型フラッシュメモリ装置のゲート電極を形成する製造工程について、図４ないし図１０を参照して説明する。尚、製造工程のうちトランジスタの構造に関する工程の説明に重点を置くこととし、イオン注入工程や熱工程については説明を省略する。

まず、図４は、シリコン基板１にＳＴＩ２のトレンチ４を形成し、さらに例えばポリシラザンなどのシリコン酸化膜５によって上記トレンチ４を埋め込んだ後、ＣＭＰ(chemical mechanical polish)によりＳＴＩ２の埋め込み材であるシリコン酸化膜５を平坦化した直後の状態を示す図である。この場合、ＳＴＩ２形成までは、一般的なＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置の作成方法によって作成される。ＣＭＰはパッドシリコン窒化膜１４をストッパーとして行われる。図４に示す構成の場合、シリコン基板１の上面に、トンネルＯＮＯ膜７、シリコン窒化膜８、パッドポリシリコン膜１２、ＨＴＯ（High Temperture Oxide)膜１３、パッドシリコン窒化膜１４が積層形成されている。

このとき、電荷蓄積膜（チャージトラップ絶縁膜）であるシリコン窒化膜８の膜厚が、従来構成よりも厚くなるように形成されている。具体的には、従来構成では、シリコン窒化膜８の膜厚を５ｎｍ程度に設定しているのに対して、本実施形態では、シリコン窒化膜８の膜厚を例えば１０ｎｍ程度に設定している。

次に、周辺トランジスタのＳＴＩ２を埋め込んでいるシリコン酸化膜５を適当な高さになるまでエッチングするが、このときメモリセルトランジスタのＳＴＩ２を埋め込んでいるシリコン酸化膜５もある高さまでエッチングされる。そして、ホット燐酸などの薬液処理により、パッドシリコン窒化膜１２を除去する。

続いて、周辺トランジスタの部分を覆うようにレジストパターンを形成し、ＲＩＥ（reactive ion etching）によりさらにメモリセルトランジスタのＳＴＩ２を埋め込んでいるシリコン酸化膜５をエッチングし、メモリセルトランジスタのＳＴＩ２を埋め込んでいるシリコン酸化膜５を所定の（適切な）高さに調整する。さらに、ホットＴＭＹなどの薬液処理によりパッドポリシリコン膜１２を除去する（図５参照）。

この後、図６に示すように、スペーサー膜（ＡＬＤシリコン酸化膜）１５を例えば４ｎｍ程度形成する。続いて、ＲＩＥにより、シリコン窒化膜（電荷蓄積膜）８をエッチングする。このとき、スペーサー膜１５がシリコン窒化膜８のうちのワード線ＷＬに沿う方向の両端部のエッチングを防ぐため、シリコン窒化膜８のうちのワード線ＷＬに沿う方向の両端部８ａ（メモリセルトランジスタのＡＡ端部分）の膜厚を厚くすることができる（図７参照）。

次いで、図８に示すように、例えばＢＨＦ（Buffered Hydrogen Fluoride）などの薬液処理により、最終的にメモリセルトランジスタのＳＴＩ２を埋め込んでいるシリコン酸化膜５の上面の高さとシリコン窒化膜８の上面の高さがほぼ等しくなるようにエッチングする。次に、図９に示すように、シリコン窒化膜８およびシリコン酸化膜５の上に、誘電率の高いアルミナ膜（ブロック絶縁膜）９を形成する。続いて、図１０に示すように、アルミナ膜９の上に、ゲート電極となるタンタル窒化膜１０および導電性ポリシリコン膜１１を形成する。この後、一般的な製造方法により、ワード線ＷＬに沿う方向（ＧＣ方向）の加工を行い、ワード線ＷＬを形成すると、ＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置のセルトランジスタが出き上がる。

上記構成によれば、アルミナ膜（ブロック絶縁膜）９をワード線方向に連続するように構成し、シリコン窒化膜（電荷蓄積膜）８のうちのワード線ＷＬに沿う方向の端部８ａの膜厚が他の部分８ｂよりも厚くなるように構成したので、シリコン基板１の上面部のうちのワード線方向（ゲート幅方法）の端部にかかる電界を弱めて、書き込み時にメモリセルに均一な電界がかかるようにし、上記端部とゲート電極との間の絶縁破壊を抑制することができる。これにより、書き込み時のゲート電圧を上げることが可能になり、シリコン基板１の上面部のうちのワード線方向に直交する方向（ゲート長方向）の端部（ＧＣ端）にかかる電界を大きくすることができ、従って、書き込み特性を向上させることができる。

（第２実施形態）
図１１ないし図１８は、本発明の第２実施形態を示すものである。尚、第１実施形態と同一構成には、同一符号を付している。第２実施形態では、第１実施形態と異なる製造方法により、シリコン窒化膜８のうちのワード線ＷＬに沿う方向の両端部の膜厚を厚くした。図１１に、第２実施形態の製造方法によりシリコン窒化膜８のうちのワード線ＷＬに沿う方向の両端部８ｃの膜厚を厚くした構成を示す。図１１に示すように、シリコン窒化膜８の両端部８ｃの対向する各側面の形状が丸みを帯びた形状、即ち、断面形状が弧状となっている。

次に、第２実施形態の製造方法について、図１２ないし図１８を参照して説明する。その前に、ＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置の一般的な作成方法によってシリコン基板１にＳＴＩ２のトレンチ４をＲＩＥにより形成する場合、図１９に示すように、上から順にＴＥＯＳ膜１６、パッドシリコン窒化膜１４、ＨＴＯ膜１３、パッドポリシリコン膜１２、シリコン窒化膜８、トンネルＯＮＯ膜７、シリコン基板１までＲＩＥにより加工していく。

これに対して、第２実施形態では、図１２に示すように、シリコン基板１にＳＴＩ２のトレンチ４をＲＩＥにより形成する場合に、シリコン窒化膜８（電荷蓄積膜）まで加工したところで、一旦ＲＩＥを止めた後、例えば熱酸化によってパッドポリシリコン膜１２の側壁１２ａ、１２ａを適当な厚さ、例えば４ｎｍ程度酸化する。

次いで、ＲＩＥにより残りのＳＴＩ２のトレンチ４の加工を行うことにより、適当な深さのトレンチ４を形成する。続いて、固定電荷を防止するために、トレンチ４の内面に膜厚が例えば４ｎｍ程度のＡＬＤシリコン酸化膜６を形成する。この後、トレンチ４を例えばポリシラザンなどからなる酸化膜５で埋め込み、ＣＭＰにより平坦化を行う。このＣＭＰはパッドシリコン窒化膜１４をストッパーとして実行される（図１３参照）。

続いて、周辺回路トランジスタのＳＴＩ２を埋め込んでいる酸化膜５を適当な高さになるまでエッチングするが、このときメモリセルトランジスタのＳＴＩ２を埋め込んでいる酸化膜５もある高さまでエッチングされる。この後、ホット燐酸などの薬液処理により、パッドシリコン窒化膜１４を除去する。続いて、周辺トランジスタの領域を覆うようにレジストパターンを形成した後、ＲＩＥによりメモリセルトランジスタのＳＴＩ２を埋め込んでいる酸化膜５を更にエッチングする。これにより、メモリセルトランジスタのＳＴＩ２を埋め込んでいる酸化膜５を所定の（適切な）高さに調整する。さらに、ホットＴＭＹなどの薬液処理により、パッドポリシリコン膜１２を除去する（図１４参照）。

次に、例えばフッ酸グリセロールなどの薬液処理により、シリコン窒化膜８（電荷蓄積膜）をエッチングする。このとき、パッドポリシリコン膜１２の側壁を酸化した酸化膜１２ａ、１２ａが残っているので、シリコン窒化膜８のうちのワード線ＷＬに沿う方向（図１５中の左右方向、ゲート幅方向、ＡＡ方向）の中央部８ｄの膜厚を薄くし、両端部８ｃの膜厚を厚くすることができる（図１５参照）。この場合、両端部８ｃの対抗する側面の断面形状が弧状となるように構成されている。

この後、図１６に示すように、例えばＢＨＦなどの薬液処理により、最終的にセルトランジスタのＳＴＩ２を埋め込んでいるシリコン酸化膜５の上面の高さとシリコン窒化膜８の上面の高さがほぼ等しくなるようにエッチングする。

次に、図１７に示すように、誘電率の高いブロック絶縁膜として例えばアルミナ（Ａｌ_２Ｏ_３）からなるアルミナ膜９を形成する。続いて、図１８に示すように、ゲート電極となる、例えばタンタル窒化膜１０および不純物を含んだ導電性のポリシリコン膜１１を形成する。この後、一般的な製造方法により、ワード線ＷＬに直交する方向（いわゆるＧＣ方向）の加工を行い、ワード線ＷＬを形成すると、ＭＯＮＯＳ型ゲート構造を有するＮＡＮＤ型フラッシュメモリ装置のメモリセルトランジスタが出き上がる。

尚、上述した以外の第２実施形態の構成は、第１実施形態の構成と同じ構成となっている。従って、第２実施形態においても、第１実施形態とほぼ同じ作用効果を得ることができる。特に、第２実施形態では、シリコン窒化膜８のうちのゲート幅方向の端部８ｃの膜厚を厚くする際に、前記端部８ｃの対向する側面の断面形状が弧状となるように構成したので、電界の集中を緩和することができ、絶縁破壊をより一層発生し難くすることが可能となる。

（他の実施形態）
本発明は、上記各実施形態にのみ限定されるものではなく、次のように変形または拡張できる。即ち、メモリセルトランジスタのトンネル絶縁膜として、トンネルＯＮＯ膜７を用いるように構成したが、シリコン酸化膜を用いるように構成しても良い。

図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域、４はトレンチ（素子分離溝）、５はシリコン酸化膜（素子分離絶縁膜）、７はトンネルＯＮＯ膜（トンネル絶縁膜）、８はシリコン窒化膜（電荷蓄積膜）、９はアルミナ膜（ブロック絶縁膜）、１０はタンタル窒化膜、１１はポリシリコン膜である。

Claims (5)

1. 素子分離領域によって区画された活性領域を有する半導体基板と、
   前記活性領域上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成された電荷蓄積膜と、
   前記電荷蓄積膜上に形成されたブロック絶縁膜と、
   前記ブロック絶縁膜上に形成されたゲート電極とを有してなるメモリセルトランジスタを備え、
   前記ブロック絶縁膜をゲート幅方向に連続するように形成し、
   前記電荷蓄積膜のうちのゲート幅方向の端部の膜厚を厚くするように構成したことを特徴とする半導体装置。
2. 前記電荷蓄積膜のうちのゲート幅方向の端部の膜厚を厚くする場合、前記膜厚が厚い部分の側壁が前記電荷蓄積膜の上面から垂直に立ち上がる形状としたことを特徴とする請求項１記載の半導体装置。
3. 前記電荷蓄積膜のうちのゲート幅方向の端部の膜厚を厚くする場合、前記端部の側面の断面形状が弧状となるように構成したことを特徴とする請求項１記載の半導体装置。
4. 半導体基板の上面に、トンネル絶縁膜、電荷蓄積膜、パッドポリシリコン膜、シリコン酸化膜、パッドシリコン窒化膜を積層形成し、前記半導体基板に素子分離溝を形成し、素子分離絶縁膜によって前記素子分離溝を埋め込んだ後、前記パッドシリコン窒化膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、
   前記素子分離絶縁膜をエッチングし、前記パッドシリコン窒化膜を除去し、前記素子分離絶縁膜をエッチングし、前記パッドポリシリコン膜を除去する工程と、
   前記半導体基板上にスペーサー膜を形成する工程と、
   前記電荷蓄積膜および前記スペーサー膜をエッチングし、前記電荷蓄積膜のうちのワード線に沿う方向の端部の膜厚を厚くする工程と、
   前記素子分離絶縁膜の高さを制御する工程と、
   前記電荷蓄積膜および前記素子分離絶縁膜の上にブロック絶縁膜を形成する工程と、
   前ブロック絶縁膜の上にゲート電極を形成する工程とを備えてなる半導体装置の製造方法。
5. 半導体基板の上面に、トンネル絶縁膜、電荷蓄積膜、パッドポリシリコン膜、シリコン酸化膜、パッドシリコン窒化膜を積層形成し、前記半導体基板に素子分離溝を形成する工程であって、前記電荷蓄積膜の上面で素子分離溝形成の加工を停止する工程と、
   前記パッドポリシリコン膜の側壁を所定の厚さ酸化する工程と、
   素子分離溝形成の加工を再開し、前記半導体基板に素子分離溝を形成する工程と、
   素子分離絶縁膜によって前記素子分離溝を埋め込んだ後、前記パッドシリコン窒化膜をストッパーとして前記素子分離絶縁膜を平坦化する工程と、
   前記素子分離絶縁膜をエッチングし、前記パッドシリコン窒化膜を除去し、前記素子分離絶縁膜をエッチングし、前記パッドポリシリコン膜を除去する工程と、
   前記電荷蓄積膜をウエットエッチングし、前記電荷蓄積膜のうちのワード線に沿う方向の中央部の膜厚を薄くし、且つ、端部の膜厚を厚くする工程と、
   前記素子分離絶縁膜の高さを制御する工程と、
   前記電荷蓄積膜および前記素子分離絶縁膜の上にブロック絶縁膜を形成する工程と、
   前ブロック絶縁膜の上にゲート電極を形成する工程とを備えてなる半導体装置の製造方法。

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