JPH02283071A - オフセットゲート型ｍｏｓｆｅｔを備えた半導体装置 - Google Patents
オフセットゲート型ｍｏｓｆｅｔを備えた半導体装置Info
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- JPH02283071A JPH02283071A JP10522889A JP10522889A JPH02283071A JP H02283071 A JPH02283071 A JP H02283071A JP 10522889 A JP10522889 A JP 10522889A JP 10522889 A JP10522889 A JP 10522889A JP H02283071 A JPH02283071 A JP H02283071A
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- 239000000758 substrate Substances 0.000 claims description 9
- 230000005684 electric field Effects 0.000 abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 239000010410 layer Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 2
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- 238000001259 photo etching Methods 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オフセットゲート型ＭＯＳＦＥＴを備えた半
導体装置に関し、特にドレイン引き出し配線の電位によ
るオフセットゲート部分の電界集中を緩和する構造に関
する。
導体装置に関し、特にドレイン引き出し配線の電位によ
るオフセットゲート部分の電界集中を緩和する構造に関
する。
従来、オフセットゲート構造のＭＯＳＦＥＴ（絶縁ゲー
ト形電界効果トランジスタ）は、例えば第３図及び第４
図に示すように、ｎ型半導体基板ｌ上に形成されたオフ
セットゲート部分を有する、ｐ型ドレイン領域２及びこ
れを取り囲む環状のｐ型ソース領域３と、ゲート酸化膜
４を介してドレイン領域２とソース領域３の双方に重な
り部分を持つ環状のポリシリコンゲート５と、ｐ型ドレ
イン領域２の中央部にコンタクトホールを介して導電接
触するドレイン電極部６ａ及びこれに接続しポリシリコ
ンゲート５を横断するドレイン弓き出し配線部６ｂで構
成されたドレイン電極配線６と、ｐ型ソース領域３に導
電接触する環状のソース電極７と、ポリシリコンゲート
５に接続するゲート引き出し配線８とから構成されてい
る。なお、９は層間絶縁膜である。
ト形電界効果トランジスタ）は、例えば第３図及び第４
図に示すように、ｎ型半導体基板ｌ上に形成されたオフ
セットゲート部分を有する、ｐ型ドレイン領域２及びこ
れを取り囲む環状のｐ型ソース領域３と、ゲート酸化膜
４を介してドレイン領域２とソース領域３の双方に重な
り部分を持つ環状のポリシリコンゲート５と、ｐ型ドレ
イン領域２の中央部にコンタクトホールを介して導電接
触するドレイン電極部６ａ及びこれに接続しポリシリコ
ンゲート５を横断するドレイン弓き出し配線部６ｂで構
成されたドレイン電極配線６と、ｐ型ソース領域３に導
電接触する環状のソース電極７と、ポリシリコンゲート
５に接続するゲート引き出し配線８とから構成されてい
る。なお、９は層間絶縁膜である。
ｐ型ドレイン領域２における、オフセットゲート部分の
チャネルは不純物イオンの打ち込みにより低濃度領域と
して形成されており、このためオフ動作時における空乏
層端の拡大幅が大きく、ノイックゲート領域のドレイン
領域表面近傍の電界集中が緩和されるので、ドレイン耐
圧は通常のＭＯＳＦＥＴに比して大幅に向上している。
チャネルは不純物イオンの打ち込みにより低濃度領域と
して形成されており、このためオフ動作時における空乏
層端の拡大幅が大きく、ノイックゲート領域のドレイン
領域表面近傍の電界集中が緩和されるので、ドレイン耐
圧は通常のＭＯＳＦＥＴに比して大幅に向上している。
しかしながら、上北構成に係るオフセットゲート型ＭＯ
ＳＦＥＴにあっては次の問題点がある。
ＳＦＥＴにあっては次の問題点がある。
即ち、ポリシリコンゲート５が環状に形成されており、
この上をドレイン引き出し配線部６ｂが渡る構造である
から、ドレイン領域２のうちドレイン引き出し配線部６
ｂ直下の交差部分２ａにおいては、ドレイン引き出し配
線部６ｂ自体の高電位によるＭＯ３効果が局部的に働き
、電界分布が歪められる。このため、交差部分２ａにお
ける空乏層１ｔｏａの拡大幅は交差部分以外の空乏層端
１０ｂのそれに比して小さいので、交差部分２ａの電界
集中が他よりも著しく、この部分においてドレイン耐圧
が律速する。
この上をドレイン引き出し配線部６ｂが渡る構造である
から、ドレイン領域２のうちドレイン引き出し配線部６
ｂ直下の交差部分２ａにおいては、ドレイン引き出し配
線部６ｂ自体の高電位によるＭＯ３効果が局部的に働き
、電界分布が歪められる。このため、交差部分２ａにお
ける空乏層１ｔｏａの拡大幅は交差部分以外の空乏層端
１０ｂのそれに比して小さいので、交差部分２ａの電界
集中が他よりも著しく、この部分においてドレイン耐圧
が律速する。
そこで、本発明の課題は、ドレイン引き出し配線部がド
レイン領域上を渡らない電極配線構造とすることにより
、ドレイン領域の局部的な電界分布の歪をなくし、ドレ
イン耐圧の律速を解消した高耐圧のオフセットゲート型
ＭＯＳ Ｆ ＥＴを備えた半導体装置を提供することに
ある。
レイン領域上を渡らない電極配線構造とすることにより
、ドレイン領域の局部的な電界分布の歪をなくし、ドレ
イン耐圧の律速を解消した高耐圧のオフセットゲート型
ＭＯＳ Ｆ ＥＴを備えた半導体装置を提供することに
ある。
上記課題を解決するため、本発明の講じた手段は、第１
導電型半導体基板上に形成されたオフセットゲート部分
を有する第２導電型領域（例えばドレイン領域２）と、
第１導電型半導体基板上に絶縁膜を介して形成されたゲ
ート電極と、第２導電型領域の一部に導電接触する電極
部（例えばドレイン電極部１６ａ）及びその端縁の一部
から延出する引き出し配線部（例えばドレイン引き出し
配線部１６ｂ）を有する電極配線（例えばドレイン電極
配線１６）とを含むオフセットゲート型ＭＯＳＦＥＴに
おいて、電極配線の電極部は第２導電型領域のＰＮ接合
面近傍まで覆い、その引き出し配線部を第２導電型領域
上に位置させないこととしたものである。即ち、電極部
の占有面積を従来に比して拡大し、その端部をゲート電
極近傍に位置させることで、引き出し配線部の引き出し
部分を第２導電型領域上から外したものである。
導電型半導体基板上に形成されたオフセットゲート部分
を有する第２導電型領域（例えばドレイン領域２）と、
第１導電型半導体基板上に絶縁膜を介して形成されたゲ
ート電極と、第２導電型領域の一部に導電接触する電極
部（例えばドレイン電極部１６ａ）及びその端縁の一部
から延出する引き出し配線部（例えばドレイン引き出し
配線部１６ｂ）を有する電極配線（例えばドレイン電極
配線１６）とを含むオフセットゲート型ＭＯＳＦＥＴに
おいて、電極配線の電極部は第２導電型領域のＰＮ接合
面近傍まで覆い、その引き出し配線部を第２導電型領域
上に位置させないこととしたものである。即ち、電極部
の占有面積を従来に比して拡大し、その端部をゲート電
極近傍に位置させることで、引き出し配線部の引き出し
部分を第２導電型領域上から外したものである。
引き出し配線部の引き出し部分が第２導電型領域上にな
く、これから外れた位置にあるから、弓き出し配線部の
高電位による影響が弱く、引き出し部分直下のオフセッ
トゲート部分の電界分布は歪まない。
く、これから外れた位置にあるから、弓き出し配線部の
高電位による影響が弱く、引き出し部分直下のオフセッ
トゲート部分の電界分布は歪まない。
次に、本発明の一実施例を添付図面に基づいて説明する
。
。
第１図は、本発明の一実施例に係るオフセ−／ ）ゲー
ト型ＭＯＳ Ｆ ＥＴを備えた半導体装置を示す平面図
で、第２図は第１図中の■−■線に沿って切断した状態
を示す切断矢視図である。なお、第１図及び第２図中に
おいて第３図及び第４図に示す部分と同一部分には同一
参照符号を付し、その説明は省略する。
ト型ＭＯＳ Ｆ ＥＴを備えた半導体装置を示す平面図
で、第２図は第１図中の■−■線に沿って切断した状態
を示す切断矢視図である。なお、第１図及び第２図中に
おいて第３図及び第４図に示す部分と同一部分には同一
参照符号を付し、その説明は省略する。
この実施例は、第３図及び第４図に示す従来例と同様に
、円環状のポリシリコンゲート５を有しており、ｎ型半
導体基板ｌ上には、円形状のオフセットゲート部分を有
するｐ型ドレイン領域２とこれを取り囲む同心円環状の
ｐ型ソース領域３が形成されている。ゲート酸化膜４上
の円環状のポリシリコンゲート５はその内外周縁におい
てｐ型ドレイン領域２及びｐ型ソース領域３のＰＮ接合
近傍と重なり部分を持ち、ｐ型ドレイン領域２はオフセ
ットゲート部分のチャネルを有している。
、円環状のポリシリコンゲート５を有しており、ｎ型半
導体基板ｌ上には、円形状のオフセットゲート部分を有
するｐ型ドレイン領域２とこれを取り囲む同心円環状の
ｐ型ソース領域３が形成されている。ゲート酸化膜４上
の円環状のポリシリコンゲート５はその内外周縁におい
てｐ型ドレイン領域２及びｐ型ソース領域３のＰＮ接合
近傍と重なり部分を持ち、ｐ型ドレイン領域２はオフセ
ットゲート部分のチャネルを有している。
ｐ型ドレイン領域２の中央部にコンタクトホールを介し
て導電接触するドレイン電極配線１６は、層間絶縁膜９
を挟んで７ランジ状に拡大された円形状のドレイン電極
部１６ａと、この円周端縁の一所から延出されたドレイ
ン引き出し配線部１６ｂとから構成されている。円形状
のドレイン電極部１６ａはｐ型ドレイン領域２を覆う占
有面積を有しており、その円周端縁はポリシリコンゲー
ト５の内周端縁の近傍に位置している。このため、ドレ
イン引き出し配線部１６ｂの引き出し部分はポリシリコ
ンゲート５の内周端縁の近傍に位置しており、ｐ型ドレ
イン領域２上にはドレイン引き出し配線部Ｌ６ｂが存在
しない。
て導電接触するドレイン電極配線１６は、層間絶縁膜９
を挟んで７ランジ状に拡大された円形状のドレイン電極
部１６ａと、この円周端縁の一所から延出されたドレイ
ン引き出し配線部１６ｂとから構成されている。円形状
のドレイン電極部１６ａはｐ型ドレイン領域２を覆う占
有面積を有しており、その円周端縁はポリシリコンゲー
ト５の内周端縁の近傍に位置している。このため、ドレ
イン引き出し配線部１６ｂの引き出し部分はポリシリコ
ンゲート５の内周端縁の近傍に位置しており、ｐ型ドレ
イン領域２上にはドレイン引き出し配線部Ｌ６ｂが存在
しない。
ｐ型ドレイン領域２のｐｎ接合面近傍まで覆うドレイン
電極部１６ａの存在によって、ＭＯＳＦＥＴのオフ時に
おけるｐ型ドレイン領域２の表面近傍の電界分布はドレ
イン引き出し配線部１６ｂの高電位による影響が受けに
くくなり、第２図に示すように、ｐ型ドレイン領域２内
の空乏層１２０ ａの拡大幅はいずれの部位においても
ほぼ等しい。ｐ型ドレイン領域２のうちドレイン引き出
し配線部１６ｂの引き出し部分１６Ｃ直下の空乏層端２
０ａの拡大幅は、ドレイン引き出し配線部１６ｂの高電
位による影響が少ない点と拡大された電極部１６ａの高
電位による電界分布の歪み是正機能とによって、他の部
位における拡大幅とほぼ等しい。したがって、引き出し
部分１６ｃ直下のドレイン領域２の表面部分（オフセッ
トゲート部分）に電界集中が発生せず、上の部分でのド
レイン耐圧の律速か解消される。このため、従来に比し
てドレイン耐圧を高めることができる。
電極部１６ａの存在によって、ＭＯＳＦＥＴのオフ時に
おけるｐ型ドレイン領域２の表面近傍の電界分布はドレ
イン引き出し配線部１６ｂの高電位による影響が受けに
くくなり、第２図に示すように、ｐ型ドレイン領域２内
の空乏層１２０ ａの拡大幅はいずれの部位においても
ほぼ等しい。ｐ型ドレイン領域２のうちドレイン引き出
し配線部１６ｂの引き出し部分１６Ｃ直下の空乏層端２
０ａの拡大幅は、ドレイン引き出し配線部１６ｂの高電
位による影響が少ない点と拡大された電極部１６ａの高
電位による電界分布の歪み是正機能とによって、他の部
位における拡大幅とほぼ等しい。したがって、引き出し
部分１６ｃ直下のドレイン領域２の表面部分（オフセッ
トゲート部分）に電界集中が発生せず、上の部分でのド
レイン耐圧の律速か解消される。このため、従来に比し
てドレイン耐圧を高めることができる。
フランジ状の電極部１６ａ及び引き出し配線部１６ｂて
構成される電極配線１６は、従来と同様に、ＣＶＤ技術
により層間絶縁膜（ＳＩ０２＞ ９を堆積させた後、
フォトエツチング技術によりコンタクトホールを開孔し
てから、蒸着技術によりアルミニウム薄膜を堆積し、し
かる後、フォトエツチングによって不要部分を除去して
得られるものであるから、製造工数は増加しない。
構成される電極配線１６は、従来と同様に、ＣＶＤ技術
により層間絶縁膜（ＳＩ０２＞ ９を堆積させた後、
フォトエツチング技術によりコンタクトホールを開孔し
てから、蒸着技術によりアルミニウム薄膜を堆積し、し
かる後、フォトエツチングによって不要部分を除去して
得られるものであるから、製造工数は増加しない。
上記実施例はｐチャネル型ＭＯＳＦＥＴの場合であるが
、ｐ型半導体基板を用いｎ型のソース領域及びドレイン
領域を有するｎチャネル型ＭＯＳＦＥＴの場合であって
も、その領域のいずれについてもその領域を覆う電極部
を設けることができる。
、ｐ型半導体基板を用いｎ型のソース領域及びドレイン
領域を有するｎチャネル型ＭＯＳＦＥＴの場合であって
も、その領域のいずれについてもその領域を覆う電極部
を設けることができる。
以上説明したように、本発明に係るオフセットゲート型
ＭＯ５ＦＥＴを備えた半導体装置は、オフセットゲート
部分を有する第２導電型領域の一部だけでなく、そのｐ
ｎ接合面近傍まで覆うべく拡大された電極部を設けた点
に特長を有するものであるから、次の効果を奏する。
ＭＯ５ＦＥＴを備えた半導体装置は、オフセットゲート
部分を有する第２導電型領域の一部だけでなく、そのｐ
ｎ接合面近傍まで覆うべく拡大された電極部を設けた点
に特長を有するものであるから、次の効果を奏する。
即ち、引き出し配線部の引き出し部分が第２導電型領域
上になく、これから外れた位置にあるから、引き出し配
線部の高電位による影響が弱く、引き出し部分直下のオ
フセットゲート部分の電界分布が歪まず、この部分での
電界集中が緩和されるので、耐圧の律速箇所が解消され
ることにより、高耐圧化が実現される。
上になく、これから外れた位置にあるから、引き出し配
線部の高電位による影響が弱く、引き出し部分直下のオ
フセットゲート部分の電界分布が歪まず、この部分での
電界集中が緩和されるので、耐圧の律速箇所が解消され
ることにより、高耐圧化が実現される。
第１図は、本発明に係るオフセットゲート型ＭＯＳＦＥ
Ｔを備えた半導体装置の一実施例を示す平面図である。 第２図は、第１図中の■−ｎ線に沿って切断した状態を
示す切断矢視図である。 第３図は、従来のオフセットゲート型ＭＯＳＦＥＴを備
えた半導体装置の一例を示す平面図である。 第４図は、第３図中のＴＶ−ＴＶ線に沿って切断した状
態を示す切断矢視図である。 ｌ ｎ型半導体基板、２ オフセットゲート部分を有す
るｐ型ドレイン領域、３ 円環状のｐ型ソース領域、４
ゲート酸化膜、５ 円環状のポリシリコンゲート、７
ソース電極、８ ゲート引き出し配線、９ 層間絶縁
膜、１６ ドレイン電極配線、１６ ａ ドレイン
電極部、１６ｂ ドレイン引き出し配線部、１６Ｇ
引き出し部分、２Ｑａ 空１６ドレイン電極配線 第 第 図 第 図 第 図
Ｔを備えた半導体装置の一実施例を示す平面図である。 第２図は、第１図中の■−ｎ線に沿って切断した状態を
示す切断矢視図である。 第３図は、従来のオフセットゲート型ＭＯＳＦＥＴを備
えた半導体装置の一例を示す平面図である。 第４図は、第３図中のＴＶ−ＴＶ線に沿って切断した状
態を示す切断矢視図である。 ｌ ｎ型半導体基板、２ オフセットゲート部分を有す
るｐ型ドレイン領域、３ 円環状のｐ型ソース領域、４
ゲート酸化膜、５ 円環状のポリシリコンゲート、７
ソース電極、８ ゲート引き出し配線、９ 層間絶縁
膜、１６ ドレイン電極配線、１６ ａ ドレイン
電極部、１６ｂ ドレイン引き出し配線部、１６Ｇ
引き出し部分、２Ｑａ 空１６ドレイン電極配線 第 第 図 第 図 第 図
Claims (1)
- １）第１導電型半導体基板上に形成されたオフセットゲ
ート部分を有する第２導電型領域と、第１導電型半導体
基板上に絶縁膜を介して形成されたゲート電極と、第２
導電型領域の一部に導電接触する電極部及びその端縁の
一部から延出する引き出し配線部を有する電極配線と、
を含むオフセットゲート型ＭＯＳＦＥＴを備えた半導体
装置において、該電極部は第２導電型領域のＰＮ接合面
近傍まで覆うことを特徴とするオフセットゲート型ＭＯ
ＳＦＥＴを備えた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10522889A JPH02283071A (ja) | 1989-04-25 | 1989-04-25 | オフセットゲート型ｍｏｓｆｅｔを備えた半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10522889A JPH02283071A (ja) | 1989-04-25 | 1989-04-25 | オフセットゲート型ｍｏｓｆｅｔを備えた半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02283071A true JPH02283071A (ja) | 1990-11-20 |
Family
ID=14401804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10522889A Pending JPH02283071A (ja) | 1989-04-25 | 1989-04-25 | オフセットゲート型ｍｏｓｆｅｔを備えた半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02283071A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525819A (en) * | 1994-07-06 | 1996-06-11 | The Aerospace Corporation | Microwave concentric mesfet with inherent electromagnetic shielding |
| US5668392A (en) * | 1996-10-28 | 1997-09-16 | National Semiconductor Corporation | Low capacitance and low Vt annular MOSFET design for phase lock loop applications |
-
1989
- 1989-04-25 JP JP10522889A patent/JPH02283071A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525819A (en) * | 1994-07-06 | 1996-06-11 | The Aerospace Corporation | Microwave concentric mesfet with inherent electromagnetic shielding |
| US5668392A (en) * | 1996-10-28 | 1997-09-16 | National Semiconductor Corporation | Low capacitance and low Vt annular MOSFET design for phase lock loop applications |
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