KR100321175B1 - Ｍｍｌ반도체소자의 게이트전극 형성방법 - Google Patents

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Abstract

본 발명은, MML반도체소자의 게이트전극 형성방법에 관한 것으로서, 특히, 게이트폴리실리콘층을 기존의 디램보다 2배 정도로 전면에 증착한 후에 마스크패턴을 사용하여 폴리실리콘층을 패터닝하는 작업, LDD이온주입, 스페이서막 증착, 소오스 /드레인이온주입 공정등을 거친 후에 게이트전극과 소오스/드레인영역 상에 선택적으로 텡스텐을 증착하여 디램영역과 로직영역의 트랜지스터를 동시에 형성하므로 MML반도체장치의 공정의 최적화를 달성하도록 하는 매우 유용하고 효과적인 발명이다. 또한, 로직부의 고성능 구현 및 디램부의 동작속도를 향상하도록 하는 두가지 측면의 목적을 게이트전극과 소오스/드레인영역의 상에 텡스텐을 증착하여 달성하도록 하는 장점을 지닌 발명에 관한 것이다.

Description

ＭＭＬ반도체소자의 게이트전극 형성방법 { Method For Forming The Gate Electrode Of MML Semiconductor Device }
본 발명은 MML반도체소자의 게이트전극 형성방법에 관한 것으로서, 특히, 게이트폴리싱이콘층을 기존의 디램보다 2배 정도로 전면에 증착한 후 게이트전극과 소오스/드레인영역 상에 선택적으로 텡스텐을 증착하여 디램영역과 로직영역의 트랜지스터를 동시에 형성하므로 MML반도체장치의 공정의 최적화를 달성하도록 하는 MML반도체소자의 게이트전극 형성방법에 관한 것이다.
일반적으로, 메모리(Memory)와 로직(Logic)이 단일칩에 형성되는 복합반도체 (MML: Merged Memory Logic)가 최근에 들어 많은 관심을 보이면서 점차적으로 많이 사용하는 추세에 있다. 이 MML반도체장치는 로직과 메모리를 한 칩에서 단일한 공정으로 제조하는 것이 가능하므로 특별한 설계의 변경 없이도 기존의 칩들에 비하여 고속으로 동작하고, 저전력으로 사용하는 것이 가능한 장점을 지닌다.
그 반면에, 메모리제품의 제조공정과 로직제품의 제조공정이 한 칩에서 동시에 제조되므로 단위칩의 크기가 커짐에 따라 제조공정을 진행하기에 많은 어려움을 요하는 단점도 지니고 있을 뿐만아니라 메모리에서의 트랜지스터는 높은 전류 구동력을 요하는 것보다 오히려 누설전류를 방지하는 것에 비중을 두고 있으나 로직제품은 높은 전류구동능력을 요구하는 등 양자의 특성을 모두 갖추어서 한 칩으로 제조하여야 한다.
한편, 종래의 MML반도체장치에서는 디램영역과 로직영역의 고정이 동시에 구현되기 때문에 이중 폴리게이트구조를 구현하기 위한 폴리실리콘층의 두께 및 게이트전극 물질의 차이로 집적공정의 어려움이 있었다.
이는 로직부가 디램부에 비하여 3배정도의 폴리두께로 진행되며 게이트전극 물질도 티타늄실리사이드층을 적용하는 예가 많으나 디램부는 토폴로지(Topology)및 공정진행 상의 온도 문제등으로 인하여 폴리실리콘층 두께도 로직영역에 비하여 상대적으로 얇고 게이트전극물질도 한정되어서 MML반도체소자의 디램영역 및 로직영역의 트랜지스터를 동시에 형성하는 데 상당한 어려움이 있었다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 게이트폴리실리콘층을 기존의 디램보다 2배 정도로 전면에 증착한 후에 마스크패턴을 사용하여 폴리실리콘층을 패터닝하는 작업, LDD이온주입, 스페이서막 증착, 소오스 /드레인이온주입 공정등을 거친 후에 게이트전극과 소오스/드레인영역 상에 선택적으로 텡스텐을 증착하여 디램영역과 로직영역의 트랜지스터를 동시에 형성하므로 MML반도체장치의 공정의 최적화를 달성하는 것이 목적이다.
도 1 내지 도 6은 본 발명에 따른 MML반도체소자의 게이트전극 형성방법을 순차적으로 보인 도면이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 20 : 필드산화막
30 : 게이트산화막 40 : 폴리실리콘층
50 : LDD영역 60 : 스페이서막
70 : 금속나이트라이드막 80 : 금속게이트층
80a : 저항감소층
이러한 목적은 디램영역 및 로직영역으로 구분되는 MML반도체장치에 있어서, 소정의 소자구조를 갖는 디램영역 및 로직영역의 반도체기판 상에 게이트산화막 및 폴리실리콘층을 적층한 후, 폴리실리콘층 상에 이온을 주입하는 단계와; 상기 결과물 상에 감광막을 적층하고 패터닝하여 폴리게이트를 형성하는 단계와; 상기 폴리게이트 사이의 반도체기판에 LDD이온을 주입하여 LDD영역을 형성하는 단계와; 상기 폴리게이트의 측면에 산화막을 증착하여 식각으로 스페이서막을 형성하는 단계와; 상기 폴리게이트 사이로 LDD영역에 이온을 주입하여 소오스/드레인영역을 형성하는단계와; 상기 결과물 상에 금속나이트라이드막을 적층한 후 마스킹 식각으로 폴리게이트 상에만 텅스텐나이트라이드막을 잔류하는 단계와; 상기 텡스텐나이트라이드막 및 소오스/드레인영역의 반도체기판 상에 텅스텐을 적층하여 텡스텐게이트층 및 저항감소층을 형성하는 단계를 포함하여 이루어진 MML반도체소자의 게이트전극 형성방법을 제공함으로써 달성된다.
상기 디램(DRAM)영역 및 로직(LOGIC)영역에서, 게이트산화막 상에 증착되는 폴리실리콘층의 두께를 종래에 비하여 2배 정도로 증착하도록 한다.
그리고, 상기 소오스/드레인영역에 주입된 이온을 활성화 하기 위하여 급속열처리공정(RTP; Rapid Thermal Process)을 더 진행하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 1 내지 도 6은 본 발명에 따른 MML반도체소자의 게이트전극 형성방법을 순차적으로 보인 도면이다.
본 발명에 따른 제조방법을 살펴 보면, 도 1에 도시된 바와 같이, 디램영역 및 로직영역으로 구분되는 MML반도체장치에 있어서, 반도체기판(10)상에 소자분리막 형성공정을 진행하여 필드산화막(20)을 형성힌다.
그리고, 소정의 소자구조를 갖는 갖는 디램영역 및 로직영역의 반도체기판 (10)상에 게이트산화막(30) 및 폴리실리콘층(40)을 적층한 후, 폴리실리콘층(40) 상에 이온을 주입하도록 한다.
이 때, 상기 폴리실리콘층(40)의 적층 두께는 종래에 비하여 2배의 두께로적층하도록 한다. 그 이유는 폴리실리콘층(40)에 이온을 주입할 때, 게이트산화막 (30)으로 보론이온의 침투를 방지하기 위해서 이다.
그리고, 도 2에 도시된 바와 같이, 상기 결과물 상에 감광막을 적층하고 패터닝하여 폴리게이트를 형성한 후, 상기 폴리게이트 사이의 반도체기판(10)상에 보론(Boron) 혹은 포스포러스(Phosphrus)이온을 주입하여 LDD영역(Lightly Doped Drain)(50)을 형성하도록 한다.
도 3에 도시된 바와 같이, 상기 폴리게이트상에 산화막을 증착하여 블랭킷(식각(Blancket Etch)으로 스페이서막(60)을 형성하도록 한다.
그리고, 상기 폴리게이트 사이로 LDD영역(50)에 이온을 주입하여 소오스/드레인영역(65)을 형성하도록 한다.
상기 소오스/드레인영역(65)에 주입된 이온을 활성화 하기기 위하여 급속열처리공정을 더 진행하는 것이 바람직하다.
도 4 및 도 5에 도시된 바와 같이, 상기 결과물 상에 결과물 상에 텅스텐나이트라이드막(70)을 적층한 후 마스킹 식각으로 폴리게이트 상에만 텅스텐나이트라이드막(70)을 잔류하도록 한다.
상기 텅스텐나이트라이드막(70)의 역할은, 상기 폴리실리콘층(40)과 그 위에 증착되는 텅스텐게이트층(80)사이의 열적인 반응을 억제하기 위한 것이다.
도 6에 도시된 바와 같이, 상기 텡스텐나이트라이드막(70) 및 소오스/드레인영역(65)의 반도체기판(10) 상에 텅스텐을 적층하여 게이트전극의 역할을 하는 텅스텐게이트층(80) 및 저항감소층(80a)을 형성하도록 한다.
상기 반도체기판(10)상에 적층되는 저항감소층(80a)은, 소오스/드레인영역 (65)의 표면저항을 감소하는 역할을 하게 된다.
상기한 바와 같이, 본 발명에 따른 MML반도체소자의 게이트전극 형성방법을 이용하게 되면, 게이트폴리싱이콘층을 기존의 디램보다 2배 정도로 전면에 증착한 후에 마스크패턴을 사용하여 폴리실리콘층을 패터닝하는 작업, LDD이온주입, 스페이서막 증착, 소오스 /드레인이온주입 공정등을 거친 후에 게이트전극과 소오스/드레인영역 상에 선택적으로 텡스텐을 증착하여 디램영역과 로직영역의 트랜지스터를 동시에 형성하므로 MML반도체장치의 공정의 최적화를 달성하도록 하는 매우 유용하고 효과적인 발명이다.
또한, 로직부의 고성능 구현 및 디램부의 동작속도를 향상하도록 하는 두가지 측면의 목적을 게이트전극과 소오스/드레인영역의 상에 텡스텐을 증착하여 달성하도록 하는 장점을 지닌다.

Claims (2)

  1. 디램영역 및 로직영역으로 구분되는 MML반도체장치에 있어서,
    디램영역 및 로직영역을 갖는 반도체기판 상에 게이트산화막 및 폴리실리콘층을 적층한 후, 폴리실리콘층 상에 이온을 주입하는 단계와;
    상기 결과물 상에 감광막을 적층하고 패터닝하여 폴리게이트를 형성하는 단계와;
    상기 폴리게이트 사이의 반도체기판에 LDD이온을 주입하여 LDD영역을 형성하는 단계와;
    상기 폴리게이트의 측면에 산화막을 증착하여 식각으로 스페이서막을 형성하는 단계와;
    상기 LDD영역에 이온을 주입하여 소오스/드레인영역을 형성하는 단계와;
    상기 결과물 상에 텅스텐나이트라이드막을 적층한 후, 마스킹 식각으로 폴리게이트 상에만 텅스텐나이트라이드막을 잔류하는 단계와;
    상기 텅스텐나이트라이드막 및 소오스/드레인영역의 반도체기판 상에 선택적으로 텅스텐을 증착하여 텅스텐게이트층 및 저항감소층을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 MML반도체소자의 게이트전극 형성방법.
  2. 제 1 항에 있어서, 상기 소오스/드레인영역에 주입된 이온을 활성화 하기 위하여 급속열처리공정을 더 진행하는 것을 특징으로 하는 MML반도체소자의 게이트전극 형성방법.
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