JP2003243539A - フラットセルマスクｒｏｍ装置の製造方法 - Google Patents

フラットセルマスクｒｏｍ装置の製造方法

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JP2003243539A JP2003021856A JP2003021856A JP2003243539A JP 2003243539 A JP2003243539 A JP 2003243539A JP 2003021856 A JP2003021856 A JP 2003021856A JP 2003021856 A JP2003021856 A JP 2003021856A JP 2003243539 A JP2003243539 A JP 2003243539A
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Abstract

(57)【要約】 【課題】 マスクＲＯＭ装置の製造方法を提供する。 【解決手段】 本発明は半導体基板１００上に順次に積
層された第１ゲート絶縁膜パターン１１５及びマスクパ
ターンを形成した後に、半導体基板１００に不純物領域
１４０を形成する段階を含む。以後、マスクパターンを
除去することによって、第１ゲート絶縁膜パターン１１
５を露出させ、その結果物の全面に第２ゲート絶縁膜２
００、２０５を形成する。この時に、マスクパターンは
順次に積層された反射防止膜パターン１２５及びフォト
レジストパターン１３０で形成することが望ましい。反
射防止膜パターン１２５はフォトレジストパターン１３
０に対して低いエッチング選択性を有する物質膜で形成
することが望ましい。このために、反射防止膜パターン
１２５はハイドロカーボン系化合物を含む有機物質で形
成することが望ましい。また、マスクパターンを除去す
る段階は、第１ゲート絶縁膜パターン１１５に対して選
択比を有するエッチングレシピを使用して実施すること
が望ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関するものであり、特にフラットセルマスクＲＯＭ
装置の製造方法に関するものである。
【０００２】
【従来の技術】マスクＲＯＭ（Ｍａｓｋ ＲＯＭ）はＮ
ＡＮＤ型ＲＯＭとＮＯＲ型ＲＯＭに区分することができ
る。前記ＮＡＮＤ型ＲＯＭは、動作スピードが遅いとい
う短所を有する一方、単位セル面積が小さくて高集積化
に有利という長所を有する。一方、前記ＮＯＲ型ＲＯＭ
は、動作スピードが優れているという長所を有するが、
単位セル面積が大きいので、高集積化に不利という短所
を有する。これによって、ＮＯＲ型ＲＯＭが有する速い
動作スピードの長所を有しつつ、ＮＡＮＤ型ＲＯＭが有
する小さいセル面積の長所も共に有するフラットＮＯＲ
型ＲＯＭ（ｆｌａｔ ＮＯＲ−ｔｙｐｅ ＲＯＭｓ）構
造が提案されている。このフラットＮＯＲ型ＲＯＭは、
単位セル内に素子分離膜及びコンタクトを備えておら
ず、半導体基板に形成される埋没不純物領域をビットラ
インに使用することを特徴とするマスクＲＯＭの一類型
である。
【０００３】図１乃至図３は従来の技術によるフラット
ＮＯＲ型半導体装置の製造方法を説明するための工程断
面図である。
【０００４】図１を参照すれば、半導体基板１０上にバ
ッファ酸化膜２０、反射防止膜３０及びフォトレジスト
膜を順次に形成する。通常のフォトリソグラフィ工程を
使用して前記フォトレジスト膜をパターニングすること
によって、所定の領域で前記反射防止膜３０の上部面を
露出させるフォトレジストパターン４０を形成する。こ
の時に、前記反射防止膜３０は前記フォトレジストパタ
ーン４０形成のためのフォトリソグラフィ工程の便宜の
ための物質膜として、一般的にシリコン酸化窒化物（Ｓ
ｉＯＮ）で形成する。
【０００５】以後、前記フォトレジストパターン４０を
イオン注入マスクとして使用したイオン注入工程を実施
することによって、前記半導体基板１０に不純物領域５
０を形成する。前記イオン注入工程は、前記反射防止膜
３０及び前記バッファ酸化膜２０を貫通して前記半導体
基板１０にヒ素（Ａｓ）イオンを注入する工程である。
この時に、前記ヒ素イオンの運動エネルギーにより、前
記半導体基板１０のシリコン原子が格子構造から外れる
ことによって、前記不純物領域５０は格子欠陥を有す
る。
【０００６】図２を参照すれば、前記不純物領域５０を
形成した後に、前記フォトレジストパターン４０を除去
して前記反射防止膜３０を露出させる。以後、燐酸（Ｈ
2ＰＯ4）を含むエッチング液を使用して、前記露出され
た反射防止膜３０を除去する。
【０００７】ところで、燐酸を使用する前記反射防止膜
３０エッチング工程は、その下部の前記バッファ酸化膜
２０にエッチング損傷、すなわち、その厚さの偏差を増
加させると同時に、物理的／電気的特性の劣化を誘発す
る。これによって、前記バッファ酸化膜２０はトランジ
スタのゲート絶縁膜で使用できず、通常的にフッ酸を含
むエッチング液を通じて除去される。その結果、図示し
たように、前記半導体基板１０の上部面の全体が露出さ
れる。
【０００８】図３を参照すれば、前記バッファ酸化膜２
０が除去された半導体基板の全面に、ゲート絶縁膜６
０、６５を形成する。前記ゲート絶縁膜６０、６５はＭ
ＯＳトランジスタの特性を決める重要な物質膜として、
その優れた特性の確保のためには熱工程を通じて形成す
ることが望ましい。
【０００９】前記熱工程は、一般的に、大略８５０℃の
温度で実施する。しかし、このような高温で実施される
熱工程は前記不純物領域５０に含まれた不純物の拡散を
誘発する。これによって、前記不純物領域５０内に含ま
れた不純物が拡散して、前記不純物領域５０はさらに広
い幅及びさらに深い深さを有する埋没不純物領域５５を
形成する。前記埋没不純物領域５５はフラットＮＯＲ型
ＲＯＭのソース／ドレイン及びこれらソース／ドレイン
を連結する配線の役割を果たす。
【００１０】一方、ＭＯＳトランジスタが安定した特性
を有するためには、前記ゲート絶縁膜６０、６５は所定
の厚さｔox以上に形成されなければならない。ところ
で、図２で説明したように、前記反射防止膜３０の除去
工程で前記バッファ酸化膜２０が除去されることによっ
て、前記半導体基板１０の上部面は完全に露出される。
これによって、前記ゲート絶縁膜６０を前記ｔoxの厚さ
で形成するための熱工程の工程時間が増加して、前記不
純物領域５０に含まれた不純物Ａｓの拡散現象が深化す
る。また、前記不純物領域５０の上部面が露出される場
合に、その内に含まれた不純物の水平的拡散はさらに活
発に行われる。このような原因により、従来の技術は前
記埋没不純物領域５５の間の距離ｌ1が近くなるショー
トチャネル効果（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆ
ｅｃｔ）が容易に発生してしまうという問題点を有す
る。前記ショートチャネル効果は、半導体装置の高集積
化を妨害する重要問題点として作用する。
【００１１】前記熱工程において、格子欠陥を有する前
記不純物領域５０は、そうではない領域より容易に、速
い酸化反応を起こる。これによって、前記不純物領域５
０上に形成されるゲート絶縁膜６５は不純物が注入され
ない領域でのゲート絶縁膜６０より厚い厚さを有する。
【００１２】これに加えて、前記ゲート絶縁膜６０、６
５を含む半導体基板上には、多結晶シリコンを含む導電
膜で構成されたゲート電極７０が形成される。前記ゲー
ト電極７０は前記埋没不純物領域５５を横切るように形
成することが望ましい。
【００１３】
【発明が解決しようとする課題】本発明の課題は、高集
積化に適するように、ショートチャネル効果を予防する
ことができるマスクＲＯＭ装置の製造方法を提供するこ
とにある。
【００１４】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明は、第１ゲート絶縁膜パターンを形成した
後に、不純物領域及び第２ゲート絶縁膜を順次に形成す
る段階を含むマスクＲＯＭ装置の製造方法を提供する。
この方法は、半導体基板上に順次に積層されて前記半導
体基板の所定の領域を露出させる第１ゲート絶縁膜パタ
ーン及びマスクパターンを形成し、前記露出された半導
体基板に不純物領域を形成した後に、前記マスクパター
ンを除去することによって、前記第１ゲート絶縁膜パタ
ーンを露出させる段階を含む。以後、前記第１ゲート絶
縁膜パターンが露出された半導体基板の全面に、第２ゲ
ート絶縁膜を形成する。
【００１５】前記マスクパターンは順次に積層された反
射防止膜パターン及びフォトレジストパターンで形成す
ることが望ましい。この時に、前記反射防止膜パターン
はフォトレジストパターンを除去する工程において、追
加的なエッチング工程なしに除去されることができるよ
うに、前記フォトレジストパターンに対して低いエッチ
ング選択性を有する物質膜で形成することが望ましい。
このために、前記反射防止膜パターンは、ハイドロカー
ボン系化合物を含む有機物質で形成することが望まし
い。
【００１６】また、前記マスクパターンを除去する段階
は、前記第１ゲート絶縁膜パターンに対して選択比を有
するエッチングレシピを使用して実施することが望まし
い。
【００１７】望ましくは、前記第１ゲート絶縁膜パター
ンは１０乃至２００Åの厚さで形成し、前記第２ゲート
絶縁膜は１０乃至３００Åの厚さで形成する。特に、前
記第２ゲート絶縁膜は熱酸化工程を使用して形成するこ
とが望ましいが、前記不純物領域上では、前記第１ゲー
ト絶縁膜パターンの上部より厚い厚さを有することもで
きる。前記不純物領域は少なくとも１０18ａｔｏｍｓ／
ｃｍ3の不純物濃度を有するように形成することが望ま
しい。
【００１８】
【発明の実施の形態】以下、添付した図を参照して、本
発明の望ましい実施形態を詳細に説明する。しかし、本
発明はここで説明する実施形態に限定されず、他の形態
で具体化することもできる。むしろ、ここで紹介する実
施形態は、開示された内容を具体的に完全にするため
に、そして当業者に本発明の思想を十分に伝達するため
に提供されることである。図面において、層及び領域の
厚さは明確性のために誇張されている。また、層が他の
層、または基板の上にあると言及される場合には、基板
上に直接形成されることができ、またはそれらの間に第
３の層が介在することができるものも示す。
【００１９】図４乃至図７は本発明の望ましい実施形態
によるマスクＲＯＭ半導体装置の製造方法を説明するた
めの工程断面図である。
【００２０】図４を参照すれば、半導体基板１００の所
定の領域に素子分離膜（図示せず）を形成する。前記素
子分離膜を含む半導体基板の全面に、第１ゲート絶縁膜
１１０、反射防止膜１２０及びフォトレジスト膜（図示
せず）を順次に形成する。通常のフォトリソグラフィ工
程を通じて前記フォトレジスト膜をパターニングするこ
とによって、所定の領域で前記反射防止膜１２０を露出
させる複数の開口部１３５を有するフォトレジストパタ
ーン１３０を形成する。この時に、前記開口部１３５
は、後続工程において、フラットセルＲＯＭの埋没不純
物領域を定義する役割を果たす。これによって、前記開
口部１３５は互いに並行したライン形態であることが望
ましい。
【００２１】前記第１ゲート絶縁膜１１０は熱工程を通
じて形成されるシリコン酸化膜またはシリコン酸化窒化
膜であることが望ましい。前記第１ゲート絶縁膜１１０
をシリコン酸化膜で形成する場合に、前記熱工程は大略
８５０℃の温度で実施されることが望ましい。また、前
記第１ゲート絶縁膜１１０は前記反射防止膜１２０を除
去する後続工程でリセスされる（くぼみが作られる）厚
さを考慮して形成し、望ましくは大略１０乃至２００Å
の厚さで形成する。
【００２２】前記反射防止膜１２０は前記フォトレジス
トパターン１３０の除去工程において、追加的なエッチ
ング工程を実施せず、共にエッチンクされることができ
る物質膜で形成する。これに加えて、前記反射防止膜１
２０は前記第１ゲート絶縁膜１１０に対してエッチング
選択比を有する物質膜で形成することが望ましい。この
ために、前記反射防止膜１２０はハイドロカーボン系化
合物を含む有機物質であることが望ましい。従来の技術
では、前記反射防止膜としてシリコン酸化窒化膜を使用
することによって、パーチクル不良が発生する問題があ
る。しかし、有機物質を反射防止膜として使用する本発
明による場合には、従来の技術に比べてパーチクル不良
の問題を減少させる長所を有する。
【００２３】図５を参照すれば、前記フォトレジストパ
ターン１３０をエッチングマスクとして使用して、前記
反射防止膜１２０及び前記第１ゲート絶縁膜１１０を順
次にパターニングする。これによって、前記開口部１３
５の下部で前記半導体基板１００の上部面を露出させる
反射防止膜パターン１２５及び第１ゲート絶縁膜パター
ン１１５が形成される。以後、前記フォトレジストパタ
ーン１３０及び前記反射防止膜パターン１２５をマスク
パターンとして使用したイオン注入工程を実施して、前
記露出された半導体基板１００に不純物領域１４０を形
成する。
【００２４】前記反射防止膜パターン１２５及び前記第
１ゲート絶縁膜パターン１１５の形成のためのエッチン
グ工程は、異方性エッチングの方法で実施する。また、
前記第１ゲート絶縁膜パターン１１５の形成のためのエ
ッチング工程は前記半導体基板１００に選択比を有する
エッチングレシピを使用して実施する。
【００２５】前記不純物領域１４０の形成のためのイオ
ン注入工程はヒ素（Ａｓ）イオンを不純物として使用す
ることが望ましい。また、前記イオン注入工程は前記半
導体基板１００が露出された状態で実施されるので、イ
オン入射角が７°または１１°になるように実施して、
イオンチャネリングを最小化することが望ましい。これ
に加えて、前記不純物領域１４０はフラットセルマスク
ＲＯＭのソース／ドレイン及びこれを連結する配線の役
割を果たす。したがって、前記不純物領域１４０は低い
抵抗値を有することが要求され、このために、前記イオ
ン注入工程は少なくとも１０14ａｔｏｍｓ／ｃｍ2のド
ーズで不純物を注入することが望ましい。従来の技術で
説明したように、前記イオン注入工程により前記不純物
領域１４０のシリコン原子が格子構造から外れることに
よって、前記不純物領域１４０は格子欠陥を有する。
【００２６】このように、前記半導体基板１００が露出
された状態であるので、前記イオン注入工程はバッファ
膜を有する従来の技術に比べて低いエネルギーで実施さ
れることができる。これによって、注入される不純物が
運動エネルギーを喪失して停止するまで進行する経路の
長さは短くなり、シリコン原子との衝突による散乱現象
は最小化される。その結果、前記不純物領域の水平的拡
散によるショートチャネル効果は減少する。
【００２７】図６を参照すれば、前記フォトレジストパ
ターン１３０及び前記反射防止膜パターン１２５を除去
して、前記第１ゲート絶縁膜パターン１１５を露出させ
る。
【００２８】前記フォトレジストパターン１３０及び前
記反射防止膜パターン１２５を除去する工程は、前記第
１ゲート絶縁膜パターン１１５に対して選択性を有する
エッチングレシピを使用して実施して、前記フォトレジ
ストパターン１３０及び前記反射防止膜パターン１２５
を同時に除去することが望ましい。しかし、前記反射防
止膜パターン１２５の除去のためのエッチング工程は、
通常前記第１ゲート絶縁膜パターン１１５に対して完全
なエッチング選択性を有することができない。その結
果、前記第１ゲート絶縁膜パターン１１５は前記反射防
止膜パターン１２５の除去のためのエッチング工程にお
いて、一部リセスされる。これに加えて、前記反射防止
膜パターン１２５の除去の後に、その結果物に対して洗
浄工程を実施することが望ましいが、このような洗浄工
程によっても前記第１ゲート絶縁膜パターン１１５はリ
セスされる。図４で説明したように、前記第１ゲート絶
縁膜パターン１１５は前記リセスによる厚さの減少を考
慮して、その積層の厚さを決めることが望ましい。
【００２９】図７を参照すれば、前記第１ゲート絶縁膜
パターン１１５が露出された半導体基板の全面に、第２
ゲート絶縁膜２００、２０５を形成する。前記第２ゲー
ト絶縁膜２００、２０５は熱酸化工程を通じて形成され
るシリコン酸化膜またはシリコン酸化窒化膜で形成する
ことが望ましい。
【００３０】前記熱酸化工程により、格子欠陥を有する
前記不純物領域１４０の上部の前記第２ゲート絶縁膜２
０５は前記第１ゲート絶縁膜パターン１１５の上部の第
２ゲート絶縁膜２００より厚い厚さを有する。前記第２
ゲート絶縁膜２０５は１０乃至３００Åの厚さで形成す
ることが好ましい。
【００３１】また、前記第２ゲート絶縁膜２００、２０
５形成のための熱工程は前記不純物領域１４０の格子欠
陥を治癒すると同時に、そこに含まれた不純物の拡散を
誘発する。これによって、前記不純物領域１４０はさら
に広い幅とさらに深い深さを有し、前記第１ゲート絶縁
膜パターン１１５及び前記第２ゲート絶縁膜２００、２
０５により覆われた埋没不純物領域１４５を形成する。
先の説明のように、前記埋没不純物領域１４５はフラッ
トセルマスクＲＯＭのソース／ドレイン及びこれらを連
結する配線の役割を果たす。
【００３２】一方、本発明によれば、前記埋没不純物領
域１４５の形成のための熱工程は前記第１ゲート絶縁膜
パターン１１５が前記半導体基板１００を覆った状態で
実施される。これによって、前記半導体基板１００が露
出された場合に実施される熱工程により、前記不純物領
域１４０に含まれた不純物の過度な水平的拡散を防止す
ることができる。
【００３３】また、従来の技術では、露出された半導体
基板上に始めから新しいゲート絶縁膜を形成するので、
不純物拡散を誘発する前記熱工程の工程時間が増加する
問題を有する。しかし、本発明に従う場合に、ＭＯＳト
ランジスタのゲート絶縁膜が形成される領域には、もう
前記第１ゲート絶縁膜パターン１１５が形成された状態
である。これによって、前記熱工程の工程時間を減らす
ことができ、その結果、従来の技術のような不純物の過
度な拡散及びショートチャネル現象は最小化される。す
なわち、前記埋没不純物領域１４５の間の距離（チャネ
ルの長さ、１2 ）は従来の技術でのチャネルの長さｌ1よ
り長く形成される。
【００３４】前記第２ゲート絶縁膜２００、２０５が形
成された半導体基板の全面に、ゲート導電膜（図示せ
ず）を積層する。前記ゲート導電膜は順次に積層された
多結晶シリコン及びシリサイドからなる多層膜であるこ
とが望ましい。以後、前記ゲート導電膜をパターニング
して、前記第２ゲート絶縁膜２００、２０５の上部面を
露出させるゲート電極１５０を形成する。この時に、前
記ゲート電極１５０は前記埋没不純物領域１４５を横切
るようにパターニングされることが望ましい。以後、通
常の方法を使用して、前記ゲート電極１５０を含む半導
体基板上に、層間絶縁膜（図示せず）及び金属配線（図
示せず）をさらに形成する。
【００３５】図８は図４乃至図７で説明した方法により
製造されたフラットセルＲＯＭ半導体装置を示す斜視図
である。
【００３６】図８を参照すれば、半導体基板１００の所
定の領域に複数の埋没不純物領域１４５が配置される。
前記埋没不純物領域１４５は互いに並行に配置されるこ
とが望ましい。また、前記埋没不純物領域１４５は少な
くとも１０18ａｔｏｍｓ／ｃｍ3の不純物濃度を有する
ことが望ましい。不純物の種類はヒ素（Ａｓ）原子であ
ることが望ましい。これによって、前記埋没不純物領域
１４５は低抵抗を有するようになり、フラットセルＲＯ
Ｍのソース／ドレイン及びこれらを連結する配線の役割
を果たす。
【００３７】前記埋没不純物領域１４５を含む半導体基
板上には、前記埋没不純物領域１４０を横切る複数のゲ
ート電極１５０が配置される。この時に、前記ゲート電
極１５０は互いに並行に配置されることが望ましい。ま
た、前記ゲート電極１５０は各々多結晶シリコン及びシ
リサイドが順次に積層された多層膜であることが望まし
い。これに加えて、前記ゲート電極１５０上には反射防
止膜（図示せず）がさらに配置されることもできる。
【００３８】前記半導体基板１００及び前記反射防止膜
パターン１２５の間にはゲート絶縁膜が配置される。こ
の時に、前記ゲート絶縁膜は第１ゲート絶縁膜パターン
１１５及び第２ゲート絶縁膜２００、２０５で構成され
る。前記第１ゲート絶縁膜パターン１１５は前記埋没不
純物領域１４５の間の前記半導体基板１００を覆い、前
記第２ゲート絶縁膜２００、２０５は前記第１ゲート絶
縁膜パターン１１５及び前記埋没不純物領域１４５を覆
う。前記埋没不純物領域１４５を覆う前記第２ゲート絶
縁膜２０５は前記第１ゲート絶縁膜パターン１１５を覆
う前記第２ゲート絶縁膜２００に比べて厚い厚さを有す
る。前記第１ゲート絶縁膜パターン１１５及び前記第２
ゲート絶縁膜２００はシリコン酸化膜であることが望ま
しいが、シリコン酸化窒化膜であってもよい。
【００３９】
【発明の効果】本発明によれば、第１ゲート絶縁膜パタ
ーンを予め形成した後に、不純物領域及び第２ゲート絶
縁膜を順次に形成する。これによって、第２ゲート絶縁
膜の形成のための熱工程の工程時間を短縮することがで
きるので、不純物領域の拡張を最小化することができ
る。また、第２ゲート絶縁膜の形成のための熱工程の途
中、不純物領域に含まれた不純物が露出された半導体基
板に沿って過度に拡散される従来の技術の問題点は、半
導体基板を覆う第１ゲート絶縁膜パターンにより最小化
する。その結果、ショートチャネル効果を最小化し、高
集積化したフラットセルマスクＲＯＭを製造することが
できる。
【図面の簡単な説明】
【図１】 従来の技術によるマスクＲＯＭ半導体装置の
製造方法を説明するための工程断面図。
【図２】 従来の技術によるマスクＲＯＭ半導体装置の
製造方法を説明するための工程断面図。
【図３】 従来の技術によるマスクＲＯＭ半導体装置の
製造方法を説明するための工程断面図。
【図４】 本発明の望ましい実施形態によるマスクＲＯ
Ｍ半導体装置の製造方法を説明するための工程断面図。
【図５】 本発明の望ましい実施形態によるマスクＲＯ
Ｍ半導体装置の製造方法を説明するための工程断面図。
【図６】 本発明の望ましい実施形態によるマスクＲＯ
Ｍ半導体装置の製造方法を説明するための工程断面図。
【図７】 本発明の望ましい実施形態によるマスクＲＯ
Ｍ半導体装置の製造方法を説明するための工程断面図。
【図８】 本発明の望ましい実施形態によるマスクＲＯ
Ｍ半導体装置を示す斜視図。
【符号の説明】
１０、１００…半導体基板、 ２０…バッファ酸化膜、 ３０、１２０…反射防止膜、 ４０、１３０…フォトレジストパターン、 ５０、１４０…不純物領域、 ５５、１４５…埋没不純物領域、 ６０、６５…ゲート絶縁膜、 ７０、１５０…ゲート電極、 １１０…第１ゲート絶縁膜、 １１５…第１ゲート絶縁膜パターン、 １２５…反射防止膜パターン、 １３５…開口部、 ２００、２０５…第２ゲート絶縁膜。

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に順次に積層され、前記半
    導体基板の所定の領域を露出させる第１ゲート絶縁膜パ
    ターン及びマスクパターンを形成する段階と、 前記露出された半導体基板に不純物領域を形成する段階
    と、 前記マスクパターンを除去することによって、前記第１
    ゲート絶縁膜パターンを露出させる段階と、 前記第１ゲート絶縁膜パターンが露出された半導体基板
    の全面に第２ゲート絶縁膜を形成する段階とを含むこと
    を特徴とするフラットセルマスクＲＯＭ装置の製造方
    法。
  2. 【請求項２】 前記第１ゲート絶縁膜パターンは１０乃
    至２００Åの厚さで形成することを特徴とする請求項１
    に記載のフラットセルマスクＲＯＭ装置の製造方法。
  3. 【請求項３】 前記マスクパターンを除去する段階は、
    前記第１ゲート絶縁膜パターンに対して選択比を有する
    エッチングレシピを使用して実施することを特徴とする
    請求項１に記載のフラットセルマスクＲＯＭ装置の製造
    方法。
  4. 【請求項４】 前記マスクパターンは順次に積層された
    反射防止膜パターン及びフォトレジストパターンで形成
    することを特徴とする請求項１に記載のフラットセルマ
    スクＲＯＭ装置の製造方法。
  5. 【請求項５】 前記反射防止膜パターンはハイドロカー
    ボン系化合物を含む有機物質で形成することを特徴とす
    る請求項４に記載のフラットセルマスクＲＯＭ装置の製
    造方法。
  6. 【請求項６】 前記第２ゲート絶縁膜は熱酸化工程を使
    用して形成することを特徴とする請求項１に記載のフラ
    ットセルマスクＲＯＭ装置の製造方法。
  7. 【請求項７】 前記第２ゲート絶縁膜は１０乃至３００
    Åの厚さで形成することを特徴とする請求項１に記載の
    フラットセルマスクＲＯＭ装置の製造方法。
  8. 【請求項８】 半導体基板上に第１ゲート絶縁膜、反射
    防止膜及びフォトレジストパターンを順次に形成する段
    階と、 前記フォトレジストパターンをエッチングマスクとして
    使用して前記反射防止膜及び前記第１ゲート絶縁膜を順
    次にエッチングすることによって、前記半導体基板の所
    定の領域を露出させる第１ゲート絶縁膜パターン及び反
    射防止膜パターンを形成する段階と、 前記フォトレジストパターンをイオン注入マスクとして
    使用したイオン注入工程を実施して、前記露出された半
    導体基板に不純物領域を形成する段階と、 前記不純物領域を形成した後に、前記フォトレジストパ
    ターン及び前記反射防止膜パターンを除去して前記第１
    ゲート絶縁膜パターンを露出させる段階と、 前記露出された第１ゲート絶縁膜パターンを含む半導体
    基板の全面に、第２ゲート絶縁膜を形成する段階とを含
    むことを特徴とするフラットセルマスクＲＯＭ装置の製
    造方法。
  9. 【請求項９】 前記第１ゲート絶縁膜は前記半導体基板
    を熱酸化させる方法で形成することを特徴とする請求項
    ８に記載のフラットセルマスクＲＯＭ装置の製造方法。
  10. 【請求項１０】 前記第１ゲート絶縁膜は１０乃至２０
    ０Åの厚さで形成することを特徴とする請求項８に記載
    のフラットセルマスクＲＯＭ装置の製造方法。
  11. 【請求項１１】 前記反射防止膜は前記フォトレジスト
    パターンを除去するエッチング工程に対して、低いエッ
    チング選択性を有する物質膜で形成することを特徴とす
    る請求項８に記載のフラットセルマスクＲＯＭ装置の製
    造方法。
  12. 【請求項１２】 前記反射防止膜はハイドロカーボン系
    化合物を含む有機物質で形成することを特徴とする請求
    項８に記載のフラットセルマスクＲＯＭ装置の製造方
    法。
  13. 【請求項１３】 前記第１ゲート絶縁膜パターンを形成
    する段階は、前記半導体基板に対して選択比を有するエ
    ッチングレシピを使用してエッチングすることを特徴と
    する請求項８に記載のフラットセルマスクＲＯＭ装置の
    製造方法。
  14. 【請求項１４】 前記不純物領域は少なくとも１０18ａ
    ｔｏｍｓ／ｃｍ3の不純物濃度を有するように形成する
    ことを特徴とする請求項８に記載のフラットセルマスク
    ＲＯＭ装置の製造方法。
  15. 【請求項１５】 前記フォトレジストパターン及び前記
    反射防止膜パターンを除去する段階は、前記反射防止膜
    パターンと前記フォトレジストパターンを同時に除去す
    ることを特徴とする請求項８に記載のフラットセルマス
    クＲＯＭ装置の製造方法。
  16. 【請求項１６】 前記フォトレジストパターン及び前記
    反射防止膜パターンを除去する段階は、前記第１ゲート
    絶縁膜パターンに対して選択性を有するエッチングレシ
    ピを使用して実施することを特徴とする請求項８に記載
    のフラットセルマスクＲＯＭ装置の製造方法。
  17. 【請求項１７】 前記第２ゲート絶縁膜を形成する段階
    は、前記第１ゲート絶縁膜パターンが露出された半導体
    基板を熱酸化させる方法で実施することを特徴とする請
    求項８に記載のフラットセルマスクＲＯＭ装置の製造方
    法。
  18. 【請求項１８】 前記第２ゲート絶縁膜は前記第１ゲー
    ト絶縁膜パターンの上部より前記不純物領域上にさらに
    厚く形成されることを特徴とする請求項８に記載のフラ
    ットセルマスクＲＯＭ装置の製造方法。
  19. 【請求項１９】 前記第２ゲート絶縁膜は１０乃至３０
    ０Åの厚さで形成することを特徴とする請求項８に記載
    のフラットセルマスクＲＯＭ装置の製造方法。
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