JP2000208648A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリ素子の微細化に対応しつつ、層間絶縁
膜容量の低下の抑制及び基板掘れの防止を達成する。 【解決手段】 （ａ）半導体基板２上に、ＬＯＣＯＳ酸
化膜２０、ゲート酸化膜８を介して、フローティングゲ
ート１０用のポリシリコン膜を１０ａ形成し、さらにそ
の上に耐酸化性膜としてシリコン窒化膜３８を形成し、
フローティングゲート分離領域２６におけるポリシリコ
ン膜１０ａ及びシリコン窒化膜３８を除去して、帯状の
溝パターン２８形成する。（ｂ）溝パターン２８にイオ
ン注入を行ない、不純物拡散領域３０を形成する。
（ｃ）熱酸化処理により、不純物拡散領域３０上に膜厚
の厚いシリコン酸化膜３２を形成する。（ｄ）シリコン
窒化膜３８を除去した後、ポリシリコン膜１０ａ上にシ
リコン酸化膜１２、シリコン窒化膜１４及びシリコン酸
化膜１６からなるＯＮＯ膜を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関するものであり、特にソース・ドレイン拡
散領域のうち少なくとも一方の不純物拡散領域を配線層
として用い、少なくとも２層のポリシリコンゲート構造
を有する不揮発性半導体記憶装置の製造方法に関するも
のである。

【０００２】

【従来の技術】従来、２層ポリシリコンゲート構造を有
する種々の不揮発性半導体記憶装置が開発されており、
それらの不揮発性半導体記憶装置の一種にフローティン
グゲート型の不揮発性メモリ素子がある。フローティン
グゲート型の不揮発性メモリ素子では、絶縁体で囲まれ
たフローティングゲート中に電荷を保持し、コントロー
ルゲートにバイアスをかけたときにソース・ドレイン拡
散領域間にチャネルが形成される閾値電圧が、フローテ
ィングゲート中の電荷量により変化することを利用して
データの記憶を行なっている。

【０００３】最も一般的に知られているのが、図１に示
す、いわゆるＥＴＯＸ型（ＮＯＲ型とも呼ばれる）と呼
ばれるものである。同図（Ａ）はメモリ素子アレイの上
面図、（Ｂ）は（Ａ）におけるＺ−Ｚ’線位置での断面
図である。ＥＴＯＸ型では、半導体基板２に形成された
ソース４とドレイン６の間のチャネル形成領域上に、ゲ
ート酸化膜８を介してフローティングゲート１０が形成
され、さらにその上にシリコン酸化膜１２、シリコン窒
化膜１４、シリコン酸化膜１６により構成されるＯＮＯ
膜からなる層間絶縁膜が形成され、さらにその上にコン
トロールゲート１８が形成されている。

【０００４】各メモリ素子はＬＯＣＯＳ酸化膜（素子分
離領域）２０で素子分離され、ソース４はチャネル幅方
向に連続する不純物拡散領域（ソースライン）で連結さ
れて共通電位になっている。コントロールゲート１８は
ソース４と平行に帯状に延び、この方向のメモリ素子で
共通になっていて、ワードラインを構成している。ま
た、ドレイン６はワードラインと直交する帯状の金属電
極（これをビットラインと呼ぶ）にコンタクトホール２
２を介して連結される。そのようにアレイ状に並べられ
たメモリ素子のうちの特定のメモリ素子の選択は、コン
トロールゲート１８からなるワードラインとドレイン６
が連結されたビットラインをマトリックス選択すること
により行なわれる。

【０００５】データの書込は、チャネルに電流を流した
時にチャネルのドレイン６側で発生したホットエレクト
ロンをフローティングゲート１０に注入することにより
行なう。また、データの消去は、フローティングゲート
１０とソース４の間に高電界をかけたときにゲート酸化
膜８中をトンネルして流れる電流（ＦＮ電流）により、
ソース４に電子を引き抜くことにより行なう。そして、
読出しは、コントロールゲート１８にバイアスをかけた
ときにソース４からチャネルを経てドレイン６に電子が
移動するか否かを識別することによって行なう。

【０００６】少なくとも２層のポリシリコンゲート構造
を有する不揮発性半導体記憶装置の製造工程では、コン
トロールゲートを形成するためにコントロールゲート用
のポリシリコン層をパターニングし、そのパターンをマ
スクにしてフローティングゲート用のポリシリコン層を
パターニングする際、フローティングゲート分離領域で
基板掘れが発生し、不純物拡散領域の電気抵抗がばらつ
くという不具合が生じるという問題があった。このよう
な問題を解決するために、基板掘れを防止する製造方法
が提案されている。図２及び図３は、従来の製造方法の
一例（従来技術１）を表す工程断面図である。（ａ）〜
（ｆ）は、図１（Ａ）におけるＸ−Ｘ’線位置とＹ−
Ｙ’線位置での工程断面図をそれぞれ表す。図１から図
３を参照して説明する。

【０００７】まず、（ａ）に示すように、半導体基板２
上に、公知の方法でＬＯＣＯＳ酸化膜２０及びゲート酸
化膜８を形成し、それらの上にフローティングゲート１
０用のポリシリコン膜１０ａ、ＯＮＯ膜を構成するシリ
コン酸化膜１２及びシリコン窒化膜１４を堆積した後、
フォトレジスト２４をマスクとして用いる写真製版技術
及びエッチング技術により、隣接するフローティングゲ
ート１０を分離するためのフローティングゲート分離領
域２６に位置するポリシリコン膜１０ａ、シリコン酸化
膜１２及びシリコン窒化膜１４を除去して帯状の溝パタ
ーン２８を形成する。

【０００８】次に、フォトレジスト２４をマスクとして
そのまま用いて、溝パターン２８内に露出したゲート酸
化膜８を介して半導体基板２にイオン注入を行ない、後
にソース４の一部を構成する不純物拡散領域３０を形成
する。その後、フォトレジスト２４を除去することによ
り、（ｂ）の状態になる。溝パターン２８内にＬＯＣＯ
Ｓ酸化膜２０が露出した領域では、イオン注入が施され
てもイオンが半導体基板２に到達せず、不純物拡散領域
は形成されない。

【０００９】次に、熱酸化処理を施すことによって、
（ｃ）に示すように、シリコン窒化膜１４上にシリコン
酸化膜１６を形成してポリシリコン膜１０ａ上にＯＮＯ
膜を形成するとともに、不純物拡散領域３０上に増速酸
化により厚いシリコン酸化膜３２を形成し、溝パターン
２８内に露出したポリシリコン膜１０ａの側壁にシリコ
ン酸化膜３４を形成する。このとき、ポリシリコン膜１
０ａとシリコン窒化膜１４との間に、シリコン酸化膜１
２を介して酸化種が侵入するため、シリコン酸化膜３４
はバーズビークを形成する。シリコン酸化膜３２は、後
述のシリコン酸化膜１６、シリコン窒化膜１４、シリコ
ン酸化膜１２及びフローティングゲート用のポリシリコ
ン膜１０ａをエッチングする時に、フローティングゲー
ト分離領域２６において半導体基板２が露出しないよう
に厚みを大きくして形成されている。

【００１０】次に、（ｄ）に示すように、半導体基板２
上にコントロールゲート１８用のポリシリコン膜１８ａ
を堆積する。次に、写真製版技術とエッチング技術によ
り、ポリシリコン膜１８ａをパターニングしてコントロ
ールゲート１８を形成し、さらに同じフォトレジストを
用いて、シリコン酸化膜１６、シリコン窒化膜１４、シ
リコン酸化膜１２及びポリシリコン膜１０ａをエッチン
グしてフローティングゲート１０を形成し、（ｅ）の状
態になる。シリコン酸化膜１２，１６のエッチング時に
シリコン酸化膜３２の一部もエッチングされるが、シリ
コン酸化膜３２は厚く形成されているので不純物拡散領
域３０が露出することはなく、ポリシリコン膜１０ａの
エッチング時における不純物拡散領域３０のエッチング
が防止されている。

【００１１】その後、写真製版技術により所望のフォト
レジストパターンを形成し、露出したゲート酸化膜８を
介してイオン注入を行ない、ソース４及びドレイン６を
形成する。フローティングゲート分離領域２６にはシリ
コン酸化膜３２が存在するので、フローティングゲート
分離領域２６のシリコン基板２への新たなイオン注入は
阻止されるが、不純物拡散領域３０が形成されているの
で、ソース４は帯状に形成される。

【００１２】フローティングゲート形成時における基板
掘れを防止する他の従来例として、特開平５−１３７７
０号公報（従来技術２）に開示されている方法がある。
図４は、従来技術２を表す工程断面図である。従来技術
２のメモリ素子アレイは図１（Ａ）のものと同じであ
る。図４（ａ）〜（ｄ）は、図１（Ａ）におけるＸ−
Ｘ’線位置とＹ−Ｙ’線位置での工程断面図をそれぞれ
表す。図１及び図４を用いて従来技術２を説明する。

【００１３】まず、（ａ）に示すように、半導体基板２
上に、公知の方法でＬＯＣＯＳ酸化膜２０及びゲート酸
化膜８を形成し、それらの上にフローティングゲート１
０用のポリシリコン膜１０ａを堆積し、フォトレジスト
２４をマスクとして用いる写真製版技術及びエッチング
技術により、フローティングゲート分離領域２６に位置
するポリシリコン膜１０ａを除去して帯状の溝パターン
２８を形成する。次に、フォトレジスト２４をマスクと
してそのまま用いて、溝パターン２８内に露出したゲー
ト酸化膜８を介して半導体基板２にイオン注入を行な
い、不純物拡散領域３０を形成する。その後、フォトレ
ジスト２４を除去することにより、（ｂ）の状態にな
る。

【００１４】次に、（ｃ）に示すように、熱酸化処理を
施すことによって、ポリシリコン膜１０ａ上にシリコン
酸化膜１１を形成するとともに、不純物拡散領域３０上
に増速酸化により厚いシリコン酸化膜１３を形成する。
さらにそれらのシリコン酸化膜１１，１３上に、コント
ロールゲート１８用のポリシリコン膜１８ａを堆積す
る。

【００１５】写真製版技術とエッチング技術により、ポ
リシリコン膜１８ａをパターニングしてコントロールゲ
ート１８を形成し、さらに同じフォトレジストを用い
て、シリコン酸化膜１１及びポリシリコン膜１０ａをエ
ッチングしてフローティングゲート１０を形成し、
（ｄ）の状態になる。シリコン酸化膜１１のエッチング
時にシリコン酸化膜１３の一部もエッチングされるが、
シリコン酸化膜１３は厚く形成されているので、不純物
拡散領域３０の露出及びエッチングが防止されている。
その後、ソース４及びドレイン６を形成する。

【００１６】フローティングゲート形成時における基板
掘れを防止するさらに他の従来例として、特開平９−１
８６３０４号公報（従来技術３）に開示されている方法
がある。図５は、従来技術３のメモリ素子アレイを表す
上面図である。従来技術３では、隣接するフローティン
グゲート１０を分離するフローティングゲート分離領域
３６をＬＯＣＯＳ酸化膜２０上のみに設定し、フローテ
ィングゲート１０を形成する時に、ソース４領域上及び
ドレイン６領域上にフローティングゲート１０用のポリ
シリコン膜を存在させておくことにより、基板掘れを防
止している。

【００１７】

【発明が解決しようとする課題】従来技術１では、図２
（ｃ）の工程において、フローティングゲート１０用の
ポリシリコン膜１０ａとシリコン窒化膜１４との間に、
シリコン酸化膜１２を介して酸化種が侵入して、バーズ
ビーク形状のシリコン酸化膜３４が形成されるため、フ
ローティングゲート１０、コントロールゲート１８間の
ＯＮＯ膜について、メモリ素子の書込み動作及び消去動
作に実効的な厚みの面積が減少している。これは、メモ
リ素子の微細化を妨げるばかりでなく、フローティング
ゲート１０、コントロールゲート１８間の容量の低下に
より書込み・消去特性を劣化させる。一方、書込み・消
去特性を維持するために、図２（ｃ）の工程において、
熱酸化処理時間を短くしてバーズビークの長さを抑制す
ると、シリコン酸化膜３２の膜厚が薄くなり、図３
（ｅ）の工程において、基板掘れが発生する虞が生じ
る。このように従来技術１では、メモリ素子の書込み・
消去特性の維持と基板掘れを両立させることが難しいと
いう問題があった。

【００１８】従来技術２では、図４（ｃ）の工程におい
て、ＯＮＯ膜を構成するシリコン酸化膜１２とシリコン
酸化膜３２の膜厚の比は、増速酸化条件によって決定さ
れるので、ＯＮＯ膜の薄膜化による書込み・消去特性の
向上と基板掘れを両立させることが難しいという問題が
あった。従来技術３では、フローティングゲート分離領
域３６をＬＯＣＯＳ酸化膜２０の内側で、かつフローテ
ィングゲート１０のパターンを完全に分断するように余
裕を持たせて設定しなければならないという制約があ
り、その制約がメモリ素子の微細化の妨げになるという
不具合があった。

【００１９】そこで本発明は、少なくとも２層のポリシ
リコンゲート構造を有する不揮発性半導体記憶装置の製
造方法において、メモリ素子の微細化に対応しつつ、フ
ローティングゲート、コントロールゲート間容量の低下
の抑制及び基板掘れの防止を達成することを目的とする
ものである。

【００２０】

【課題を解決するための手段】本発明による不揮発性半
導体記憶装置の製造方法は、以下の工程（ａ）から
（ｆ）を含むものである。 （ａ）半導体基板上に素子分離領域及びゲート絶縁膜を
形成した後、その半導体基板上にフローティングゲート
となる第１の導電膜を形成し、さらにその上に耐酸化性
膜を形成する工程、（ｂ）隣接するメモリ素子間を分離
するために、第１の導電膜及び耐酸化性膜を写真製版技
術及びエッチング技術によりパターニングして、素子分
離領域の一部及びゲート絶縁膜の一部が露出するように
帯状の開口部を形成する工程、（ｃ）その開口部にイオ
ン注入を行ない、半導体基板に不純物拡散領域を形成す
る工程、（ｄ）熱酸化処理により、不純物拡散領域上に
基板掘れ防止用のシリコン酸化膜を形成する工程、
（ｅ）耐酸化性膜を除去した後、半導体基板上に層間絶
縁膜及びコントロールゲートとなる第２の導電膜を順次
形成し、さらに開口部に直交する方向に第２の導電膜を
パターニングして帯状のコントロールゲートを形成し、
さらに第２の導電膜に覆われていない領域の層間絶縁膜
及び第１の導電膜を除去してフローティングゲートを形
成する工程、（ｆ）半導体基板にイオン注入を行なうこ
とにより、不純物拡散領域を形成する工程。

【００２１】工程（ａ）において、第１の導電膜上に耐
酸化性膜を形成することにより、工程（ｄ）での熱酸化
処理時に、第１の導電膜上面にシリコン酸化膜が形成す
るのを抑制する。その後、工程（ｅ）において、耐酸化
性膜を除去した後、第１の導電膜上に層間絶縁膜及び第
２の導電膜を形成する。その結果、従来技術１のように
第１の導電膜上面にバーズビーク形状のシリコン酸化膜
が形成されず、フローティングゲート、コントロールゲ
ート間の層間絶縁膜の面積低下を防止できる。さらに、
従来、層間絶縁膜の一部を構成するシリコン酸化膜と基
板掘れ防止用のシリコン酸化膜は同一工程で形成されて
いたが、本発明ではそれぞれのシリコン酸化膜を別工程
で形成するようにしたので、基板掘れ防止用のシリコン
酸化膜の膜厚設定の自由度が増え、基板掘れに対する余
裕度を広げることができる。

【００２２】

【発明の実施の形態】本発明の不揮発性半導体記憶装置
において、耐酸化性膜としてシリコン窒化膜を用いるこ
とが好ましい。フローティングゲート、コントロールゲ
ート間の容量を構成する層間絶縁膜として、シリコン酸
化膜、シリコン窒化膜及びシリコン酸化膜の積層膜から
なるＯＮＯ膜を用いるのが一般的である。層間絶縁膜と
してＯＮＯ膜を用いた場合、シリコン窒化膜の形成工程
及び除去工程が施される。シリコン窒化膜は耐酸化性膜
として十分対応できるものであり、耐酸化性膜としてシ
リコン窒化膜を用いた場合、工程（ａ）における耐酸化
性膜の形成、ならびに工程（ｂ）及び（ｅ）における耐
酸化性膜の除去の際に、ＯＮＯ膜用のシリコン窒化膜の
形成工程及び除去工程と基本的に同じ方法を用いること
ができ、新規設備の導入及び条件設定に費やすコストを
削減できる。

【００２３】

【実施例】図６及び図７は、本発明をＥＴＯＸ型の不揮
発性半導体記憶装置に適用した一実施例を表す工程断面
図である。この実施例により形成される半導体記憶装置
の上面図は図１（Ａ）と同じであり、図６（ａ）〜
（ｄ）及び図７（ｅ）〜（ｇ）は、図１（Ａ）における
Ｘ−Ｘ’線位置とＹ−Ｙ’線位置での工程断面図をそれ
ぞれ表す。図１、図６及び図７を参照してこの実施例を
説明する。

【００２４】（ａ）まず、公知の方法を用いてウェルが
形成された半導体基板２上に、公知の方法を用いて膜厚
が４００〜６００ｎｍのＬＯＣＯＳ酸化膜２０、及び膜
厚が１０〜２５ｎｍのゲート酸化膜８を形成する。そし
て、半導体基板２上に、ＣＶＤ法により膜厚が８０〜１
５０ｎｍのフローティングゲート１０用のポリシリコン
膜１０ａを堆積した後、そのポリシリコン膜１０ａに固
相拡散によってリンをドープする。さらにそのポリシリ
コン膜１０ａ上に耐酸化性膜を堆積する。この実施例で
は、耐酸化性膜としてＣＶＤ法によりシリコン窒化膜３
８を堆積した。シリコン窒化膜は１５ｎｍ以上の膜厚で
堆積することが好ましい。他の耐酸化性膜としては、炭
素化シリコン膜を挙げることができる。

【００２５】次に、シリコン窒化膜３８上に、フローテ
ィングゲート分離領域２６に開口を持つフォトレジスト
２４を写真製版技術により形成した後、フォトレジスト
２４をマスクとしたドライエッチング技術により、フロ
ーティングゲート分離領域２６のシリコン窒化膜３８及
びポリシリコン膜１０ａを選択的に除去し、帯状の溝パ
ターン２８を形成する。このようにして、ポリシリコン
膜１０ａ、シリコン窒化膜３８及びフォトレジスト２４
からなる積層パターンを形成する。

【００２６】（ｂ）フォトレジスト２４をマスクとして
そのまま用いて、溝パターン２８内に露出したゲート酸
化膜８を介して半導体基板２にヒ素イオンを注入し、後
にソース４の一部を構成する不純物拡散領域３０を形成
する。溝パターン２８内にＬＯＣＯＳ酸化膜２０が露出
した領域では、ヒ素イオン注入が施されてもヒ素イオン
が半導体基板２に到達せず、不純物拡散領域は形成され
ない。その後、酸素プラズマを用いてフォトレジスト２
４を剥離除去する。

【００２７】（ｃ）熱酸化処理を施すことによって、不
純物拡散領域３０に注入したヒ素イオンの活性化を行な
うとともに、不純物拡散領域３０上に膜厚が１５０〜２
００ｎｍの基板掘れ防止用のシリコン酸化膜３２を増速
酸化により形成し、溝パターン２８内に露出したポリシ
リコン膜１０ａの側壁にシリコン酸化膜３４を形成す
る。このとき、露出したシリコン窒化膜３８表面に膜厚
が３〜５ｎｍのシリコン酸化膜が形成されるので、希フ
ッ酸処理によりそのシリコン酸化膜を除去しておく。

【００２８】（ｄ）熱リン酸溶液によりシリコン窒化膜
３８を選択的に除去する。次に、熱酸化処理により、露
出したポリシリコン膜１０ａの表層に膜厚が５〜２０ｎ
ｍのシリコン酸化膜１２を形成し、その上にＣＶＤ法に
より膜厚が１０〜１５ｎｍのシリコン窒化膜１４を形成
し、さらに熱酸化処理によりシリコン窒化膜１４上に膜
厚が３〜５ｎｍのシリコン酸化膜１６を形成することに
よって、結果的にポリシリコン膜１０ａ上にＯＮＯ膜を
形成する。

【００２９】（ｅ）ＣＶＤ法により、半導体基板２上に
膜厚が１５０〜２００ｎｍのコントロールゲート１８用
のポリシリコン膜１８ａを堆積した後、そのポリシリコ
ン膜１８ａに固相拡散によってリンをドープする。 （ｆ）写真製版技術によりコントロールゲート１８形成
用のフォトレジストを形成し、そのフォトレジストをマ
スクとしたドライエッチング技術によってポリシリコン
膜１８ａをパターニングしてコントロールゲート１８を
形成する。さらに同じフォトレジストを用いたドライエ
ッチング技術により、シリコン酸化膜１６、シリコン窒
化膜１４、シリコン酸化膜１２及びポリシリコン膜１０
ａをエッチング除去してフローティングゲート１０を形
成する。シリコン酸化膜１４，１６のエッチング時にシ
リコン酸化膜３２の一部もエッチングされるが、シリコ
ン酸化膜３２は厚く形成されているので不純物拡散領域
３０が露出することはなく、ポリシリコン膜１０ａのエ
ッチング時における不純物拡散領域３０のエッチングが
防止されている。

【００３０】（ｇ）写真製版技術により所望のフォトレ
ジストパターンを形成し、露出したゲート酸化膜８を介
してイオン注入を行ない、ソース４及びドレイン６を形
成する。フローティングゲート分離領域２６にはシリコ
ン酸化膜３２が存在するので、フローティングゲート分
離領域２６のシリコン基板２への新たなイオン注入は阻
止されるが、不純物拡散領域３０が形成されているの
で、ソース４は帯状に形成される。その後、通常の処理
によって、多層配線用の層間絶縁膜、金属配線及び保護
膜の形成が施され、組立て工程を経て半導体記憶装置を
形成する。

【００３１】この実施例によれば、工程（ｃ）での熱酸
化処理により不純物拡散領域３０上に膜厚が１５０〜２
００ｎｍのシリコン酸化膜３２を形成する工程におい
て、フローティングゲート１０用のポリシリコン膜１０
ａとシリコン窒化膜３８との界面にシリコン酸化膜が存
在しないので、その界面に酸化種が侵入してシリコン酸
化膜３４がバーズビーク形状になるのを防止する効果が
あり、フローティングゲート１０、コントロールゲート
１８間の層間絶縁膜の面積低下を防ぐことができる。ま
た、この効果を実現するために増える工程は、シリコン
窒化膜３８を堆積する工程、シリコン窒化膜３８を除去
する工程、及びシリコン酸化膜１２を形成する工程のみ
であり、実用上の問題は少ない。さらに、従来、ＯＮＯ
膜の一部を構成するシリコン酸化膜１２とシリコン酸化
膜３２は同一工程で形成されていたが、それぞれのシリ
コン酸化膜を別工程で形成することによって、シリコン
酸化膜３２の膜厚設定の自由度が増え、基板掘れに対す
る余裕度を広げることができるという利点もある。

【００３２】この実施例では、不純物拡散領域３０を形
成するためのイオン注入をフォトレジスト２４を用いて
行なったが、別の方法として、フォトレジスト２４を除
去後に、シリコン窒化膜３８をマスクにしてイオン注入
を行なうことも可能である。また、ポリシリコン膜１０
ａ，１８ａに不純物を導入する方法として固相拡散法を
用いたが、これに限定されるものではなく、イオン注入
法やｉｎ−ｓｉｔｕドープ（不純物を含んだポリシリコ
ン膜の堆積）法などの方法を用いても構わない。

【００３３】また、シリコン酸化膜１２、シリコン酸化
膜１６を形成する方法として熱酸化法を用いているが、
これに限定されるものではなく、例えば熱ＣＶＤによる
ＨＴＯ膜を形成しても構わない。また、コントロールゲ
ート１８上に高融点金属シリサイド膜などの膜を積層し
て低抵抗化を図ってもよい。この実施例では、本発明を
ＥＴＯＸ型の不揮発性半導体記憶装置に適用している
が、本発明はこれに限定されるものではなく、少なくと
も２層のポリシリコン構造を有する不揮発性半導体記憶
装置に適用することができる。

【００３４】

【発明の効果】本発明による不揮発性半導体記憶装置の
製造方法では、フローティングゲート用のポリシリコン
膜上に耐酸化性膜を形成した後、フローティングゲート
分離領域のフローティングゲート用のポリシリコン膜及
び耐酸化性膜を除去して溝パターンを形成し、その溝パ
ターン内に熱酸化処理により基板掘れ防止用のシリコン
酸化膜を形成する時に、フローティングゲート用のポリ
シリコン膜上にシリコン酸化膜を形成しないようにした
ので、フローティングゲート上面にバーズビーク形状の
シリコン酸化膜が形成されず、フローティングゲート、
コントロールゲート間の層間絶縁膜の面積低下を防止で
きる。さらに、層間絶縁膜の一部を構成するシリコン酸
化膜と基板掘れ防止用のシリコン酸化膜を別工程で形成
するようにしたので、基板掘れ防止用のシリコン酸化膜
の膜厚設定の自由度が増え、基板掘れに対する余裕度を
広げることができる。このように、本発明によると、メ
モリ素子の微細化に対応しつつ、フローティングゲー
ト、コントロールゲート間容量の低下の抑制及び基板掘
れの防止を達成することができる。さらに、耐酸化性膜
としてシリコン窒化膜を用いると、新規設備の導入及び
条件設定に費やすコストを削減できる。

【図面の簡単な説明】

【図１】 不揮発性半導体記憶装置の一例を表す図であ
り、（Ａ）は上面図、（Ｂ）は（Ａ）のＺ−Ｚ’線位置
での断面図である。

【図２】 従来例の製造方法の前半を表す工程断面図で
ある。

【図３】 同従来例の製造方法の後半を表す工程断面図
である。

【図４】 他の従来例の製造方法を表す工程断面図であ
る。

【図５】 さらに他の従来例の製造方法を説明するため
の上面図である。

【図６】 一実施例の製造方法の前半を表す工程断面図
である。

【図７】 同実施例の製造方法の後半を表す工程断面図
である。

【符号の説明】

２ 半導体基板 ４ ソース ６ ドレイン ８ ゲート酸化膜 １０ フローティングゲート １０ａ，１８ａ ポリシリコン膜 １２，１６，３４ シリコン酸化膜 １４ シリコン窒化膜 １８ コントロールゲート ２０ ＬＯＣＯＳ酸化膜 ２４ フォトレジスト ２６ フローティングゲート分離領域 ２８ 溝パターン ３０ 不純物拡散領域 ３２ 基板掘れ防止用のシリコン酸化膜 ３８ 耐酸化性膜（シリコン窒化膜）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA23 AA25 AA43 AA63 AB08 AB09 AD62 AG02 AG10 AG12 AG21 5F083 EP02 EP23 EP55 EP56 EP57 GA09 GA22 GA27 GA30 JA04 JA56 KA01 LA16 NA02 PR13 PR21

Claims (2)

【特許請求の範囲】
1. 【請求項１】 以下の工程（ａ）から（ｆ）を含むこと
   を特徴とする不揮発性半導体記憶装置の製造方法。 （ａ）半導体基板上に素子分離領域及びゲート絶縁膜を
   形成した後、前記半導体基板上にフローティングゲート
   となる第１の導電膜を形成し、さらにその上に耐酸化性
   膜を形成する工程、 （ｂ）隣接するメモリ素子間を分離するために、前記第
   １の導電膜及び前記耐酸化性膜を写真製版技術及びエッ
   チング技術によりパターニングして、前記素子分離領域
   の一部及び前記ゲート絶縁膜の一部が露出するように帯
   状の開口部を形成する工程、 （ｃ）前記開口部にイオン注入を行ない、前記半導体基
   板に不純物拡散領域を形成する工程、 （ｄ）熱酸化処理により、前記不純物拡散領域上に基板
   掘れ防止用のシリコン酸化膜を形成する工程、 （ｅ）前記耐酸化性膜を除去した後、半導体基板上に層
   間絶縁膜及びコントロールゲートとなる第２の導電膜を
   順次形成し、さらに前記開口部に直交する方向に前記第
   ２の導電膜をパターニングして帯状のコントロールゲー
   トを形成し、さらに前記第２の導電膜に覆われていない
   領域の前記層間絶縁膜及び前記第１の導電膜を除去して
   フローティングゲートを形成する工程、 （ｆ）前記半導体基板にイオン注入を行なうことによ
   り、不純物拡散領域を形成する工程。
2. 【請求項２】 前記耐酸化性膜としてシリコン窒化膜を
   用いる請求項１に記載の不揮発性半導体記憶装置の製造
   方法。