JPH07112004B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07112004B2 JPH07112004B2 JP61268070A JP26807086A JPH07112004B2 JP H07112004 B2 JPH07112004 B2 JP H07112004B2 JP 61268070 A JP61268070 A JP 61268070A JP 26807086 A JP26807086 A JP 26807086A JP H07112004 B2 JPH07112004 B2 JP H07112004B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- region
- element region
- opening
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】 〔概要〕 基板上の絶縁膜に開口を設けてそこに充填した半導体を
素子領域とする半導体装置の製造において、 該絶縁膜に予めチャネルストッパ用の不純物を注入して
おき、充填した半導体に該絶縁膜から該不純物を拡散さ
せることにより、 素子領域の絶縁膜との界面部にチャネルストッパを形成
することを容易に可能にさせたものである。
素子領域とする半導体装置の製造において、 該絶縁膜に予めチャネルストッパ用の不純物を注入して
おき、充填した半導体に該絶縁膜から該不純物を拡散さ
せることにより、 素子領域の絶縁膜との界面部にチャネルストッパを形成
することを容易に可能にさせたものである。
本発明は、基板上の絶縁膜に開口を設けてそこに充填し
た半導体を素子領域とする半導体装置の製造方法に係
り、特に、そのチャネルストッパの形成方法に関す。
た半導体を素子領域とする半導体装置の製造方法に係
り、特に、そのチャネルストッパの形成方法に関す。
半導体装置特に半導体集積回路（IC）においては、集積
度を高めるため上記絶縁膜をフィールド絶縁膜にしてそ
の面積を小さくすることの可能な上記半導体装置が考え
られているが、素子がMIS型である場合にはチャネルス
トッパを設けることが望まれる。
度を高めるため上記絶縁膜をフィールド絶縁膜にしてそ
の面積を小さくすることの可能な上記半導体装置が考え
られているが、素子がMIS型である場合にはチャネルス
トッパを設けることが望まれる。
第２図は、基板上の絶縁膜に開口を設けてそこに充填し
た半導体を素子領域とする半導体装置の、従来方法によ
る素子領域例の側面図である。
た半導体を素子領域とする半導体装置の、従来方法によ
る素子領域例の側面図である。
同図において、１はp+−Si基板、２は熱酸化により基板
１上に形成されたSiO2絶縁膜、３はエッチングにより絶
縁膜２に形成された開口、４は選択エピタキシャル成長
により開口３に充填されたp-−Si素子領域、５は通常の
方法により素子領域４上に形成されたゲート電極、５は
ゲート電極５をマスクにする通常の方法により素子領域
４に形成されたn+ソース／ドレイン領域、である。
１上に形成されたSiO2絶縁膜、３はエッチングにより絶
縁膜２に形成された開口、４は選択エピタキシャル成長
により開口３に充填されたp-−Si素子領域、５は通常の
方法により素子領域４上に形成されたゲート電極、５は
ゲート電極５をマスクにする通常の方法により素子領域
４に形成されたn+ソース／ドレイン領域、である。
かく製造された半導体装置は、ソース／ドレイン領域６
を含む素子領域４およびゲート電極５がMOSトランジス
タを構成し、絶縁膜２がフィールド絶縁膜となってい
る。そして、このフィールド絶縁膜（絶縁膜２）は、エ
ッチングによる開口３が素子領域４を画定しているの
で、所謂ロコス法により素子領域を画定する場合より幅
を小さくすることが可能であり、素子の集積度を高める
ことを可能にしている。
を含む素子領域４およびゲート電極５がMOSトランジス
タを構成し、絶縁膜２がフィールド絶縁膜となってい
る。そして、このフィールド絶縁膜（絶縁膜２）は、エ
ッチングによる開口３が素子領域４を画定しているの
で、所謂ロコス法により素子領域を画定する場合より幅
を小さくすることが可能であり、素子の集積度を高める
ことを可能にしている。
しかしながら上記半導体装置は、素子領域４が開口３に
後から充填されたものであるため、素子領域４の絶縁膜
２に接する界面部が反転し易くなって、対をなすソース
／ドレイン６相互間に上記界面部を通るリーク電流が流
れ、トランジスタの特性が悪くなる問題がある。
後から充填されたものであるため、素子領域４の絶縁膜
２に接する界面部が反転し易くなって、対をなすソース
／ドレイン６相互間に上記界面部を通るリーク電流が流
れ、トランジスタの特性が悪くなる問題がある。
ちなみに、ロコス法によりフィールド絶縁膜を形成する
場合には、素子領域が含まれる基板のフィールド絶縁膜
との界面部の全てに反転防止のためのチャネルストッパ
を容易に形成することが可能であるのに対して、上記半
導体装置は、p+型の基板１が絶縁膜２の底面部でチャネ
ルストッパの作用をなすものの、素子領域４と絶縁膜１
との界面部（素子領域４の側面部）にはチャネルストッ
パが形成されない。
場合には、素子領域が含まれる基板のフィールド絶縁膜
との界面部の全てに反転防止のためのチャネルストッパ
を容易に形成することが可能であるのに対して、上記半
導体装置は、p+型の基板１が絶縁膜２の底面部でチャネ
ルストッパの作用をなすものの、素子領域４と絶縁膜１
との界面部（素子領域４の側面部）にはチャネルストッ
パが形成されない。
上記問題点は、素子領域の半導体が充填される開口を形
成する絶縁膜に予めチャネルストッパ用の不純物を注入
しておき、充填した半導体に該絶縁膜から該不純物を拡
散させて、該素子領域の該絶縁膜との界面部にチャネル
ストッパを形成する本発明の製造方法によって解決され
る。
成する絶縁膜に予めチャネルストッパ用の不純物を注入
しておき、充填した半導体に該絶縁膜から該不純物を拡
散させて、該素子領域の該絶縁膜との界面部にチャネル
ストッパを形成する本発明の製造方法によって解決され
る。
チャネルストッパは、反転を抑える機能を有する。
本方法は、上述の如く素子領域の絶縁膜との界面部にチ
ャネルストッパを形成する。そして従来例において形成
されななかったこのチャネルストッパは、素子領域の絶
縁膜に接する界面部の反転を抑えて、先に述べた対をな
すソース／ドレイン相互間のリーク電流の発生を防止す
るので、素子領域に形成されるトランジスタの特性を向
上させる。
ャネルストッパを形成する。そして従来例において形成
されななかったこのチャネルストッパは、素子領域の絶
縁膜に接する界面部の反転を抑えて、先に述べた対をな
すソース／ドレイン相互間のリーク電流の発生を防止す
るので、素子領域に形成されるトランジスタの特性を向
上させる。
以下、本発明方法実施例について第１図の工程順側面図
（ａ）〜（ｅ）を用い説明する。全図を通じ同一符号は
同一対象物を示す。
（ａ）〜（ｅ）を用い説明する。全図を通じ同一符号は
同一対象物を示す。
この実施例は、CMOSの場合のものである。
即ち第１図において、先ず〔図（ａ）参照〕、n+−Si基
板1aのｎ−MOS形成領域にＢ（硼素）の拡散を行った後
熱酸化を行い、厚さ約１μｍのSiO2絶縁膜２とp+ウエル
７とを形成する。
板1aのｎ−MOS形成領域にＢ（硼素）の拡散を行った後
熱酸化を行い、厚さ約１μｍのSiO2絶縁膜２とp+ウエル
７とを形成する。
次いで〔図（ｂ）参照〕、ｎ−MOS形成領域にはB+を、
ｐ−MOS形成領域にはP+2（燐）をそれぞれドーズ量約10
14、ピークの位置約0.5μｍにしてイオン注入し、絶縁
膜２の中にイオン注入領域８および8aを形成する。この
ＢおよびＰは、後程形成されるチャネルストッパのため
の不純物である。
ｐ−MOS形成領域にはP+2（燐）をそれぞれドーズ量約10
14、ピークの位置約0.5μｍにしてイオン注入し、絶縁
膜２の中にイオン注入領域８および8aを形成する。この
ＢおよびＰは、後程形成されるチャネルストッパのため
の不純物である。
次いで〔図（ｃ）参照〕、絶縁膜２をエッチングして、
ｎ−MOS形成領域およびｐ−MOS形成領域に開口３および
3aを形成した後、ノンドープSiの選択エピタキシャル成
長により開口３および3aを充填する。さすればウエル７
および基板1aからのオートドープにより、開口３の中に
はp-−Si素子領域４がまた開口3aの中にはn-−Si素子領
域4aが形成される。
ｎ−MOS形成領域およびｐ−MOS形成領域に開口３および
3aを形成した後、ノンドープSiの選択エピタキシャル成
長により開口３および3aを充填する。さすればウエル７
および基板1aからのオートドープにより、開口３の中に
はp-−Si素子領域４がまた開口3aの中にはn-−Si素子領
域4aが形成される。
次いで〔図（ｄ）参照〕、約1000℃約20分の熱処理を行
う。この熱処理により、イオン注入領域８から素子領域
４にＢが拡散して素子領域４の絶縁膜２との界面部に所
望のp+チャネルストッパ９が、また同様にして素子領域
4aの絶縁膜２との界面部に所望のn+チャネルストッパ9a
が形成される。いうまでもなく、チャネルストッパ９ま
たは9aは、素子領域４または4aの全周に形成される。
う。この熱処理により、イオン注入領域８から素子領域
４にＢが拡散して素子領域４の絶縁膜２との界面部に所
望のp+チャネルストッパ９が、また同様にして素子領域
4aの絶縁膜２との界面部に所望のn+チャネルストッパ9a
が形成される。いうまでもなく、チャネルストッパ９ま
たは9aは、素子領域４または4aの全周に形成される。
この後は〔図（ｅ）参照〕、通常の方法により、ｎ−MO
Sトランジスタのゲート電極５およびn+ソース／ドレイ
ン領域６、ｐ−MOSトランジスタのゲート電極5aおよびp
+ソース／ドレイン領域6aなどを形成してCMOSを完成す
る。
Sトランジスタのゲート電極５およびn+ソース／ドレイ
ン領域６、ｐ−MOSトランジスタのゲート電極5aおよびp
+ソース／ドレイン領域6aなどを形成してCMOSを完成す
る。
かく形成されたｎ−MOSトランジスタは、チャネルスト
ッパ９の存在により、対をなすソース／ドレイン領域６
相互間に従来例の場合発生した問題のリーク電流が消失
して、特性の良いものとなる。ｐ−MOSトランジスタに
おいても同様である。
ッパ９の存在により、対をなすソース／ドレイン領域６
相互間に従来例の場合発生した問題のリーク電流が消失
して、特性の良いものとなる。ｐ−MOSトランジスタに
おいても同様である。
そしてこのチャネルストッパ９および9aの形成は、上述
から判るように通常用いられている工程の組み合わせで
足りるので、容易である。
から判るように通常用いられている工程の組み合わせで
足りるので、容易である。
以上説明したように本発明の構成によれば、基板上の絶
縁膜に開口を設けてそこに充填した半導体を素子領域と
する半導体装置の製造において、素子領域の絶縁膜との
界面部にチャネルストッパを形成することが容易に可能
になり、形成されるトランジスタの特性向上を可能にさ
せる効果がある。
縁膜に開口を設けてそこに充填した半導体を素子領域と
する半導体装置の製造において、素子領域の絶縁膜との
界面部にチャネルストッパを形成することが容易に可能
になり、形成されるトランジスタの特性向上を可能にさ
せる効果がある。
第１図は本発明方法実施例の工程順側面図、 第２図は従来方法による素子領域例の側面図、 である。 図において、 １、1aは基板、２は絶縁膜、３、3aは開口、４、4aは素
子領域、５、5aはゲート電極、６、6aがソース／ドレイ
ン領域、７はウエル、８、8aはイオン注入領域、９、9a
はチャネルストッパ、 である。
子領域、５、5aはゲート電極、６、6aがソース／ドレイ
ン領域、７はウエル、８、8aはイオン注入領域、９、9a
はチャネルストッパ、 である。
Claims (1)
- 【請求項１】基板上の絶縁膜に開口を設けてそこに充填
した半導体を素子領域とする半導体装置の製造方法にお
いて、該絶縁膜のｎ−MOS領域とｐ−MOS領域に異なる不
純物をイオン注入しておき、充填した半導体に該絶縁膜
から該各不純物を拡散させて、該各素子領域の該絶縁膜
と該半導体との界面にチャンネルストッパ層を形成する
ことを特長とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268070A JPH07112004B2 (ja) | 1986-11-11 | 1986-11-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61268070A JPH07112004B2 (ja) | 1986-11-11 | 1986-11-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63122148A JPS63122148A (ja) | 1988-05-26 |
| JPH07112004B2 true JPH07112004B2 (ja) | 1995-11-29 |
Family
ID=17453464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61268070A Expired - Lifetime JPH07112004B2 (ja) | 1986-11-11 | 1986-11-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112004B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07106905A (ja) * | 1993-10-06 | 1995-04-21 | Matsushita Electric Ind Co Ltd | 発振子 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57184229A (en) * | 1981-05-08 | 1982-11-12 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1986
- 1986-11-11 JP JP61268070A patent/JPH07112004B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63122148A (ja) | 1988-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4637124A (en) | Process for fabricating semiconductor integrated circuit device | |
| JPS63304657A (ja) | 半導体装置の製造方法 | |
| US4252574A (en) | Low leakage N-channel SOS transistors and method of making them | |
| JPS6016456A (ja) | 半導体装置の製造方法 | |
| JPS62104172A (ja) | 半導体装置の製造方法 | |
| JPH0637309A (ja) | 半導体装置の製造方法 | |
| JPH07112004B2 (ja) | 半導体装置の製造方法 | |
| JPH09172062A (ja) | 半導体装置及びその製造方法 | |
| KR0146525B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPH0423329A (ja) | 半導体装置の製造方法 | |
| JPH01220858A (ja) | 半導体装置の製造方法 | |
| JPS59224141A (ja) | 半導体装置の製造方法 | |
| JPS62248256A (ja) | 半導体装置 | |
| JPS63302562A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| JPS62198162A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH07283305A (ja) | トレンチ素子分離膜を有する半導体装置及びその製造方法 | |
| JP2808620B2 (ja) | 半導体装置の製造方法 | |
| JPH045832A (ja) | Ｍｉｓ型トランジスタ | |
| JPS60226168A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| JPH0377377A (ja) | 半導体装置の製造方法 | |
| JPH03296272A (ja) | 半導体装置の製造方法 | |
| JPH0428246A (ja) | 半導体装置およびその製造方法 | |
| JPH06216379A (ja) | 半導体装置及びその製造方法 |