JPS6247163A - 絶縁ゲ−ト型電界効果トランジスタ - Google Patents
絶縁ゲ−ト型電界効果トランジスタInfo
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- JPS6247163A JPS6247163A JP60187921A JP18792185A JPS6247163A JP S6247163 A JPS6247163 A JP S6247163A JP 60187921 A JP60187921 A JP 60187921A JP 18792185 A JP18792185 A JP 18792185A JP S6247163 A JPS6247163 A JP S6247163A
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は絶縁ゲート型電界効果トランジスタに関するつ
〔賀歌技術〕
絶縁ゲート型電界効束トランジスタでは、より高周波で
動作させるために、高い伝達コンダクタンス、短ナヤネ
ル化が要求されてい［Ｆ］。従来の絶縁ゲート型電痒幼
未トランジスタの一夕１ｊとして縦ｆｊ１ｎチャネル２
を拡散ＤＭＯ８Ｆ１３Ｔを第１図１こ示す。第１図１こ
示したｎｍｏｓｒｇＴのようにチャネル領域３のゲート
酸化膜６上にゲート電極７を配置する構造ではチャネル
部を短くして伝達コンダクタンスを大キ＜シようとする
と、短チヤネル効果によりしきい値電圧以下のゲート電
圧印加の場合でもドレイン電流θｆ中じる。短チヤネル
効果をなくすためＩこはチヤネル領域３にイオン注入を
行（１、不純物濃度を高くしなけれはならず間＠がある
。
動作させるために、高い伝達コンダクタンス、短ナヤネ
ル化が要求されてい［Ｆ］。従来の絶縁ゲート型電痒幼
未トランジスタの一夕１ｊとして縦ｆｊ１ｎチャネル２
を拡散ＤＭＯ８Ｆ１３Ｔを第１図１こ示す。第１図１こ
示したｎｍｏｓｒｇＴのようにチャネル領域３のゲート
酸化膜６上にゲート電極７を配置する構造ではチャネル
部を短くして伝達コンダクタンスを大キ＜シようとする
と、短チヤネル効果によりしきい値電圧以下のゲート電
圧印加の場合でもドレイン電流θｆ中じる。短チヤネル
効果をなくすためＩこはチヤネル領域３にイオン注入を
行（１、不純物濃度を高くしなけれはならず間＠がある
。
本発明はＬ記事由に鑑みてなした発明であって、その目
的とするところは高い伝達コンダクタンスを有し、より
高速で動作する絶縁ゲート型″鴫界幼東トランジスタを
提供することＩこある。
的とするところは高い伝達コンダクタンスを有し、より
高速で動作する絶縁ゲート型″鴫界幼東トランジスタを
提供することＩこある。
上記の目的を達成するために、本発明は絶縁ゲート型電
界幼東トランジスタ（ＭＩＳＦ’ｌ１ｉＴ）のゲ・−計
電極として多結晶シリコンを用い、チャネル領域上のみ
をｎチャネルＭＩ８ＦＥＴの場合、ｐｍ多結晶シリコン
にｐチャネルＭＩ８Ｆ）３Ｔの場合、Ｎ＋４多結晶シリ
コンにすることを第１の要旨とし、またざら蚤こ加えて
絶縁膜はチャネル領域とのみを薄くしてソース領域側お
よびドレイン領域側を厚くするゲート構造（こまり、高
い伝達コンダクタンスを実魂し、かつ短チャネルに伴っ
て必要となるイオン注入を用いるチャネルドープも不要
となる絶縁ゲート型電界効未トランジスタをその要旨と
するものである。
界幼東トランジスタ（ＭＩＳＦ’ｌ１ｉＴ）のゲ・−計
電極として多結晶シリコンを用い、チャネル領域上のみ
をｎチャネルＭＩ８ＦＥＴの場合、ｐｍ多結晶シリコン
にｐチャネルＭＩ８Ｆ）３Ｔの場合、Ｎ＋４多結晶シリ
コンにすることを第１の要旨とし、またざら蚤こ加えて
絶縁膜はチャネル領域とのみを薄くしてソース領域側お
よびドレイン領域側を厚くするゲート構造（こまり、高
い伝達コンダクタンスを実魂し、かつ短チャネルに伴っ
て必要となるイオン注入を用いるチャネルドープも不要
となる絶縁ゲート型電界効未トランジスタをその要旨と
するものである。
以下本発明の一実施例を第２図乃至第１０図１こ基づい
て説明する。図面にをいて、１はに型エビｊ−１２ばＮ
＋型半導体基板、３はＰ型のチャネル領域、３＆はＰ′
型チャネルペース領穢、４は炉型ソース領域、５はＰ−
つき出しペース領域、６はゲート酸化膜、５ｍはチャネ
ル領域りの薄いゲート酸化膜、６ｂはソース側のゲート
酸化膜、６Ｃはドレイン側のゲート酸化膜、７は炉型多
結晶シリコンゲート４極、７島、７ｂ、７Ｃ？Ｓ々はチ
ャネル領域Ｌ、ソース側、ドレイン側の多結晶シリコン
ゲート電１ｉ（７ａはｐ’ｑ、７ｂ、７ｃは炉型）８は
パッシベーション弧、９はソース４１１０はドレイン電
極、ｈ ｌ ＆ｉＰ懺半導体基板、１２は基板゛電極で
ある。
て説明する。図面にをいて、１はに型エビｊ−１２ばＮ
＋型半導体基板、３はＰ型のチャネル領域、３＆はＰ′
型チャネルペース領穢、４は炉型ソース領域、５はＰ−
つき出しペース領域、６はゲート酸化膜、５ｍはチャネ
ル領域りの薄いゲート酸化膜、６ｂはソース側のゲート
酸化膜、６Ｃはドレイン側のゲート酸化膜、７は炉型多
結晶シリコンゲート４極、７島、７ｂ、７Ｃ？Ｓ々はチ
ャネル領域Ｌ、ソース側、ドレイン側の多結晶シリコン
ゲート電１ｉ（７ａはｐ’ｑ、７ｂ、７ｃは炉型）８は
パッシベーション弧、９はソース４１１０はドレイン電
極、ｈ ｌ ＆ｉＰ懺半導体基板、１２は基板゛電極で
ある。
第２図および第３図は各々本発明の一実施例であり、第
２図は縦型絶縁ゲート型゛罐界幼釆トランジスタの断面
図であり、第３図は横型絶縁ゲート噸が幼果トランジス
タであるＳ第２図および第３図の友鴎列は、本発明より
なる同様のゲ、−ト構造を示しＣおり、ともにｎチャネ
ルの場合である。
２図は縦型絶縁ゲート型゛罐界幼釆トランジスタの断面
図であり、第３図は横型絶縁ゲート噸が幼果トランジス
タであるＳ第２図および第３図の友鴎列は、本発明より
なる同様のゲ、−ト構造を示しＣおり、ともにｎチャネ
ルの場合である。
Ｐチル・ネルのタイプの場合は第２図および第３図のＮ
型項域とＰ型領域８又換すればｎナヤネｌしの場合と間
挿１こ１成できる。
型項域とＰ型領域８又換すればｎナヤネｌしの場合と間
挿１こ１成できる。
第２図お欠び第３図１こ示しｒこ多結晶シリコンゲート
電極７ｍ、７ｂ、７Ｃはチャネル領域３の上部分をＰＭ
ｌ繕晶シリコン７畠とし、ソース側の７ｂ１ ドレイン
側の７ＣはＮ／！！！多結晶シリコンとｒｌっている。
電極７ｍ、７ｂ、７Ｃはチャネル領域３の上部分をＰＭ
ｌ繕晶シリコン７畠とし、ソース側の７ｂ１ ドレイン
側の７ＣはＮ／！！！多結晶シリコンとｒｌっている。
また多結晶シリコンゲート電極７の下のゲート絶縁膜で
あるゲート酸化膜５ｍ、５ｂ、６Ｃはチャンネル領域３
の上の部分６ａ６（、ソース側の６ｂ、 ドレイン側
の６０よりも薄（１１つている。このような構造の多結
晶シリコンゲート電極７およびゲート酸化膜６の構造を
用いると、伝達コンダクタンスを飛ｒη的に向上させ、
短チヤネル現象を抑制することができる。すなわち、チ
ャネル領域３の上の部分のゲート酸化膜６ａのみを薄く
することにより、ゲート電圧の＃ｗｌ誘導効果が主とし
てチャネル部分にのみ（６）くよう１こぐることができ
、チャネル部分の電位をゲート電圧により効率的に制御
することができるよう番こなり、伝達コンダクタンスは
飛躍的に改善される。さら１こ、チャネル領域３の上の
部分の多結晶シリコンをＰｉとすること各こより、ｐｗ
多結晶シリコンゲグー７１．ゲート酸化膜５ｍ、Ｐ型の
チャネル領域３で形成される多結晶シリコン−酸化−結
晶半導体の演層構造における境界条件により、チャネル
領域３は反転しに（い電位分布となり、チャネル領域３
は短チャネルにしてもしきい値電圧以下のゲート電圧で
ドレイン電流が流れる短チヤネル効果が生じない。
あるゲート酸化膜５ｍ、５ｂ、６Ｃはチャンネル領域３
の上の部分６ａ６（、ソース側の６ｂ、 ドレイン側
の６０よりも薄（１１つている。このような構造の多結
晶シリコンゲート電極７およびゲート酸化膜６の構造を
用いると、伝達コンダクタンスを飛ｒη的に向上させ、
短チヤネル現象を抑制することができる。すなわち、チ
ャネル領域３の上の部分のゲート酸化膜６ａのみを薄く
することにより、ゲート電圧の＃ｗｌ誘導効果が主とし
てチャネル部分にのみ（６）くよう１こぐることができ
、チャネル部分の電位をゲート電圧により効率的に制御
することができるよう番こなり、伝達コンダクタンスは
飛躍的に改善される。さら１こ、チャネル領域３の上の
部分の多結晶シリコンをＰｉとすること各こより、ｐｗ
多結晶シリコンゲグー７１．ゲート酸化膜５ｍ、Ｐ型の
チャネル領域３で形成される多結晶シリコン−酸化−結
晶半導体の演層構造における境界条件により、チャネル
領域３は反転しに（い電位分布となり、チャネル領域３
は短チャネルにしてもしきい値電圧以下のゲート電圧で
ドレイン電流が流れる短チヤネル効果が生じない。
以上のようなゲート電極およびゲート酸化膜の構造の作
製方法を第２図の縦型ｎチャネル絶縁ゲート型電界効果
トランジスタを例に、第４図乃至第１Ｏ図に基づいて説
明する。
製方法を第２図の縦型ｎチャネル絶縁ゲート型電界効果
トランジスタを例に、第４図乃至第１Ｏ図に基づいて説
明する。
第４図はゲート酸化工５ｓｔｒの構造を示している。
Ｎ型半導体基板にＰ型チャネルベース領穢３ａ。
Ｎ−ソース領域４．Ｐ一つき出しペース領域５、フィー
ルド酸化膜６ｃが形成されている。
ルド酸化膜６ｃが形成されている。
第５図Ｃ１比較的低温（例えば９５０′Ｃ稲度）でウェ
ットｃＨ２０蒸気を含む）またはパイロ（水素Ｈ２＋酸
素０２）酸化１こよりゲート酸化膜６ａ。
ットｃＨ２０蒸気を含む）またはパイロ（水素Ｈ２＋酸
素０２）酸化１こよりゲート酸化膜６ａ。
６（１，５ｄ 、６ｅを形成した後の構造を示している
。Ｎ型ンース碩域４のＬのゲート酸化膜６ｄおよびＰ型
につき出しペース領域５のＬのゲート酸化膜６４！の酸
化膜の膜厚ばＰ型チャネル領域３のＦのゲート酸化膜６
＆の酸化膜よりも厚くなる。
。Ｎ型ンース碩域４のＬのゲート酸化膜６ｄおよびＰ型
につき出しペース領域５のＬのゲート酸化膜６４！の酸
化膜の膜厚ばＰ型チャネル領域３のＦのゲート酸化膜６
＆の酸化膜よりも厚くなる。
１：記条沖の酸化では高濃度不純物領域の酸化速度が、
低濃度不純物領域の酸化速度よりも大きいことを利用し
てＥ記のような構造にゑているのである。
低濃度不純物領域の酸化速度よりも大きいことを利用し
てＥ記のような構造にゑているのである。
つぎに第６図１こ示すよう１こゲート酸化膜６上にＮ＋
ｔｙｌ多結晶シリコン（７ｄ）を形成する。
ｔｙｌ多結晶シリコン（７ｄ）を形成する。
つぎに第７図１こ示すようにＮ型多結晶シリコン（７ｄ
）上に金ｍ（例えばアルミニウム）の薄膜を形成し、Ｐ
糧とする多結晶シリコンゲート７楓の部分の上の金属を
フォトリングラフイー技術を用いてエツチングし、金属
マスク１３を形成し、開口部より高濃ホウ素（８勺イオ
ンの注入を行う。
）上に金ｍ（例えばアルミニウム）の薄膜を形成し、Ｐ
糧とする多結晶シリコンゲート７楓の部分の上の金属を
フォトリングラフイー技術を用いてエツチングし、金属
マスク１３を形成し、開口部より高濃ホウ素（８勺イオ
ンの注入を行う。
つ７！／１こ第８因に示すように金属マスク１３を除去
したｄ、Ｂ＋イｔ／注入薔こよりＰ＋型とする多結晶シ
リコンゲート７＆の領域に注入しｔこボロンｂｉ１１に
的に活性になるよう熱も理を加えた後、多結晶シリコン
７の不要の部分をエツチングして除去し、多結晶シリコ
ンゲート電極７＋ａ、７ｂ、７ｃを形成する。
したｄ、Ｂ＋イｔ／注入薔こよりＰ＋型とする多結晶シ
リコンゲート７＆の領域に注入しｔこボロンｂｉ１１に
的に活性になるよう熱も理を加えた後、多結晶シリコン
７の不要の部分をエツチングして除去し、多結晶シリコ
ンゲート電極７＋ａ、７ｂ、７ｃを形成する。
つぎに第９図Ｉこ示すよう１こ表面全体にパッシベーシ
ョンｇをｉ成するパッシベーション膜バリンシリケート
ガラス膜やリンシリケートガラス膜１こノンドープシリ
ケートガラス膜を涜層したもの等が使用される。
ョンｇをｉ成するパッシベーション膜バリンシリケート
ガラス膜やリンシリケートガラス膜１こノンドープシリ
ケートガラス膜を涜層したもの等が使用される。
最後に第１Ｏ図番こ示すようにつき出しベース領域５の
上のゲート酸化膜６ｅおよびパッシベーションＦＡ８を
エツチング開口した後、この部分にソース電極９を形成
する。以上のごとくして第２図に示す縦型絶縁ゲート型
電界効果トランジスタが形成される。
上のゲート酸化膜６ｅおよびパッシベーションＦＡ８を
エツチング開口した後、この部分にソース電極９を形成
する。以上のごとくして第２図に示す縦型絶縁ゲート型
電界効果トランジスタが形成される。
本発明はゲート電極として多結晶シリコンを用いて、チ
ャネル領域上のみをチャネルと同型の不純物領域とした
から、短チャンネル効果が生じずさらに上記構成に加え
てゲート絶縁膜をチャネル領域上のみを薄くする構造を
用いるえと１こしたから、伝達コンダクタンスを向上さ
せ、６）っ短チャネル現象を抑制する幼果を奏する。
ャネル領域上のみをチャネルと同型の不純物領域とした
から、短チャンネル効果が生じずさらに上記構成に加え
てゲート絶縁膜をチャネル領域上のみを薄くする構造を
用いるえと１こしたから、伝達コンダクタンスを向上さ
せ、６）っ短チャネル現象を抑制する幼果を奏する。
第１図は従来型のｎチャネル縦型絶縁ゲート型電界効果
トランジスタの例を示す断面図、第２図は不発明番こよ
るｎチャネル縦型絶縁ゲート型電界効果トランジスタの
一実施例を示す断面図、第３図は本発明１こよるｎチャ
ネル横型絶縁ゲート型電界効果トランジスタの一実施例
を示す断面図、第４図乃至第１θ図は本発明の一実施例
である第２図の絶縁ゲート型゛罐界効果トランジスタの
作製工程順断面図である。 ｌはＮ型エピ層、２はＮ型半導体基板、３はＰ型ノチャ
４ ｎ１ｌｆｔ域、３ ａはＰ型チャネルベース領域、
４はＮ餉ンース領域、５はＰ＋Ｗつき出しぺ穢土の薄い
ゲート酸化膜、６ｂはソース側のゲート酸化膜、６ｃは
ドレイン側のゲート酸化膜、７＋ ｉＮ型多結晶シリコンゲート４４４．７ｍ、７ｂ。 ７Ｃ各々は禿ヤネル須域七、ソース側、ドレイン側の多
結晶シリコンゲート電極（７＆はｐ＋ ａ、７ｂ、７ｃ
は１１型八８はパッシベーション膜、９はソース電極、
ｌｏはドレイ／電極、１１ばｐ ）ｆｌｙ羊導体域板、
１２は基板電極である。
トランジスタの例を示す断面図、第２図は不発明番こよ
るｎチャネル縦型絶縁ゲート型電界効果トランジスタの
一実施例を示す断面図、第３図は本発明１こよるｎチャ
ネル横型絶縁ゲート型電界効果トランジスタの一実施例
を示す断面図、第４図乃至第１θ図は本発明の一実施例
である第２図の絶縁ゲート型゛罐界効果トランジスタの
作製工程順断面図である。 ｌはＮ型エピ層、２はＮ型半導体基板、３はＰ型ノチャ
４ ｎ１ｌｆｔ域、３ ａはＰ型チャネルベース領域、
４はＮ餉ンース領域、５はＰ＋Ｗつき出しぺ穢土の薄い
ゲート酸化膜、６ｂはソース側のゲート酸化膜、６ｃは
ドレイン側のゲート酸化膜、７＋ ｉＮ型多結晶シリコンゲート４４４．７ｍ、７ｂ。 ７Ｃ各々は禿ヤネル須域七、ソース側、ドレイン側の多
結晶シリコンゲート電極（７＆はｐ＋ ａ、７ｂ、７ｃ
は１１型八８はパッシベーション膜、９はソース電極、
ｌｏはドレイ／電極、１１ばｐ ）ｆｌｙ羊導体域板、
１２は基板電極である。
Claims (3)
- （１）第１導電型キャリアを導通する絶縁ゲート型電界
効果トランジスタのゲート絶縁膜上に配置するゲート電
極として第１導電型多結晶シリコンを用い、チャネル領
域上の前記ゲート電極の部分を第２導電型多結晶シリコ
ンとするゲート構造よりなる絶縁ゲート型電界効果トラ
ンジスタ。 - （２）第１導電型キャリアを導通する絶縁ゲート型電界
効果トランジスタのゲート絶縁膜は、チャネル領域上の
みを薄くして、ソース領域側のゲート絶縁膜およびドレ
イン領域側のゲート絶縁膜を前記チャネル領域上のゲー
ト絶縁膜より厚くして成る第１項記載の絶縁ゲート型電
界効果トランジスタ。 - （３）ゲート絶縁膜をチャネル領域と該チャネル領域よ
り不純物濃度の高いソース領域の表面を同時に熱酸化す
ることにより得られるゲート酸化膜で形成して成る第１
項又は第２項記載の絶縁ゲート型電界効果トランジスタ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187921A JPS6247163A (ja) | 1985-08-27 | 1985-08-27 | 絶縁ゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187921A JPS6247163A (ja) | 1985-08-27 | 1985-08-27 | 絶縁ゲ−ト型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6247163A true JPS6247163A (ja) | 1987-02-28 |
Family
ID=16214532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60187921A Pending JPS6247163A (ja) | 1985-08-27 | 1985-08-27 | 絶縁ゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6247163A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290077A (ja) * | 1989-04-28 | 1990-11-29 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| US5291050A (en) * | 1990-10-31 | 1994-03-01 | Fuji Electric Co., Ltd. | MOS device having reduced gate-to-drain capacitance |
| JP2001156288A (ja) * | 1999-11-25 | 2001-06-08 | Toyota Motor Corp | 半導体装置 |
| US7619489B2 (en) | 1999-09-20 | 2009-11-17 | Nec Corporation | Semiconductor integrated circuit |
| JP2013201401A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| WO2015033406A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社日立製作所 | 半導体装置およびその製造方法、電力変換装置ならびに鉄道車両 |
-
1985
- 1985-08-27 JP JP60187921A patent/JPS6247163A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02290077A (ja) * | 1989-04-28 | 1990-11-29 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| US5291050A (en) * | 1990-10-31 | 1994-03-01 | Fuji Electric Co., Ltd. | MOS device having reduced gate-to-drain capacitance |
| US7619489B2 (en) | 1999-09-20 | 2009-11-17 | Nec Corporation | Semiconductor integrated circuit |
| US8178974B2 (en) | 1999-09-20 | 2012-05-15 | Nec Corporation | Microstrip structure including a signal line with a plurality of slit holes |
| JP2001156288A (ja) * | 1999-11-25 | 2001-06-08 | Toyota Motor Corp | 半導体装置 |
| JP4635286B2 (ja) * | 1999-11-25 | 2011-02-23 | トヨタ自動車株式会社 | 半導体装置 |
| JP2013201401A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| US9324860B2 (en) | 2012-03-26 | 2016-04-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| WO2015033406A1 (ja) * | 2013-09-04 | 2015-03-12 | 株式会社日立製作所 | 半導体装置およびその製造方法、電力変換装置ならびに鉄道車両 |
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