JPH0236569A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0236569A JPH0236569A JP18710188A JP18710188A JPH0236569A JP H0236569 A JPH0236569 A JP H0236569A JP 18710188 A JP18710188 A JP 18710188A JP 18710188 A JP18710188 A JP 18710188A JP H0236569 A JPH0236569 A JP H0236569A
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicon layer
- polycrystalline silicon
- type semiconductor
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置こ関し、特に接合型電界効果トラン
ジスタ（以下Ｊ−ＦＥＴと呼ぶ）のソース領域及びドレ
イン領域と金属配線のコンタクトの取り方に関する。
ジスタ（以下Ｊ−ＦＥＴと呼ぶ）のソース領域及びドレ
イン領域と金属配線のコンタクトの取り方に関する。
従来この種のＪ−ＦＥＴは第３図に示すように、ソース
領域５及びドレイン領域６に直接アルミニウム配線９を
施す構造となっていた。
領域５及びドレイン領域６に直接アルミニウム配線９を
施す構造となっていた。
最近、Ｊ−ＦＥＴにおいてはオーディオ用途等で高周波
特性の良いものが求められており、接合容量を小さくす
るためにパターンを微細化する必要がある。すなわち、
ゲート長を０．８〜１．５μｍ、ソース領域及びドレイ
ン領域の巾を１．５〜４．０μｍぐらいの寸法におさえ
る必要がある。
特性の良いものが求められており、接合容量を小さくす
るためにパターンを微細化する必要がある。すなわち、
ゲート長を０．８〜１．５μｍ、ソース領域及びドレイ
ン領域の巾を１．５〜４．０μｍぐらいの寸法におさえ
る必要がある。
上述した従来のＪ−ＦＥＴはソース領域５及びドレイン
領域６に直接アルミニウム配線９を施す構造となってい
るため、ソース領域５及びドレイン領域６の内側にアル
ミニウム配線９とコンタクトを取るための領域（以下コ
ンタクト領域と呼ぶ）をリソグラフィー技術（以下ＰＲ
と呼ぶ）を用いて開口しなければならないが、上述した
パターンの微細化に伴い、ソース領域５及びドレイン領
域６の内側にコンタクト領域１０を形成することが非常
に難しくなってきており、製造上の歩留が悪くなるとい
う欠点がある。
領域６に直接アルミニウム配線９を施す構造となってい
るため、ソース領域５及びドレイン領域６の内側にアル
ミニウム配線９とコンタクトを取るための領域（以下コ
ンタクト領域と呼ぶ）をリソグラフィー技術（以下ＰＲ
と呼ぶ）を用いて開口しなければならないが、上述した
パターンの微細化に伴い、ソース領域５及びドレイン領
域６の内側にコンタクト領域１０を形成することが非常
に難しくなってきており、製造上の歩留が悪くなるとい
う欠点がある。
また、この構造によりパターンの微細化が制約を受けて
いる。すなわち、電流密度やＰＲ上の制約から１．５〜
４．０μｍ巾のソース領域５及びドレイン領域６の内側
に１．０〜３．０μｍ巾ぐらいのコンタクト領域１０を
形成する必要があるため、ソース領域５及びドレイン領
域６とそれぞれのコンタクト領域１０のズレの精度を０
．５μｍ 以下ニおさえなくてはならないからである。
いる。すなわち、電流密度やＰＲ上の制約から１．５〜
４．０μｍ巾のソース領域５及びドレイン領域６の内側
に１．０〜３．０μｍ巾ぐらいのコンタクト領域１０を
形成する必要があるため、ソース領域５及びドレイン領
域６とそれぞれのコンタクト領域１０のズレの精度を０
．５μｍ 以下ニおさえなくてはならないからである。
このことはウェハース径が大きくなればなるほど不利に
なるし、ＰＲに使用するマスクの精度も非常に厳しいも
のが必要となり、マスク単価も高くなるため、ペレット
原価低減の大きな支障ともなっている。
なるし、ＰＲに使用するマスクの精度も非常に厳しいも
のが必要となり、マスク単価も高くなるため、ペレット
原価低減の大きな支障ともなっている。
本発明のＪ−ＦＥＴにおいてはソース領域及びドレイン
領域とアルミニウム配線との間に多結晶シリコン層をは
さみ、この多結晶シリコン層にコンタクト領域を形成し
ているので、ソース領域及びドレイン領域よりも大きい
コンタクト領域を有することができる。
領域とアルミニウム配線との間に多結晶シリコン層をは
さみ、この多結晶シリコン層にコンタクト領域を形成し
ているので、ソース領域及びドレイン領域よりも大きい
コンタクト領域を有することができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す縦断面図である。Ｐ型
半導体基板１上にＰ＋型半導体領域３が設けられ、この
Ｐ＋型半導体領域３内にｎ型半導体領域２が設けられて
いる。ｎ型半導体領域２にはＰ＋半導体領域がゲート領
域４として設けられている。このゲート領域４の両側に
はｎ＋半導体領域がそれぞれソース領域５、ドレイン領
域６として設けられている。このｎ４型半導体領域であ
るソース領域５及びドレイン領域６は多結晶シリコン層
８を介して拡散またはイオン注入で形成され、この多結
晶シリコン層８上にアルミニウム配線９とのコンタクト
を取るコンタクト領域１０が形成される。
半導体基板１上にＰ＋型半導体領域３が設けられ、この
Ｐ＋型半導体領域３内にｎ型半導体領域２が設けられて
いる。ｎ型半導体領域２にはＰ＋半導体領域がゲート領
域４として設けられている。このゲート領域４の両側に
はｎ＋半導体領域がそれぞれソース領域５、ドレイン領
域６として設けられている。このｎ４型半導体領域であ
るソース領域５及びドレイン領域６は多結晶シリコン層
８を介して拡散またはイオン注入で形成され、この多結
晶シリコン層８上にアルミニウム配線９とのコンタクト
を取るコンタクト領域１０が形成される。
このため、コンタクト領域１０の大きさはソース領域５
及びドレイン領域６の大きさに制約されることなくソー
ス領域５及びドレイン領域６よりも大きく取九るし、コ
ンタクト領域１０とソース領域５及び（ζレイン領域６
とのズレ精度の制約も１．０μｍぐらいまで緩和される
。
及びドレイン領域６の大きさに制約されることなくソー
ス領域５及びドレイン領域６よりも大きく取九るし、コ
ンタクト領域１０とソース領域５及び（ζレイン領域６
とのズレ精度の制約も１．０μｍぐらいまで緩和される
。
なお、ゲート領域４はＰ＋型半導体領域３と電気的に接
続されている。また表面は酸化膜７で覆われている。
続されている。また表面は酸化膜７で覆われている。
第２図は本発明の他の実施例の縦断面図である。
前述した一実施例と同様にソース領域５及びドレイン領
域６とアルミニウム配線９との間に多結晶シリコン層８
を有し、この多結晶シリコン帰８上にコンタクト領域１
０を形成するが、この実施例ではバッンベーション膜と
して酸化膜γ上に窒化膜１１を有しているため、外部か
らの水分の侵入を防ぎ、半導体装置の信頼性の向上でき
るという利点がある。
域６とアルミニウム配線９との間に多結晶シリコン層８
を有し、この多結晶シリコン帰８上にコンタクト領域１
０を形成するが、この実施例ではバッンベーション膜と
して酸化膜γ上に窒化膜１１を有しているため、外部か
らの水分の侵入を防ぎ、半導体装置の信頼性の向上でき
るという利点がある。
以上説明したように、本発明はソース領域及びドレイン
領域とアルミニウム配線との間に多結晶シリコン層をは
さみ、この多結晶シリコン層にコンタクト領域を形成す
ることで、コンタクト領域の大きさがソース領域及びド
レイン領域の大きさに制約されないため、コンタクト領
域の大きさをソース領域及びドレイン領域の大きさより
も大きく取れるし、コンタクト領域とソース領域及びド
レイン領域とのズレの精度もある程度緩和できるため、
製造上の歩留を向上できるしウェハース大口径化の際に
も有利であるという効果がある。
領域とアルミニウム配線との間に多結晶シリコン層をは
さみ、この多結晶シリコン層にコンタクト領域を形成す
ることで、コンタクト領域の大きさがソース領域及びド
レイン領域の大きさに制約されないため、コンタクト領
域の大きさをソース領域及びドレイン領域の大きさより
も大きく取れるし、コンタクト領域とソース領域及びド
レイン領域とのズレの精度もある程度緩和できるため、
製造上の歩留を向上できるしウェハース大口径化の際に
も有利であるという効果がある。
第１図は本発明の一実施例を示す間断面図、第２図は本
発明の他の実施例を示す縦断面図、第３図は従来のＪ−
ＦＩＥＴの縦断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ｎ型半
導体領域、３・・・・・・Ｐ＋型半導体領域、４・・・
・・ケート領域（Ｐ＋型半導体領域）、５・・・・・・
ソース領域（ｎ＋型半導体領域）、６・・・・・・ドレ
イン領域（ｎ＋型半導体領域）、７・・・・・・酸化膜
、８・・・・・・多結晶シリコン層、９・・・・・・ア
ルミニウム配線、１０・・・・・・コンタクト領域、１
１・・・・・・窒化膜。 代理人 弁理士 内 原 晋
発明の他の実施例を示す縦断面図、第３図は従来のＪ−
ＦＩＥＴの縦断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ｎ型半
導体領域、３・・・・・・Ｐ＋型半導体領域、４・・・
・・ケート領域（Ｐ＋型半導体領域）、５・・・・・・
ソース領域（ｎ＋型半導体領域）、６・・・・・・ドレ
イン領域（ｎ＋型半導体領域）、７・・・・・・酸化膜
、８・・・・・・多結晶シリコン層、９・・・・・・ア
ルミニウム配線、１０・・・・・・コンタクト領域、１
１・・・・・・窒化膜。 代理人 弁理士 内 原 晋
Claims (1)
- 半導体基板の一主面に設けられた一導電型の第１の半導
体領域と、該第１の半導体領域の一主面に設けられた他
の導電型のソース領域及びドレイン領域と、前記第１の
半導体領域上に設けられた絶縁膜と、該絶縁膜に前記ソ
ース領域及び前記ドレイン領域をそれぞれ露出して設け
られた第１及び第２の開孔部と、前記ソース領域より前
記第１の開孔部を介して前記絶縁膜上に延在して設けら
れた第１の多結晶シリコン層と、前記ドレイン領域より
前記第２の開孔部を介して前記絶縁膜上に延在して設け
られた第２の多結晶シリコン層と、前記第１の多結晶シ
リコン層及び前記第２の多結晶シリコン層にそれれぞれ
接続して設けられた金属配線とを有することを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18710188A JPH0236569A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18710188A JPH0236569A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0236569A true JPH0236569A (ja) | 1990-02-06 |
Family
ID=16200124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18710188A Pending JPH0236569A (ja) | 1988-07-26 | 1988-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0236569A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244577A (en) * | 1975-10-06 | 1977-04-07 | Sony Corp | Junction type field effect transistor |
| JPS5258360A (en) * | 1975-11-10 | 1977-05-13 | Toshiba Corp | Production of semiconductor device |
| JPS5544713A (en) * | 1978-09-26 | 1980-03-29 | Toshiba Corp | Semiconductor device |
| JPS5759379A (en) * | 1980-09-27 | 1982-04-09 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6242522A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-07-26 JP JP18710188A patent/JPH0236569A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5244577A (en) * | 1975-10-06 | 1977-04-07 | Sony Corp | Junction type field effect transistor |
| JPS5258360A (en) * | 1975-11-10 | 1977-05-13 | Toshiba Corp | Production of semiconductor device |
| JPS5544713A (en) * | 1978-09-26 | 1980-03-29 | Toshiba Corp | Semiconductor device |
| JPS5759379A (en) * | 1980-09-27 | 1982-04-09 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6242522A (ja) * | 1985-08-20 | 1987-02-24 | Fujitsu Ltd | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4074304A (en) | Semiconductor device having a miniature junction area and process for fabricating same | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JPS6113661A (ja) | 半導体装置およびその製造方法 | |
| JP2667465B2 (ja) | 半導体装置 | |
| US6358782B1 (en) | Method of fabricating a semiconductor device having a silicon-on-insulator substrate and an independent metal electrode connected to the support substrate | |
| KR100268634B1 (ko) | 미세패턴에 적합한 리이드도체를 갖는 soi구조의 반도체장치 | |
| JPH0236569A (ja) | 半導体装置 | |
| JPH09167838A (ja) | 半導体装置及びその製造方法 | |
| JP2000196102A (ja) | 半導体装置およびその製造方法 | |
| JP3526090B2 (ja) | 半導体装置の製造方法 | |
| JPH04192368A (ja) | 縦チャンネルｆｅｔ | |
| JPS5856472A (ja) | 半導体装置の製造方法 | |
| JPH09102604A (ja) | 半導体装置 | |
| JPH0227737A (ja) | 半導体装置の製造方法 | |
| JPS5838939B2 (ja) | 集積回路 | |
| JPH056965A (ja) | 半導体集積回路及びその製造方法 | |
| JPS58197882A (ja) | 半導体装置の製造方法 | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JP2990288B2 (ja) | ゲートアレイ | |
| JPH0834245B2 (ja) | 半導体装置の製造方法 | |
| JPH0732192B2 (ja) | 半導体装置の製造方法 | |
| JPH03276680A (ja) | 半導体装置およびその製造方法 | |
| JPS6386467A (ja) | 半導体装置 | |
| JPH01307269A (ja) | 半導体装置 | |
| JPS62105473A (ja) | 半導体装置 |