JPH0644576B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0644576B2 JPH0644576B2 JP58003801A JP380183A JPH0644576B2 JP H0644576 B2 JPH0644576 B2 JP H0644576B2 JP 58003801 A JP58003801 A JP 58003801A JP 380183 A JP380183 A JP 380183A JP H0644576 B2 JPH0644576 B2 JP H0644576B2
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Links
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- 239000010408 film Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 12
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- 239000010409 thin film Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- Engineering & Computer Science (AREA)
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 本発明は半導体装置に関し、特に金属・半導体接触のゲ
ート電極を有する電界効果トランジスタに関する。
ート電極を有する電界効果トランジスタに関する。
従来、GaAsのＭＥＳＦＥＴ（Metal Semicorductor Fiel
d Effect Transistor）はゲート長の短縮により高速化
が図られている。しかしゲートとソース及びドレイン間
の表面空乏層に起因する寄生抵抗、及びゲート長の短縮
に伴なうゲート配線抵抗の増大はＭＥＳＦＥＴの高速化
を妨げている。ゲートとソース及びドレインは自己整合
で形成されていないため、ゲートとソース及びドレイン
間の距離を余り短縮することができない。また従来の光
学露光技術及びエッチング技術の制御性の限界から、0.
5μｍ以下の寸法制御は困難である。従って表面空乏層
の影響が全くなく、ゲートとソース及びドレインを自己
整合で形成でき、ゲート配線抵抗を低くでき、従来技術
においても0.5μｍ以下のゲート長を容易に実現できる
ＭＥＳＦＥＴの構造が望まれている。
d Effect Transistor）はゲート長の短縮により高速化
が図られている。しかしゲートとソース及びドレイン間
の表面空乏層に起因する寄生抵抗、及びゲート長の短縮
に伴なうゲート配線抵抗の増大はＭＥＳＦＥＴの高速化
を妨げている。ゲートとソース及びドレインは自己整合
で形成されていないため、ゲートとソース及びドレイン
間の距離を余り短縮することができない。また従来の光
学露光技術及びエッチング技術の制御性の限界から、0.
5μｍ以下の寸法制御は困難である。従って表面空乏層
の影響が全くなく、ゲートとソース及びドレインを自己
整合で形成でき、ゲート配線抵抗を低くでき、従来技術
においても0.5μｍ以下のゲート長を容易に実現できる
ＭＥＳＦＥＴの構造が望まれている。
第１図は従来のＭＥＳＦＥＴの一例の断面図である。
第１図において、１は半絶縁性基板、２は動作層とする
べく基板１にエピタキシャル成長して形成した一導電型
を有する不純物含有層、３は動作層２とショットキ接触
を形成しゲート電極となる第１の金属膜、４は動作層２
とオーミック接触を形成しソース電極及びドレイン電極
となる第２の金属膜である。
べく基板１にエピタキシャル成長して形成した一導電型
を有する不純物含有層、３は動作層２とショットキ接触
を形成しゲート電極となる第１の金属膜、４は動作層２
とオーミック接触を形成しソース電極及びドレイン電極
となる第２の金属膜である。
ＭＥＳＦＥＴは、ソースより動作層を通りドレインに流
れ込む電流を、ゲート電極下のチャネル幅を変えて制御
するデバイスである。第１図で示す従来構造では、電流
の流れる動作層２のゲートとソース及びドレイン間表面
が露出しているため、この部分では表面空乏層が動作層
内部に広がり電流の流れを妨げて寄生抵抗を増加させ
る。また、ゲート長を短くしてゆくとそれに反比例して
ゲート配線抵抗が増加し、さらにゲート金属の断線に到
る場合もある。従って、従来構造のＭＥＳＦＥＴでは高
速動作を実現するのは困難であるという欠点があった。
れ込む電流を、ゲート電極下のチャネル幅を変えて制御
するデバイスである。第１図で示す従来構造では、電流
の流れる動作層２のゲートとソース及びドレイン間表面
が露出しているため、この部分では表面空乏層が動作層
内部に広がり電流の流れを妨げて寄生抵抗を増加させ
る。また、ゲート長を短くしてゆくとそれに反比例して
ゲート配線抵抗が増加し、さらにゲート金属の断線に到
る場合もある。従って、従来構造のＭＥＳＦＥＴでは高
速動作を実現するのは困難であるという欠点があった。
本発明の目的は、上記欠点を除去し表面空乏層の影響が
全くなく、ゲートとソース及びドレインとが自己整合で
形成でき、ゲート配線抵抗が低く、ゲート長の短縮が容
易なＭＥＳＦＥＴを有する半導体装置を提供することに
ある。
全くなく、ゲートとソース及びドレインとが自己整合で
形成でき、ゲート配線抵抗が低く、ゲート長の短縮が容
易なＭＥＳＦＥＴを有する半導体装置を提供することに
ある。
本発明によれば、半絶縁性基板表面に設けた高濃度不純
物含有の一導電型のソース及びドレイン領域と、該ソー
ス及びドレイン領域上に設けられた絶縁膜と、前記ソー
ス領域上の絶縁膜から該ソース領域と前記ドレイン領域
との間の前記半絶縁性基板表面を経て該ドレイン領域上
の絶縁膜にかけて形成された薄膜の一導電型動作層と、
該動作層上にＴ型ゲート電極の下部表面全体が該動作層
と密着して設けられ、かつ該動作層とショットキ接触を
する金属膜から成る前記Ｔ型ゲート電極と、前記絶縁膜
に設けられた開口部を通して前記ソース及びドレイン領
域にオーミック接触して形成されるソース及びドレイン
電極とを含むことを特徴とする半導体装置が得られる。
物含有の一導電型のソース及びドレイン領域と、該ソー
ス及びドレイン領域上に設けられた絶縁膜と、前記ソー
ス領域上の絶縁膜から該ソース領域と前記ドレイン領域
との間の前記半絶縁性基板表面を経て該ドレイン領域上
の絶縁膜にかけて形成された薄膜の一導電型動作層と、
該動作層上にＴ型ゲート電極の下部表面全体が該動作層
と密着して設けられ、かつ該動作層とショットキ接触を
する金属膜から成る前記Ｔ型ゲート電極と、前記絶縁膜
に設けられた開口部を通して前記ソース及びドレイン領
域にオーミック接触して形成されるソース及びドレイン
電極とを含むことを特徴とする半導体装置が得られる。
次に、本発明の実施例について図面を用いて説明する。
第２図は、本発明の一実施例の断面図である。
半絶縁性単結晶基板１１の表面に一導電型不純物を高濃
度に含有する半導体層１２を形成し、その上に第１の絶
縁模１３を被着する。ゲートを形成する領域の第１の絶
縁膜１３と半導体層１２とを選択除去して半導体層１２
を分離し、ソース及びドレイン領域１２とする。次に動
作層となる一導電型半導体層１４を等方的に成長させ、
その上にこの半導体層１４とショットキ接触をする金属
層１５を設ける。半導体層１４は基板１１上では単結
晶、第１の絶縁膜１３上では多結晶である。次に選択除
去して動作層１４、ゲート電極１５とする。次に第２の
絶縁膜１６を被着し、ソース及びドレイン領域１２と接
続するための開口を設ける。次にオーミック接触の金属
層を被着させ、選択除去してソース及びドレイン電極１
７を形成する。
度に含有する半導体層１２を形成し、その上に第１の絶
縁模１３を被着する。ゲートを形成する領域の第１の絶
縁膜１３と半導体層１２とを選択除去して半導体層１２
を分離し、ソース及びドレイン領域１２とする。次に動
作層となる一導電型半導体層１４を等方的に成長させ、
その上にこの半導体層１４とショットキ接触をする金属
層１５を設ける。半導体層１４は基板１１上では単結
晶、第１の絶縁膜１３上では多結晶である。次に選択除
去して動作層１４、ゲート電極１５とする。次に第２の
絶縁膜１６を被着し、ソース及びドレイン領域１２と接
続するための開口を設ける。次にオーミック接触の金属
層を被着させ、選択除去してソース及びドレイン電極１
７を形成する。
動作層１４の厚さを0.1〜0.2μｍ程度の厚さとし、ゲー
ト領域の開口寸法を0.5μｍとすれば、ゲート長は0.1〜
0.3μｍとなり、容易に短いゲート長のＭＥＳＦＥＴを
製造することができる。
ト領域の開口寸法を0.5μｍとすれば、ゲート長は0.1〜
0.3μｍとなり、容易に短いゲート長のＭＥＳＦＥＴを
製造することができる。
上記実施例において、キャリアの流れを妨げる表面空乏
層はソース及びドレイン領域１２が第１の絶縁膜１３と
接する部分にのみ形成されるが、ソース及びドレイン領
域１２の不純物濃度を１Ｘ1019cm-3程度とすれば表面空
乏層の厚さは100Å以下となり、ソース及びドレイン領
域１２の厚さ（〜0.5μｍ）に比べて無視できるもので
ある。また、ゲートとソース及びドレインは自己整合で
形成されるため、これらの距離は0.1〜0.2μｍと短くな
る。そして、ゲートとソースおよびドレイン間は不純物
濃度の低い動作層１４が存在するため耐圧も高い。
層はソース及びドレイン領域１２が第１の絶縁膜１３と
接する部分にのみ形成されるが、ソース及びドレイン領
域１２の不純物濃度を１Ｘ1019cm-3程度とすれば表面空
乏層の厚さは100Å以下となり、ソース及びドレイン領
域１２の厚さ（〜0.5μｍ）に比べて無視できるもので
ある。また、ゲートとソース及びドレインは自己整合で
形成されるため、これらの距離は0.1〜0.2μｍと短くな
る。そして、ゲートとソースおよびドレイン間は不純物
濃度の低い動作層１４が存在するため耐圧も高い。
さらに、ゲート電極の構造は、キャリアの流れの制御に
関与するゲート電極下部の長さ（ゲート長）は短く、上
部では幅が広くなっているため、ゲート長を短くしても
ゲート配線抵抗はほとんど増加しない。ゲート電極とし
てＡｌを用い、ゲート長0.2μｍ、ゲート電極上部の長
さ４μｍ、厚さ１μｍのゲート電極構造で、単位ゲート
幅当り6.8×１０-3／μｍが得られ、ゲート長0.2μ
ｍ、ゲート幅３００μｍでゲート配線抵抗２Ω以下が得
られる。またゲートとソース及びドレイン間の寄生容量
は、これらの間に第１の絶縁膜１３と第１の絶縁膜上に
形成して多結晶化し高抵抗となった動作層１４が存在す
るので小さい。従って、高速動作が可能なＭＥＳＦＥＴ
が得られる。
関与するゲート電極下部の長さ（ゲート長）は短く、上
部では幅が広くなっているため、ゲート長を短くしても
ゲート配線抵抗はほとんど増加しない。ゲート電極とし
てＡｌを用い、ゲート長0.2μｍ、ゲート電極上部の長
さ４μｍ、厚さ１μｍのゲート電極構造で、単位ゲート
幅当り6.8×１０-3／μｍが得られ、ゲート長0.2μ
ｍ、ゲート幅３００μｍでゲート配線抵抗２Ω以下が得
られる。またゲートとソース及びドレイン間の寄生容量
は、これらの間に第１の絶縁膜１３と第１の絶縁膜上に
形成して多結晶化し高抵抗となった動作層１４が存在す
るので小さい。従って、高速動作が可能なＭＥＳＦＥＴ
が得られる。
本発明においては、基板１１とソース及びドレイン領域
１２並びに動作層１４が同一半導体でなく、異種半導体
であっても良い。例えば、基板１１に高抵抗のＡｌＧａ
Ａｓを用い、ソース及びドレイン領域１２にn+-GaAs、
動作層１４にn-GaAsを用いれば、ヘテロバッファのＭＥ
ＳＦＥＴが得られる。また第１の絶縁膜１３と第２の絶
縁膜１６とは同一材質でも異種材質でも良い。
１２並びに動作層１４が同一半導体でなく、異種半導体
であっても良い。例えば、基板１１に高抵抗のＡｌＧａ
Ａｓを用い、ソース及びドレイン領域１２にn+-GaAs、
動作層１４にn-GaAsを用いれば、ヘテロバッファのＭＥ
ＳＦＥＴが得られる。また第１の絶縁膜１３と第２の絶
縁膜１６とは同一材質でも異種材質でも良い。
以上詳細に説明したように、本発明によれば、ゲートと
ソース及びドレインが自己整合し、ゲート配線抵抗が低
く、ゲート長が短いＭＥＳＦＥＴを有する半導体装置が
得られるのでその効果は大きい。
ソース及びドレインが自己整合し、ゲート配線抵抗が低
く、ゲート長が短いＭＥＳＦＥＴを有する半導体装置が
得られるのでその効果は大きい。
第１図は従来のＭＥＳＦＥＴの一例の断面図、第２図は
本発明の一実施例の断面図である。 １……半絶縁性基板、２……動作層、３……第１の金属
膜（ゲート電極）、４……第２の金属膜（ソース及びド
レイン電極）、１１……半絶縁性基板、１２……ソース
及びドレイン領域、１３……第１の絶縁膜、１４……動
作層、１５……ゲート電極、１６……第２の絶縁膜、１
７……ソース及びドレイン電極。
本発明の一実施例の断面図である。 １……半絶縁性基板、２……動作層、３……第１の金属
膜（ゲート電極）、４……第２の金属膜（ソース及びド
レイン電極）、１１……半絶縁性基板、１２……ソース
及びドレイン領域、１３……第１の絶縁膜、１４……動
作層、１５……ゲート電極、１６……第２の絶縁膜、１
７……ソース及びドレイン電極。
Claims (1)
- 【請求項１】半絶縁性基板表面に設けた高濃度不純物含
有の一導電型のソース及びドレイン領域と、該ソース及
びドレイン領域上に設けられた絶縁膜と、前記ソース領
域上の絶縁膜から該ソース領域と前記ドレイン領域との
間の前記半絶縁性基板表面を経て該ドレイン領域上の絶
縁膜にかけて形成された薄膜の一導電型動作層と、該動
作層上にＴ型ゲート電極の下部表面全体が該動作層と密
着して設けられ、かつ該動作層とショットキ接触をする
金属膜から成る前記Ｔ型ゲート電極と、前記絶縁膜に設
けられた開口部を通して前記ソース及びドレイン領域に
オーミック接触して形成されるソース及びドレイン電極
とを含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003801A JPH0644576B2 (ja) | 1983-01-13 | 1983-01-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003801A JPH0644576B2 (ja) | 1983-01-13 | 1983-01-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127870A JPS59127870A (ja) | 1984-07-23 |
| JPH0644576B2 true JPH0644576B2 (ja) | 1994-06-08 |
Family
ID=11567296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003801A Expired - Lifetime JPH0644576B2 (ja) | 1983-01-13 | 1983-01-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644576B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166774A (ja) * | 1982-03-29 | 1983-10-01 | Oki Electric Ind Co Ltd | シヨツトキ接合形化合物半導体電界効果トランジスタの製造方法 |
-
1983
- 1983-01-13 JP JP58003801A patent/JPH0644576B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59127870A (ja) | 1984-07-23 |
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