JPS58101466A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58101466A JPS58101466A JP20018381A JP20018381A JPS58101466A JP S58101466 A JPS58101466 A JP S58101466A JP 20018381 A JP20018381 A JP 20018381A JP 20018381 A JP20018381 A JP 20018381A JP S58101466 A JPS58101466 A JP S58101466A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１％に高速でかつ相互コンダクタンスの大きな
電界効果トランジスタを実現する半導体装置の製造方法
に関する。
電界効果トランジスタを実現する半導体装置の製造方法
に関する。
従来のショットキ・バリア・ゲート電界効果トランジス
タは、第１図に示すように、ゲート金属３とソース領域
５．ドレイン領域７を別々にホトエツチング技術を用い
て形成してい九。その丸めゲート金属３とソース領域５
．およびドレイン領域７との距離をそれぞれ少なくとも
１＃ｍ以上離す必要があり、ゲート・ソース間およびゲ
ート・ドレイン間の抵抗が大きくなって、速度および相
互コンダクタンスを低下させる欠点が存した。
タは、第１図に示すように、ゲート金属３とソース領域
５．ドレイン領域７を別々にホトエツチング技術を用い
て形成してい九。その丸めゲート金属３とソース領域５
．およびドレイン領域７との距離をそれぞれ少なくとも
１＃ｍ以上離す必要があり、ゲート・ソース間およびゲ
ート・ドレイン間の抵抗が大きくなって、速度および相
互コンダクタンスを低下させる欠点が存した。
本発明の目的は、上記欠点のない高性能の電界効果トラ
ンジスタを実現する半導体装置の製造方法を提供するこ
とにある。
ンジスタを実現する半導体装置の製造方法を提供するこ
とにある。
上記目的を達成する丸めの本発明の構成は、化合物半導
体基板上にゲート金属を形成し、鎖金属をマスクとして
用いてソース、ドレイン各部分のイオン打込みを行ない
１次いで、上記ゲート金属をマスクとして用いてレーザ
アニール工程を行なうことにある。
体基板上にゲート金属を形成し、鎖金属をマスクとして
用いてソース、ドレイン各部分のイオン打込みを行ない
１次いで、上記ゲート金属をマスクとして用いてレーザ
アニール工程を行なうことにある。
上記ゲート金属はイオン打込みおよびレーザ照射に関し
それぞれマスク作用を呈するが、その物理的原塩は全く
別個のものである。すなわち、イは反射せしめて照射に
よる発熱効果を阻止してゲート金属の昇温による劣化を
防止させ九ものであるからである。
それぞれマスク作用を呈するが、その物理的原塩は全く
別個のものである。すなわち、イは反射せしめて照射に
よる発熱効果を阻止してゲート金属の昇温による劣化を
防止させ九ものであるからである。
第２図は本発明を用いて形成された半導体装置の概略断
面図である。符号は第１図と同じである。
面図である。符号は第１図と同じである。
図において、電界効果トランジスタのゲート３とソース
５１ ドレイン７ｔセルフ・アライン構造トし、ゲート
・ソース間、ゲート・ドレイン間の抵抗が減少される。
５１ ドレイン７ｔセルフ・アライン構造トし、ゲート
・ソース間、ゲート・ドレイン間の抵抗が減少される。
以下図を用いて製造方法を述べる。
１１３図に示すように、基板１上に能動層２を形成し喪
中導体にゲート金属３を形成する。このゲート金属３を
マスクとしてイオン打込み１１を行ないソース領域５′
、ドレイン領域７′を形成する０次に再びゲート金属３
をマスクとし、レーザ光１２（６るいは電子ビーム、イ
オンビームでも全く同じである）を照射することによっ
てリース・ドレイン領域のアニーリングを行ない打込み
不純−を活性化する。この時ゲート金属３はアニールす
るためのビーム（レーザ等）を十分く反射するのでゲー
ト金属の温度上昇は抑えられ、ショットキ接合の劣化は
ない。次にリース電極４．ドレイン電極６を形成して前
述の＠２図のように電界効果トランジスタを完成する。
中導体にゲート金属３を形成する。このゲート金属３を
マスクとしてイオン打込み１１を行ないソース領域５′
、ドレイン領域７′を形成する０次に再びゲート金属３
をマスクとし、レーザ光１２（６るいは電子ビーム、イ
オンビームでも全く同じである）を照射することによっ
てリース・ドレイン領域のアニーリングを行ない打込み
不純−を活性化する。この時ゲート金属３はアニールす
るためのビーム（レーザ等）を十分く反射するのでゲー
ト金属の温度上昇は抑えられ、ショットキ接合の劣化は
ない。次にリース電極４．ドレイン電極６を形成して前
述の＠２図のように電界効果トランジスタを完成する。
ＷＮ２図は１本発明の他の実施ガを示す。この場合、ゲ
ート金属３は第５図２１．２２．２３に示すような三層
構造とするとなお一層効果的である。
ート金属３は第５図２１．２２．２３に示すような三層
構造とするとなお一層効果的である。
ここで第一層２３Ｆｉ牛導体に対してシ曹ット中・バリ
アを形成すると共に１第二層２２．ｉｌ三層２１よｐエ
ツチング速度の大きな材料を用いることによシ、ゲート
形成時にサイドエッチにより纂５図に示すような「かさ
」状の構造を作る。この構造を用いることにより、ゲー
ト電極とリース・ドレイン領域との接触を防ぐ。したが
って、ゲート耐圧の低化を防ぐためにソース・ドレイン
領域の表面濃度を下げる必要はない。第二層２２は高融
点金属を用いることによシ、レーザ・アニール時のゲー
ト金属の溶融を防ぐ、また第三層２１はアニーリングい
るビーム（レーザ、電子ビーム等）の反射率が大きい金
属を用いて、アニール時にゲート金属部分の温度ができ
るだけ上がらないようにする。
アを形成すると共に１第二層２２．ｉｌ三層２１よｐエ
ツチング速度の大きな材料を用いることによシ、ゲート
形成時にサイドエッチにより纂５図に示すような「かさ
」状の構造を作る。この構造を用いることにより、ゲー
ト電極とリース・ドレイン領域との接触を防ぐ。したが
って、ゲート耐圧の低化を防ぐためにソース・ドレイン
領域の表面濃度を下げる必要はない。第二層２２は高融
点金属を用いることによシ、レーザ・アニール時のゲー
ト金属の溶融を防ぐ、また第三層２１はアニーリングい
るビーム（レーザ、電子ビーム等）の反射率が大きい金
属を用いて、アニール時にゲート金属部分の温度ができ
るだけ上がらないようにする。
この構造を用い、かつレーザ等のビーム・アニールを用
いることによシ５．ゲート金属全体の温度はそれほど上
がらずにリース・ドレイン領域の７ニールを行なうこと
ができる。その九め、ゲート金属全体を高融点金属にす
る必要がなく、ゲート抵抗を増大させてトランジスタの
性能を低下させる恐れがない。
いることによシ５．ゲート金属全体の温度はそれほど上
がらずにリース・ドレイン領域の７ニールを行なうこと
ができる。その九め、ゲート金属全体を高融点金属にす
る必要がなく、ゲート抵抗を増大させてトランジスタの
性能を低下させる恐れがない。
また、ゲート金属とソース・ドレイン領域との接触を防
ぐために、サイド・エツチングを用いる代夛にプラズマ
酸化によりゲート金属の清面を酸化してもよい。以下１
本発明の具体的実施例につき述べる。
ぐために、サイド・エツチングを用いる代夛にプラズマ
酸化によりゲート金属の清面を酸化してもよい。以下１
本発明の具体的実施例につき述べる。
半絶縁性ＧＪＩＡ８結晶を前処場後、能動層を形成する
ため１００ＫｅＶ、５Ｘ１０”ｍ−”（ＤＳｉイオンを
打ち込み、１０００ Ａ ０ＣＶＤ Ｓ １０ｍ膜を保
幽膜として被着し８５０Ｃ２０分間の７ニールを行なう
。次にゲート金属としてＴＩを１０００人、そして、Ａ
ｕを３０００人それぞれ電子線加熱によシ蒸着する。こ
れにホトエツチング加工を施し、ホトレジスト全マスク
としてイオン・ミリングによｐ長さ１μｍのゲート金属
を形成する。
ため１００ＫｅＶ、５Ｘ１０”ｍ−”（ＤＳｉイオンを
打ち込み、１０００ Ａ ０ＣＶＤ Ｓ １０ｍ膜を保
幽膜として被着し８５０Ｃ２０分間の７ニールを行なう
。次にゲート金属としてＴＩを１０００人、そして、Ａ
ｕを３０００人それぞれ電子線加熱によシ蒸着する。こ
れにホトエツチング加工を施し、ホトレジスト全マスク
としてイオン・ミリングによｐ長さ１μｍのゲート金属
を形成する。
これに前述の第３図で示したように１５０ＫｅＶ。
Ｉ Ｘ １０ ”ａｍ−”のＳｔイオン打ち込みソース
・ドレイン領域を形成する。この時Ａｕはイオン打込み
の曳いマスクとなりゲート直下には８１は打込まれない
。
・ドレイン領域を形成する。この時Ａｕはイオン打込み
の曳いマスクとなりゲート直下には８１は打込まれない
。
次に前記第４図で示したように、これにＱスイッチＹＡ
Ｇレーザ光を照射しソース・ドレイン部分のアニールを
行なう。ゲート金属最上部のＡｕはレーザ光を良く反射
する丸め、ゲート金属部分の濃度はそれほど上がらず、
ゲート・ショットキ・バリアの特性は劣化せずに、ソー
ス・ドレイン部のみのアニールを行なうことができる１
次に全面に３５００人のＣＶ Ｄ Ｓ ｉｏｎ膜を被着
し、ホトエツチング技術とリフトオフ法を用いて、イー
ス・ドレイン領域５，７に人ｕ Ｇｅ −Ｎ ｉ−人Ｕ
のオーミック電極４．６を形成し、＜ｏｏｒ：を熱処理
を行なうことによりアロイして化合物半導体を用いたＦ
ＥＴＩＩＩ）ランジスタが形成される。
Ｇレーザ光を照射しソース・ドレイン部分のアニールを
行なう。ゲート金属最上部のＡｕはレーザ光を良く反射
する丸め、ゲート金属部分の濃度はそれほど上がらず、
ゲート・ショットキ・バリアの特性は劣化せずに、ソー
ス・ドレイン部のみのアニールを行なうことができる１
次に全面に３５００人のＣＶ Ｄ Ｓ ｉｏｎ膜を被着
し、ホトエツチング技術とリフトオフ法を用いて、イー
ス・ドレイン領域５，７に人ｕ Ｇｅ −Ｎ ｉ−人Ｕ
のオーミック電極４．６を形成し、＜ｏｏｒ：を熱処理
を行なうことによりアロイして化合物半導体を用いたＦ
ＥＴＩＩＩ）ランジスタが形成される。
領域５，７ｔ−ゲート金属３ｔ−マスクとしたイオン打
込み、およびビーム・アニールで形成している丸め、ゼ
ルフ・アライン構造となシゲート・ソース間、ゲート・
ドレイン間の抵抗が小さく、高性能の電界効果トランジ
スタが実現できる。また。
込み、およびビーム・アニールで形成している丸め、ゼ
ルフ・アライン構造となシゲート・ソース間、ゲート・
ドレイン間の抵抗が小さく、高性能の電界効果トランジ
スタが実現できる。また。
アニールニハビーム・アニール（レーｆ１１１−．ビー
ム等）を用いているため、ゲート金属の温度はそれはど
上がらず、ゲートのショットキ特性の劣化はない。さら
に、必ずしもゲート金属のすべてに高融点金属を用いる
必要がないためゲート抵抗の増大によりトラ／ラスタ特
性が低下する恐れがなく、ＩＬ好な電気的特性が得られ
る効果がある。
ム等）を用いているため、ゲート金属の温度はそれはど
上がらず、ゲートのショットキ特性の劣化はない。さら
に、必ずしもゲート金属のすべてに高融点金属を用いる
必要がないためゲート抵抗の増大によりトラ／ラスタ特
性が低下する恐れがなく、ＩＬ好な電気的特性が得られ
る効果がある。
第１図は従来の製法で形成され死生導体装置の断面図、
１ｇ２図は本発明による導体体装置の断面図、第３およ
び第４図は本発明の部分的製作工程を示し九図、第５図
は本発明の他の実施例を示した部分工程図である。 １・・・半絶縁性半導体基板、２・・・トランジスタの
能動層、３・・・ゲート金属、４・・・ソース電極、５
・・・ンソ ースｎ’ｓ域、５′・・・ｉ−スイオン打込み領域。 ６・・・ドレイン電極、７・・・ドレイ／ｎ０領域、７
′・・・ドレインイオン打込み領域、１１・・・イオン
ビーム（イオン打込み）、１２・・・レーザ電子ビーム
等（アニール）、２１・・・ビームアニール反射層。 ＩｆＪｒ 図 ￥Ｊ ５ 図
１ｇ２図は本発明による導体体装置の断面図、第３およ
び第４図は本発明の部分的製作工程を示し九図、第５図
は本発明の他の実施例を示した部分工程図である。 １・・・半絶縁性半導体基板、２・・・トランジスタの
能動層、３・・・ゲート金属、４・・・ソース電極、５
・・・ンソ ースｎ’ｓ域、５′・・・ｉ−スイオン打込み領域。 ６・・・ドレイン電極、７・・・ドレイ／ｎ０領域、７
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ビーム（イオン打込み）、１２・・・レーザ電子ビーム
等（アニール）、２１・・・ビームアニール反射層。 ＩｆＪｒ 図 ￥Ｊ ５ 図
Claims (1)
- 【特許請求の範囲】 １、化合物半導体の基板上にゲート金属を形成する工程
と、該金属をマスクとして用いてレーザ。 電子ビームおよび、イオンビームのいずれか一考を用い
てアニールを行うととによルソース・ドレイン領域を形
成する工程を有することを特徴とする半導体装置の製造
方法。 ２、特許請求の範囲纂１項において、上記ゲート金属を
マスクとし九イオン打込み工程の後に。 さらに同じゲート金属を再びマスクとして用いて、レー
ダ、電子ビームあるいはイオンビームアニールを行う工
程を設けたことｔ−特徴とする半導体装置の製造方法。 ３、特許請求の範ｌｉ！！第１項において、上記ゲート
金属は第一層は半導体に対してショット中・バリアを形
成し九ものであシ、第二層は耐熱性の高い金属を用いア
ニール時に下層のショットキ・バリアを保農したもので
あシ、さらに第三層はアニールに用いるビームの反射率
の高いものである三層構造を呈することｔ−％黴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20018381A JPS58101466A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20018381A JPS58101466A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58101466A true JPS58101466A (ja) | 1983-06-16 |
Family
ID=16420170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20018381A Pending JPS58101466A (ja) | 1981-12-14 | 1981-12-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101466A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081872A (ja) * | 1983-10-11 | 1985-05-09 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS62156878A (ja) * | 1985-12-28 | 1987-07-11 | Nec Corp | 半導体装置 |
| US4977100A (en) * | 1988-10-12 | 1990-12-11 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a MESFET |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
-
1981
- 1981-12-14 JP JP20018381A patent/JPS58101466A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081872A (ja) * | 1983-10-11 | 1985-05-09 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS62156878A (ja) * | 1985-12-28 | 1987-07-11 | Nec Corp | 半導体装置 |
| US4977100A (en) * | 1988-10-12 | 1990-12-11 | Mitsubishi Denki Kabushiki Kaisha | Method of fabricating a MESFET |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
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