JPS62219618A

JPS62219618A - 化合物半導体装置の製造方法

Info

Publication number: JPS62219618A
Application number: JP6052886A
Authority: JP
Inventors: Kazumichi Sakamoto; 坂本　和道
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-20
Filing date: 1986-03-20
Publication date: 1987-09-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は化合物半導体装置の製造方法、特に、化合物半
導体の表層部に形成された相斤に逆導電型となる導電型
領域によって構成されたｐｎ接合を有する化合物半導体
装置の製造方法であって、たとえば、保護ダイオードを
モノリシックに組み込んだショットキー障壁型電界効果
トランジスタ＜ＭＥＳ　−ＦＥＴ）　、または保護ダイ
オードをモノリシックに組み込んだショットキー障壁型
電界効果トランジスタを含む砒化ガリウム半導体装置（
ＩＣ）等の化合物半導体装置の製造方法に関する。

〔従来の技術〕

低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結島構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（単にＧａＡｓ−ＭＥＳ・ＦＥＴとも称する。）が広く
知られている。また、ゲート破壊を防止するＧａＡｓ　
−ＭＥＳ−ＦＥＴとして、デュアルゲートの第１ゲート
および第２ゲートとソース間にそれぞれ保護ダイオード
を組み込んだ構造が知られている。たとえば、保護ダイ
オードをモノリシックに組み込んだＧａＡｓ・ＭＥＳ　
−ＦＥＴについ°ζは、電気通信学会発行１電気通信学
会技術研究報告ｌＣＤ８４−８６．Ｊ　Ｖ。

■、８４、Ｎｏ、１８５、［−１７〜Ｐ１３に記載され
ている。

この文献では、ショットキ障壁ゲートの静電破壊を防止
するために、第１ゲートおよび第２ゲートとソースとの
間にそれぞれ保護ダイオードを設けた例が示されている
。前記第１ゲートとソースとの間には単一の保護ダイオ
ードが組み込まれているが、第２ゲートの保護ダイオー
ドは前記第２ゲート電極がソース電極よりも高くバイア
スされることがあるため、バックトウバック（ｂａｃｋ
−ｔｏ−ｂａｃｋ）のダイオードご構成されている。ま
た、ダイオードの構造とし−（は、（１）半絶縁性Ｇａ
Ａｓ基板の表層部に設けられたｎ形層（ｎ導電型）の−
縁側の表層部に１）十形層（ｎ導電型）を形成すること
によってｐｎ接合を構成する構造、（２）半絶縁性Ｇａ
Ａｓ基板の表層部に設けられた溝表層部に設けられたｐ
十形層と、このｐ十形層に一部が接触しかつ半絶縁性Ｇ
ａＡｓ基板の平坦な主面に設けられたｎ形層とによって
ｐｎ接合を構成した構造が記載されている。なお、前記
文献には、前記（２）の構造の保護ダイオードの製造時
、Ｚｎの拡散によってｐ中層（ｐ十形層）を形成する際
、Ｚｎの横方向への異常拡散とｎ形層の熱変形を防くた
めに低温短時間（６５０’ｃ、７分）でＺｎの拡散を行
った旨記載されている。

〔発明が解決しようとする問題点〕

ｐｎ接合構造の保護ダイオードをＧ　ａ　Ａ　ｓ系の化
合物半導体に形成する場合、ｐ千尋電型領域（ｐ十形領
域）を形成するために、前記文献にも記載されているよ
うに、不純物としてはＺｎが多く使用されている。とこ
ろで、ｎ千尋電型領域（ｎ＋十形領域の中間箇所にＺｎ
を拡散してｐ千尋電型領域を形成し、バックトウバック
に保護ダイオードを形成した場合、つぎのような問題が
生じることが本発明者によってあきらかにされた。

すなわち、Ｚｎは横方向（ラテラル）に異常拡散するた
め、ｐ千尋電型領域の端とｎ＋４電型領域上に設けられ
る電極との間隔を広く取らざるを得なくなり、保護ダイ
オードとしてのスイッチング速度が低下するとともに、
シリーズ抵抗の増大から静電破壊耐量が低下する。

本発明の目的はスイッチング速度の早い保護ダイオード
を有する化合物半導体装置の製造方法を提供することに
ある。

本発明の他の目的は保護ダイオードを有する静電破壊耐
量の高い化合物半導体装置の製造方法を提供することに
ある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、本発明のＧａＡｓデュアルゲートＭＥＳ　−
ＦＥＴにあっては、第１・第２ゲートとソース間に設け
られる保護ダイオードは、いずれもｐｎ接合のダイオー
ドであるが、第１ゲート側にあっては単一のダイオード
であり、第２ゲート側にあってはハックトウバックの保
護ダイオードである。また、前記ｐｎ接合は、半絶縁性
ＧａＡｓ基板の主面に設けられたｎ千尋電型領域の表面
にＰｔ（白金）を蒸着した後、シンター処理を行い、Ｐ
ｔをｎ千尋電型領域の表層部に拡散させて部分的にｐ千
尋電型領域を形成することによって形成される。

〔作用〕

上記した手段によれば、前記ｐ千尋電型領域は、ｎ千尋
電型領域の表面に蒸着によって設けられたＰｔのシンタ
ー処理によって形成されるが、この形成時、ＰｔはＺｎ
のような激しい横方向拡散は起きず、深さ方向にのみ拡
散するため、ｐ千尋電型領域はＰｔ被被膜外径Ｘ１法と
略一致するように形成される。したがって、ｐ千尋電型
領域の端とｎ千尋電型領域の上に設けられる電極との間
隔は、ｐ千尋電型領域形成の時の不純物の横方向拡散を
考慮する必要がないため、最小限にすることができ、ス
イッチング速度を高速にすることができるとともに、シ
リーズ抵抗の低減によって静電破壊耐量が向−トする。

特に、ｎ千尋電型領域の表層部に所定間隔離してｐ千尋
電型領域を形成し、ハックトウバックに保護ダイオード
を形成した場合は、一端のｐ千尋電型領域の間隔も最小
の間隔とすることができることから、前記スイッチング
速度の高速化および静電破壊耐￥の向上とともに、保護
ダイオードの小型化も達成できる。

〔実施例〕

以下図面を参照して本発明の一実施例について説明する
。

第１図は本発明の一実施例によるｔＪ　ＨＦ帯用ＧａＡ
ｓデュアルゲートＭＥ　Ｓ　−ＦＩ＝：Ｅ゛に組み込ま
れた単体あるいはバックトウハックの保護グイオートを
示す模式的断面図、第２図は［１旧〜＜ＧａＡＳデュア
ルゲートＭＥＳ−ＦＥＴの平面図、第３図は同じく等価
回路図、第４図〜第９図は同じく保護ダイオード付Ｇａ
Ａｓ　−ＭＥＳ−ＦＥＴの製造方法を示す概念的な断面
図であって、第４図はウェハを示す断面図、第５図はｎ
千尋電型領域が設けられたウェハの断面図、第６図は保
護ダイオード形成におけるＰｔの蒸着状態を示゛１ウェ
ハの断面図、第７図はｎ十形領域およびＦ　Ｔ＞　Ｔ用
のソース電極ならびにドレイン電極が形成されたウェハ
の断面図、第８図はゲート電権が設（Ｊられたウェハの
断面図、第９図は完成状態のチップの断面図である。な
お、説明の便宜ｌ、第４図〜第９図においては、ＦＥＴ
および単体の保護ダイオードならびにバックトウハック
の保護ダイオードを実際とは異なるが同一断面に示し、
である。

この実施例では、第３図に示されるような等価回路のＧ
ａＡｓ　−ＭＥＳ−Ｆｌ”：Ｔに本発明を適用した例を
示す。このようなＧａＡｓ−ＭＥＳ−ＦＥＴのチップに
あっては、ソース、ドレイン、ゲート等の電極パターン
は第２図に示すようになっている。すなわち、矩形のチ
ップの右上部の隅にはドレイン電極（Ｄ）１のワイヤポ
ンディングパッド２が設けられるとともに、右下部の隅
にはソース電極（Ｓ）３のワイヤポンディングパッド４
が設けられている。また、左下部には第１ゲート電極（
Ｇ、）５のワイヤポンディングパッド６が設けられると
ともに、左上部には第２ゲート電極（Ｇ２）マのワイヤ
ポンディングパッド８が設けられている。また、前記第
１ゲート電極５および第２ゲート電極７からそれぞれ細
くかつ長く延在するゲート９が、前記ドレイン電極１お
よびソース電極３の間に屈曲して延在し、デュアルゲー
トＭＥＳ　−ＦＥＴを構成している。このゲート９が延
在するチップを構成する半絶縁性のＧａＡｓ基板１０の
主面部分は、不純物のイオン注入によってｎ型層となり
、チャネル層となっている。また、第２図において、破
線で取り囲まれる領域は不純物のイオン注入によってｎ
中型層あるいはｎ形層となっている領域である。また、
チップの右下隅のソース電極３からチップの下縁および
左辺に沿うように細い舌片１１が延在している。この舌
片１１と第１ゲート電極５との間には、単体のダイオー
ドからなる保護ダイオ−１’１２（以下単体保護ダイオ
ード１３と称する。）が設けられているとともに、第２
ゲート電極７と舌片１１との間には２つのダイオードを
ハックトウハックに接続した保護ダイオード１２　（以
下ハックトウバック保護ダイオード１４と称する。）が
設けられている。

保護ダイオード１２は、第１図に示されるように、半絶
縁性のＧａＡｓ基板１０の主面表層部に設けられたｎ千
尋電型領域（ｎ十形領域）１５にそれぞれ形成されてい
る。一方のｎ十形領域１５は、ｎ十形領域１５の表層部
にｐ千尋電型領域（ｎ十形領域）１６を有して単体保護
ダイオード１３を構成し、他方のｎ十形領域１５はｎ十
形領域１５の表層部に２つのｎ十形領域１６を有してバ
・ツクトウハック保護ダイオード１４を構成している。

また、前記ｎ十形領域１６１−には、Ｐｔ被被膜らなる
電極１７が設＆Ｊられている。また、単体保護ダイオー
ド１３におけるｎ十形領域１５−トには電極１８が設け
られている。また、前記ｎ十形領域１６は、電極１７を
構成するＰｔ被被膜拡散ソースとする拡＋Ｂ！によっ゛
ζ形成された領域である。

また、前記各電極１７．１８は引き出し用の配線層１９
に接続されている。なお、図中の２０，２１は絶縁膜で
ある。

つぎに、保護ダイオード１２を有するＧａＡｓ・ＭＥＳ
−ＦＥＴの製造過程について、第４図〜第９図を参照し
ながら説明する。

最初に、第４図に示されるように、半絶縁性のＧａＡＳ
基板１０からなるウェハ（化合物半導体薄板）２２が用
意される。その後、このウェハ２２の主面には、Ｓｉｎ
ｇのような絶縁膜２３が部分的に設けられるとともに、
この絶縁膜２３をマスクとしてＳｉがイオン注入され、
ＦＥＴのチャネル形成片にｎ形層（ｎ影領域）２４が形
成されつぎに、前記絶縁膜２３は除入される。その後、
第５図に示されるよう６ご、つ、Ｔ、ハ２２の主面全域
には、５ｉＯｚのような絶縁膜２５が設けられるととも
に、常用のホトリソグ・シフィ（ごまって部分的に絶縁
膜２５が除去され、マスクが形成される。

また、このウェハ２２はイオン注入によって、その主面
にＳｉが高濃度に注入され、ｎ十形領域１５が各所に形
成される。このｎ十形領域１５は、前記ｎ形層２４の両
端部分に形成され、ＦＥＴのソース領域２６およびトレ
イン領域２７を形成する。また、前記ｎ十形領域１５は
）＃体保護ダイオード形成用領域２８およびバンクトウ
ハック保護ダイオード形成領域２９をも形成する。これ
らｎ十形領域１５は０．３４〜０．４ｕｍ程度の深さに
形成される。

つぎに、第６図に示されるように、前記単体保護グイオ
ート形成用領域２８およびハックトウハック保護ダイオ
ード形成領域２９の主面には、リフトオフ法によってｎ
十形領域１Ｇ形成のためにＰ　を被膜３０が部分的に形
成される。このリフトオフはつぎの手順によってｆｉわ
れる最初に、ウェハ２２の主面を被っていた絶縁膜２５
は除去され、代わりに新たにＳｉＯ□のような絶縁膜３
１がウェハ２２主面に設けられる。また、この絶縁膜３
１はその１−に部分的に設けｒ）れたホトレジスト膜３
２によって部分的に除去され、コンタクト孔が設けられ
る。その後、ウェハ２２の主面全域ニは１）　を被膜３
０が蒸着されるとともに、前記ホトレジスト膜３２は除
去される。この結果、第７図に示されるように、単体保
護ダイオード形成用領域２８）−には一つのＰ　を被Ｉ
Ｉぐ３０が、ハックトウハック保護ダイオード形成領域
２９上には二つのＰｔ被膜３０が形成される。これらＰ
ｔ被膜３０はそれぞれ電極１７となる。

つぎに、ウェハ２２は３００〜４００°Ｃの不活性ガス
雰囲気で所定時間熱処理される。この熱処理によって、
前記Ｐ　１被膜３０を構成する物質であるＰｔがｎ十形
領域１５の表層部にシンターされ、Ｐｔ被膜３０の真１
・′にはｎ十形領域１６が形成される（第７１２１参照
）。このｎ十形領域１６を形成するＰｔは、Ｚｎのよう
な横方向の拡散は起こり難いため、前記Ｐｔ被被膜０の
外径寸法と同一のパターンのｎ十形領域１６を形成する
。したがって、この方法によるｐｎ接合の製造にあって
は、Ｐｔの横方向拡散は考慮する必要がないため、ｎ十
形領域１６の縁の位置は設計通り高精度に形成できる。

このことは、保護ダイオード１２を小型にできることと
なる。特に、ハックトウハック保護ダイオードの場合に
おける所定間隔離れて設けられる二つのｎ十形領域１６
の間隔Ａを短くできる。たとえば、前記二つのｎ十形領
域１６の間隔ｐは２μｍ程度にすることができる。また
、前記ｎ十形領域１６の長さも２μｍ程度となることか
ら、一方のｎ十形領域１６の端から他方のｎ十形領域１
６の端に至る長さしは、６μｍ程度となり、ｎ十形領域
の略中間にｎ十形領域を設けることによって形成するハ
ックトウバック保護ダイオードの長さの２３μｍ程度に
比較して、略１／４程度と小型となる。また、この小型
化の結果、保護ダイオードのスイッチング速度も早くな
り、かつシリーズ抵抗も低下することから保護ダイオー
ドを内蔵したＦＥＴの静電破壊耐量も向−卜する。

つぎに、前記ウェハ２２の主面を部分的に被う絶縁膜３
１は除去される。その後、前記ウェハ２２の主面に部分
的に設けられたＳｉＯ□膜のような絶縁膜３３をマスク
とするりフトオフ法によってそれぞれ厚さ１μｍ程度の
Ａｕ−Ｇｅ／Ｎｉ／Ａｕからなる被膜を形成する。この
被膜は、ＦＥＴにおけるソース電極３およびドレイン電
極１を形成するとともに、保護ダイオード１２のｎ十形
領域１５の電極１８を形成する。また、前記ソース電極
３．ドレイン電極１．電極１８はウェハ２２の主面を被
う前記絶縁Ｈ’；！　３３−１−にも延在し、第３図に
示されるような回路を構成するようになる。

また、この回路構成のために、前記被膜によって前記保
護ダイオード１２のｎ十形領域１６の電極１７に電気的
に繋がる配線層１９も形成される。

つぎに、第８図に示されるように、再びウェハ２２の主
面全域にはホトレジストれる。また、このホトレジスｌ−Ｅ！３４お、１、び絶
縁膜３３は常用のホトリソグラフィｔ（　Ｊ−、で、ゲ
ート９を形成する領域に対応する９」１域が除去される
。

そして、前記ホトレジスト膜３４お，Ｌび絶縁膜３３を
マスクとして、ｎ形層２４の表層部が部分的にエツチン
グ除去され、リセス３５が形成される。

この処理は、ＧａＡｓ　−ＭＥＳ　−　ＦＥＴが所望の
高周波特性を有するようにするために行われ、前記ｎ形
層２４は所望の厚さを有するｆヤネル３６となる。

つぎに、第９回に示されるように、前記ホトレジスト膜
３４が除去されるとともに、再びリフ１−オフ法によっ
て１μｍ厚さのアルミニュうムからなる２本のゲート９
が、前記りーｐス３５の底に形成される。これら、ゲー
［９はチャネル３６との間にショットキ障壁接合を形成
する。

つぎに、ウェハ２２の主面全域にはＳｉＯ２膜のような
絶縁膜３７が部分的に形成される。この絶縁膜３７の部
分形成によって、第２図に示されるようなワイヤボンデ
ィングパノド２．　　４．　　６。

８が形成される。このようなウェハ２２は縦横に切断分
離され、第９図に示されるようなＧａＡｓ・ＭＢＳ　−
　ＦＥＴチップとなる。

このような実施例によれば、つぎのような効果が得られ
る。

（１）本発明によれば、ｐｎ接合形成におけるｐ十形領
域の形成はＩ）　を被膜を拡散ソースとする横方向拡散
が起き難いＰｔによる拡散であることから、ｐ十形領域
は横方向拡散を起こすことなく形成できるため、ダイオ
ードの小型化が達成できるという効果が得られる。

（２）上記（１）により、本発明によれば、ｐ＋形領領
域縁ｎ影領域上の電極との間隔を最小限にすることがで
きるため、ダ・ｆオードのスイッチング特性の高速化が
達成できるという効果が得られる。

（３）上記（１）により、本発明によれば、ｐ＋形領領
域１６ｆｉＪｌ域ｎ影領域上の電極との間隔を最小限に
することができるため、シリーズ抵抗が小さくなる結果
、静電破壊耐量が向上するという効果が得られる。

（４）本発明によれば、保護ダイオードのｐ十形領域形
成のために設けたＰｔ被被膜そのまま電極ともなること
から、従来のように電極形成のために行うマスク形成．
電極材蒸着．電極材パターニング等の作業が不要となり
、Ｆ　ＥＴチップの製造コストの低減が図れるという効
果が得られる。

（５）上記（１）〜（４）により、本発明によれば、高
速度スイッチングで高電流吸収力のある小型保護ダイオ
ード付デュアルゲートＭＥＳ　−　ＦＥＴを提供するこ
とができるという相乗効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、ＰｔはＧａＡ
ｓとの間にショットキ障壁ゲート接合を形成することか
ら、Ｐ　を被膜でゲートを形成するようにしてもよい。

この場合前記実施例のように、ゲート保護用のダイオー
ド形成におけるＰｔ被被膜形成時、同時にゲート電極を
形成するようにすれば、工数の低減からＧａＡｓ　−Ｍ
ＥＳ　−ＦＥＴの製造コストを軽減できるようになる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である保護ダイオード付Ｇ
ａＡｓ　−ＭＥＳ−ＦＥＴの製造技術に適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば、ｐｎ接合部を有するＧａＡｓ　ＩＣ等の製造技
術などに適用できる。

本発明は少なくとも砒化ガリウム等の化合物半導体装置
には適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を節学に説明すれば、下記のとおりであ
る。

本発明による保護ダイオード付ＧａＡｓ　−ＭＥＳ−Ｆ
ＥＴにおける保護ダイオードは、いずれもｐｎ接合構造
となっているが、このｐｎ接合におけるｎ十形領域は、
Ｇ　）ＩＡ、　Ｓ　Ｍ板１２面にあらかじめ被着された
Ｐｔ被被膜拡散ソースとする拡散によって形成される。

ごのＩ−’　を被膜を構成するＰｔはＺｎのように横方
向拡散が起き難い。このため、ｎ十形領域の外径寸法は
前記ｐ　ｊ被膜の外径寸法と略同−に形成でき、ｎ十形
領域の端とｎ千尋電型領域の上に設けられる電極との間
隔は、ｎ十形領域形成の時の不純物の横方向拡散を考慮
する必要がないため、最小限にするごとができ、スイッ
チング速度を高速にすることができる。また、このこと
は、シリーズ抵抗の低減ともなり、保護ダイオードの静
電破壊耐量の向上にも繋がる。さらに、この方法によれ
ば、パターンの微細化によって、Ｉｃ等の高密度・高集
積化が達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるＵＨＦ帯用ＧａＡｓデ
ュアルゲートＭＥＳ　−ＦＥゴに組み込まれた単体ある
いはバックトウバックの保護ダイオードを示す模式的断
ｊｈｉ図、第２図は同じ（ＱａＡｓデ１アルゲートＭＥＳ・ＦＥＴ
の平面図、第３図は同じく等価回路図、第４図は同じく保護ダイオード付ＧａＡｓ　−ＭＥＳ−
ＦＥＴの製造方法におけるウェハを示す概念的断面図、第５図は同じくｎ千尋電型領域が設けられたウェハの概
念的断面図、第６図は同しく保護ダイオード形成におけるＰｔの蒸着
状態を示すウェハの概念的断面図、第７図は同じくｎ十
形領域およびＦＥＴ用のソース電極ならびにドレイン電
極が形成されたウェハの概念的断面図、第８図は同じくゲート電極が設けられたウェハの概念的
断面図、第９回は同じく完成状態のチップの概念的断面図である
。１・・・ドレインＮ、極（Ｄ）　、２−−　・ワイヤポ
ンディングパッド、３・・・ソース電極（Ｓ）、４・・
・ワイヤポンディングパッド、５・・・第１ゲート電極
（ｃ＋　）　、６・・・ワイヤポンディングパッド、７
・・・第２ゲート電極（Ｇ２）、８・・・ポンディング
パッド、９・・・ゲート、１０・・・ＧａＡＳ基板、１
１・・・舌片、１２・・・保護ダイオード、１３・・・
単体保護ダイオード、１４・・・ハックトウバック保護
ダイオード、１５・・・ｎ十形領域、１６・・・ｎ十形
領域、１７．１８・・・電極、１９・・・配線層、２０
．２１・・・絶縁膜、２２・・・ウェハ（化合物半導体
薄板）、２３・・・絶縁膜、２４・・・ｎ形層（ｎ影領
域）、２５・・・絶縁膜、２６・・・ソース領域、２７
・・・ドレイン領域、２８・・・単体保護ダイオード形
成用領域、２９・・・ハックトウハック保護ダイオード
形成領域、３０・・・Ｐｔ被膜、３１・・・絶縁膜、３
２・・・ホトレジスＩ・膜、３３・・・絶縁膜、３４・
・・ホトレジスト膜、３５・・・リセス、３６・・・チ
ャネル、３７・・・を色糸！Ｉｌ奨。

Claims

【特許請求の範囲】１、化合物半導体表層部に第１導電型領域を形成する工
程と、前記第１導電型領域の表層部に第２導電型領域を
形成する工程と、を有する化合物半導体装置の製造方法
であって、前記第１導電型領域の上面に導電性被膜を設
けた後、熱処理を施して、前記被膜を形成する物質の拡
散によって第１導電型領域の表層部に第２導電型領域を
形成することを特徴とする化合物半導体装置の製造方法
。２、半絶縁性ＧａＡｓ基板の主面表層部にｎ＾＋導電型
領域を形成した後、このｎ＾＋導電型領域上にＰｔ被膜
を部分的に形成し、その後、熱処理によって前記Ｐｔを
ｎ＾＋導電型領域の表層部にシンターさせてｐ＾＋導電
型領域を形成することを特徴とする特許請求の範囲第１
項記載の化合物半導体装置の製造方法。３、前記ｎ＾＋導電型領域上の二個所にＰｔ被膜を形成
し、バックトウバック保護ダイオードを形成することを
特徴とする特許請求の範囲第２項記載の化合物半導体装
置の製造方法。