JPS6081872A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS6081872A JPS6081872A JP18962383A JP18962383A JPS6081872A JP S6081872 A JPS6081872 A JP S6081872A JP 18962383 A JP18962383 A JP 18962383A JP 18962383 A JP18962383 A JP 18962383A JP S6081872 A JPS6081872 A JP S6081872A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal layer
- metal
- gate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 229910052751 metal Inorganic materials 0.000 claims abstract description 63
- 239000002184 metal Substances 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 15
- 150000001875 compounds Chemical class 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 12
- 238000005530 etching Methods 0.000 abstract description 10
- 238000000059 patterning Methods 0.000 abstract description 9
- 150000002500 ions Chemical class 0.000 abstract description 5
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 4
- 230000005669 field effect Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 4
- 229910008938 W—Si Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 239000007772 electrode material Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体素子、特に、耐熱性及び低抵抗の制御電
極材料を有するセルファラインゲ−１・型化合物半導体
素子の製造方法に関する。
極材料を有するセルファラインゲ−１・型化合物半導体
素子の製造方法に関する。
（従来技術の説明）
従来より種々の構造の化合物半導体素子が提案されてい
る。その一種として、例えば、ＧａＡｓ基板」二にＭＥ
Ｓ構造に形成したセルファラインゲート型電界効果トラ
ンジスタがある。このＭＥＳ構造のセルファラインゲー
ト型電界効果トランジスタの製造方法を第１図（Ａ）〜
（Ｃ）を用いて簡単に説明する。
る。その一種として、例えば、ＧａＡｓ基板」二にＭＥ
Ｓ構造に形成したセルファラインゲート型電界効果トラ
ンジスタがある。このＭＥＳ構造のセルファラインゲー
ト型電界効果トランジスタの製造方法を第１図（Ａ）〜
（Ｃ）を用いて簡単に説明する。
先ず、第１図（Ａ）に示すように、ＧａＡｓ半絶縁性基
板１に選択イオン注入によりｎ型ＧａＡｓ層すなわち活
性層２を形成し、そのｎ型活性層２を含む基板１の全面
にスバ・シタ法により耐熱性ゲート材料であるタングス
テンシリサイド（以下、Ｗ−３ｉと称する）層３を被着
している。
板１に選択イオン注入によりｎ型ＧａＡｓ層すなわち活
性層２を形成し、そのｎ型活性層２を含む基板１の全面
にスバ・シタ法により耐熱性ゲート材料であるタングス
テンシリサイド（以下、Ｗ−３ｉと称する）層３を被着
している。
次に、第１図（Ｂ）に示すように、Ｗ−Ｓｉ層３を反応
性イオンエツチング（ＲＩＥ）等によりゲート加工して
制御電極であるゲート電極４を形成し、このゲート電極
金属をマスクとしてドナーイオンを高濃度に打ち込んで
主電極領域として供するｎ＋層５すなわちソース及びド
レイン電極領域を形成している。
性イオンエツチング（ＲＩＥ）等によりゲート加工して
制御電極であるゲート電極４を形成し、このゲート電極
金属をマスクとしてドナーイオンを高濃度に打ち込んで
主電極領域として供するｎ＋層５すなわちソース及びド
レイン電極領域を形成している。
次に、 ５ｉ０２膜のようなキャップをつけてｎ型活性
層２及びに層５の活性化を行うためのアニールを行い、
続いて、このキャップ層を除去した後、第１図（Ｃ）に
示すように、主電極（ソース及びドレイン電極）である
オーミック電極６をパターニングして形成し、続いて、
このオーミック電極６とイＧａＡｓ層５とのオーミック
処理を４００°Ｃ〜４５０℃ノ温度で行い、セルファラ
イン構造の電界効果トランジスタを製造している。
層２及びに層５の活性化を行うためのアニールを行い、
続いて、このキャップ層を除去した後、第１図（Ｃ）に
示すように、主電極（ソース及びドレイン電極）である
オーミック電極６をパターニングして形成し、続いて、
このオーミック電極６とイＧａＡｓ層５とのオーミック
処理を４００°Ｃ〜４５０℃ノ温度で行い、セルファラ
イン構造の電界効果トランジスタを製造している。
しかしながら、この従来方法では、ゲート電極４自体の
Ｗ−３ｉを１層５の形成のための打ち込みマスクとして
用いているため、ゲート直下へのに層のまわり込みが生
じてしまい、ゲート電極４の金属とソース及びドレイン
領域であるに層５とが接触する恐れがあり、ゲート電極
とＧａＡｓ基板との間の整流性接触特性、性能、再現性
に問題があった。
Ｗ−３ｉを１層５の形成のための打ち込みマスクとして
用いているため、ゲート直下へのに層のまわり込みが生
じてしまい、ゲート電極４の金属とソース及びドレイン
領域であるに層５とが接触する恐れがあり、ゲート電極
とＧａＡｓ基板との間の整流性接触特性、性能、再現性
に問題があった。
さらに、イオン打ち込み層であるざ層５の結晶性回復を
図るため、通常８００°Ｃ〜８５０°Ｃ程度の温度で熱
処理を行うことを考慮してゲート材料として耐熱性のＷ
−３ｉを用いているが、このＷ−３ｉの抵抗率が約４Ｘ
１０−５Ωｃｍであるため、ゲーＩ・幅が長いアナログ
電界効果トランジスタの場合には、ゲート抵抗が大きく
なってしまい問題となっていた。
図るため、通常８００°Ｃ〜８５０°Ｃ程度の温度で熱
処理を行うことを考慮してゲート材料として耐熱性のＷ
−３ｉを用いているが、このＷ−３ｉの抵抗率が約４Ｘ
１０−５Ωｃｍであるため、ゲーＩ・幅が長いアナログ
電界効果トランジスタの場合には、ゲート抵抗が大きく
なってしまい問題となっていた。
（発明の目的）
本発明はこれら従来の欠点を解決するためになされたも
ので、耐熱性に優れしかも低抵抗の制御電極を有するセ
ルファライン構造の化合物半導体素子の製造方法を提供
するにことにある。
ので、耐熱性に優れしかも低抵抗の制御電極を有するセ
ルファライン構造の化合物半導体素子の製造方法を提供
するにことにある。
（発明の目的）
この目的の達成を図るため、本発明においては、ＧａＡ
ｓ基板」−にＷ−３ｉよりも抵抗率が一桁程度低いタン
グステン（Ｗ）をＣＶＤ法で被着してＷ金属層を形成し
、さらに、イオン阻止能の高い別の金属をこのＷ金属層
」二にパターニングし、この別の金属をマスクとしてＷ
金属層のサイドエツチングを行って制御電極を形成し、
その後に、これら両金属層をマスクとして主電極領域の
ためのイオン注入を行うことを特徴とする。
ｓ基板」−にＷ−３ｉよりも抵抗率が一桁程度低いタン
グステン（Ｗ）をＣＶＤ法で被着してＷ金属層を形成し
、さらに、イオン阻止能の高い別の金属をこのＷ金属層
」二にパターニングし、この別の金属をマスクとしてＷ
金属層のサイドエツチングを行って制御電極を形成し、
その後に、これら両金属層をマスクとして主電極領域の
ためのイオン注入を行うことを特徴とする。
（実施例の説明）
以下、第２図（Ａ）〜（Ｃ）を参照して本発明の半導体
素子の製造方法の一実施例につき説明する。
素子の製造方法の一実施例につき説明する。
尚、同図において、第１図に示した構成成分と同様な構
成成分については同一の符合を付して説明する。
成成分については同一の符合を付して説明する。
第２図（Ａ）〜（Ｃ）はＧａＡｓ電界効果トランジスタ
の製造工程の主要工程段階での素子の状態を示す略図的
断面図である。
の製造工程の主要工程段階での素子の状態を示す略図的
断面図である。
先ず、第２図（Ａ）に示すように、ＧａＡｓ半絶縁性基
板ｌに選択イオン注入を行ってｎ型の活性層２を形成し
、然る後、この活性層２を含む基板１の全面」二に、Ｃ
ＶＤ法によって、耐熱性でかつＷ−３ｉよりも遥に低抵
抗の材料であるタングステン金属の層（Ｗ金属層と称す
る）７をゲート電極層として５０００人程度０厚さに形
成する。次に、このＷ金属層７」二に、後のイオン注入
工程の際にこのＷ電極７に対するイオン注入を阻止する
能力を持っていると共に、耐ドライエッチ性のある別の
金属、例えば、Ｎｉ、Ｔｉ或いはその他の金属からなる
層、すなわち、ゲートパターニング用の金属層８をパタ
ーニングして形成する。このゲートパターニング用の金
属膜８を、例えば、約３０００人の厚さに被着して、例
えば、リフトオフ或いはイオンミリング法によってパタ
ーン成形する。
板ｌに選択イオン注入を行ってｎ型の活性層２を形成し
、然る後、この活性層２を含む基板１の全面」二に、Ｃ
ＶＤ法によって、耐熱性でかつＷ−３ｉよりも遥に低抵
抗の材料であるタングステン金属の層（Ｗ金属層と称す
る）７をゲート電極層として５０００人程度０厚さに形
成する。次に、このＷ金属層７」二に、後のイオン注入
工程の際にこのＷ電極７に対するイオン注入を阻止する
能力を持っていると共に、耐ドライエッチ性のある別の
金属、例えば、Ｎｉ、Ｔｉ或いはその他の金属からなる
層、すなわち、ゲートパターニング用の金属層８をパタ
ーニングして形成する。このゲートパターニング用の金
属膜８を、例えば、約３０００人の厚さに被着して、例
えば、リフトオフ或いはイオンミリング法によってパタ
ーン成形する。
次に、第２図（Ｂ）に示すように、このゲートパターニ
ング用の金属膜８をマスクとして、ドライエツチング方
式、例えばプラズマエツチング、を用いて、Ｗ金属層７
のエツチングを行ってゲート電極９を形成する。このエ
ツチングによって、このゲートパターニング用の別の金
属層８の直下以外のＷ金属層７の領域はもとより、この
別の金属層８の周端部の下側のＷ金属層部分をもサイド
エツチングし、Ｗ金属層からなるゲート電極９の幅をそ
の」二側に存在する別の金属層８の幅よりも小さくする
。然る後、これら別の金属層８とゲート電極を構成する
Ｗ金属層９との二重金属層をマスクとし、かつ、活性層
２以外の基板表面部分にほレジスト等を被着してマスク
を形成し、ドナーイオンを高濃度で打ち込む。このイオ
ン注入の際、ゲート電極９よりも突出した幅の広い別の
金属層８が傘となるため、この金属層８の下側を除いた
活性層２の領域に主電極領域であるソース及びドレイン
電極領域として供するに層５が形成される。
ング用の金属膜８をマスクとして、ドライエツチング方
式、例えばプラズマエツチング、を用いて、Ｗ金属層７
のエツチングを行ってゲート電極９を形成する。このエ
ツチングによって、このゲートパターニング用の別の金
属層８の直下以外のＷ金属層７の領域はもとより、この
別の金属層８の周端部の下側のＷ金属層部分をもサイド
エツチングし、Ｗ金属層からなるゲート電極９の幅をそ
の」二側に存在する別の金属層８の幅よりも小さくする
。然る後、これら別の金属層８とゲート電極を構成する
Ｗ金属層９との二重金属層をマスクとし、かつ、活性層
２以外の基板表面部分にほレジスト等を被着してマスク
を形成し、ドナーイオンを高濃度で打ち込む。このイオ
ン注入の際、ゲート電極９よりも突出した幅の広い別の
金属層８が傘となるため、この金属層８の下側を除いた
活性層２の領域に主電極領域であるソース及びドレイン
電極領域として供するに層５が形成される。
次に、第２図（Ｃ）に示すように、先ず、活性層２の表
面以外のマスク及びゲート電極９の上側の別の金属層８
をエツチングによって除去する。続いてＳ】０２膜等に
よりキャップを形成し、約８００°Ｃの温度でアニール
な行って活性化する。そしてこのキャップを除去し、主
電極（ソース電極及びトレイン電極）として供するオー
ミック電極１０をパターニングし、次いでｔＧａＡｓ層
５とのオーミック処理を４００°Ｃ〜４５０°Ｃ程度の
温度で行う。
面以外のマスク及びゲート電極９の上側の別の金属層８
をエツチングによって除去する。続いてＳ】０２膜等に
よりキャップを形成し、約８００°Ｃの温度でアニール
な行って活性化する。そしてこのキャップを除去し、主
電極（ソース電極及びトレイン電極）として供するオー
ミック電極１０をパターニングし、次いでｔＧａＡｓ層
５とのオーミック処理を４００°Ｃ〜４５０°Ｃ程度の
温度で行う。
ここで」二連した実施例では、ゲート材料としてＷ金属
を用いている。その理由は、この出願の発明者等の実験
結果から、このＷ金属は耐熱性が優れていると共に、Ｗ
−Ｓ ｉよりも一桁程度低抵抗であること及びＧａＡ
ｓ基板上にＣＶＤ法によりこのＷ金属を厚く、例えば、
５０００Ａ程度の厚さまで、剥離や亀裂等を起さずに安
定した厚膜を形成出来ることが確認されたからである。
を用いている。その理由は、この出願の発明者等の実験
結果から、このＷ金属は耐熱性が優れていると共に、Ｗ
−Ｓ ｉよりも一桁程度低抵抗であること及びＧａＡ
ｓ基板上にＣＶＤ法によりこのＷ金属を厚く、例えば、
５０００Ａ程度の厚さまで、剥離や亀裂等を起さずに安
定した厚膜を形成出来ることが確認されたからである。
従って、このＷ金属を厚膜状に成長させることにより、
このＷの金属層のサイドエッチを用いに行うことが出来
る。
このＷの金属層のサイドエッチを用いに行うことが出来
る。
尚、このＷ金属層をスパッタ法を用いてＧａＡｓ基板上
に成長させても、安定な膜厚は最大でも２０００人程度
０でであり、それ以上の厚さに成長させると、剥離や亀
裂が生じてしまう。これがため、スパッタ法によるＷ金
属の被着は、ゲート電極として使用に耐えない金属層し
か得られないし、また、サイドエッチが容易に行えるよ
うな膜厚が得られず、本発明の製造方法には不適当であ
る。
に成長させても、安定な膜厚は最大でも２０００人程度
０でであり、それ以上の厚さに成長させると、剥離や亀
裂が生じてしまう。これがため、スパッタ法によるＷ金
属の被着は、ゲート電極として使用に耐えない金属層し
か得られないし、また、サイドエッチが容易に行えるよ
うな膜厚が得られず、本発明の製造方法には不適当であ
る。
（発明の効果）
以上説明したように、本発明によれば制御電極材料とし
て、従来方法におけるＷ−３ｉのスパッタリング法を利
用するのではなく、Ｗ −Ｓ ｉよりも抵抗率が一桁程
度低いＷ金属をＣＶＤ法によってＧａＡｓ基板上に形成
し、さらに、イオン阻止能の高い金属をパターニングし
、当該金属をマスクとしてＷ金属のサイドエツチングを
行うという簡単で容易な方法で、制御電極であるゲート
電極を形成するため、ゲート幅の長いアナログ電界効果
トランジスタ等においても従来の場合よりもゲート抵抗
を小さく形成し得るという利点がある。
て、従来方法におけるＷ−３ｉのスパッタリング法を利
用するのではなく、Ｗ −Ｓ ｉよりも抵抗率が一桁程
度低いＷ金属をＣＶＤ法によってＧａＡｓ基板上に形成
し、さらに、イオン阻止能の高い金属をパターニングし
、当該金属をマスクとしてＷ金属のサイドエツチングを
行うという簡単で容易な方法で、制御電極であるゲート
電極を形成するため、ゲート幅の長いアナログ電界効果
トランジスタ等においても従来の場合よりもゲート抵抗
を小さく形成し得るという利点がある。
さらに、主電極領域として供する高濃度の不純物添加領
域を、イオン阻止能の高い金属をイオン打ち込みマスク
として利用して、形成しているので、従来構造に見られ
たゲート直下へのに層のまわり込みを阻止出来、これが
ため、ゲートとＧａＡｓ基板との整流性接触特性を従来
よりも遥に安定となし得、性能及び際成性も向上させる
ことが出来るという優れた効果が得られる。
域を、イオン阻止能の高い金属をイオン打ち込みマスク
として利用して、形成しているので、従来構造に見られ
たゲート直下へのに層のまわり込みを阻止出来、これが
ため、ゲートとＧａＡｓ基板との整流性接触特性を従来
よりも遥に安定となし得、性能及び際成性も向上させる
ことが出来るという優れた効果が得られる。
本発明は、耐熱性を有し、低抵抗化が図れる制御電極材
料を利用した製造方法であるため、例えば、超高周波の
トランジスタやモノリシックＩＣなどへ利用した場合に
は、低ノイズ指数等の高性能を有するデバイスの実現を
可能とし得る。
料を利用した製造方法であるため、例えば、超高周波の
トランジスタやモノリシックＩＣなどへ利用した場合に
は、低ノイズ指数等の高性能を有するデバイスの実現を
可能とし得る。
尚、本発明は」二連した実施例にのみ限定されるもので
はなく多くの変形および変更を行うことが出来る。例え
ば、Ｂ実施例では電界効果トランジスタにつき説明した
が、静電誘導トランジスタであっても良い。
はなく多くの変形および変更を行うことが出来る。例え
ば、Ｂ実施例では電界効果トランジスタにつき説明した
が、静電誘導トランジスタであっても良い。
本発明では、金属をＣＶＤ法によりＧａＡｓ基板上にＷ
金属層を成長させること、イオン阻止能の高い別の金属
をパターニングしかつＷ金属層のサイドエツチングを行
うこと及びこの別の金属を傘としてイオン注入を行うこ
とが含まれていれば良い。
金属層を成長させること、イオン阻止能の高い別の金属
をパターニングしかつＷ金属層のサイドエツチングを行
うこと及びこの別の金属を傘としてイオン注入を行うこ
とが含まれていれば良い。
第１ 図（Ａ）〜（Ｃ）は従来のセルフアラインメント
構造の電界効果トランジスタの製造方法を説明するため
の工程断面図、 第２図（Ａ）〜（Ｃ）は本発明の半導体素子の製造方法
の一実施例を説明するための、主要工程段階での素子の
状態を断面図で示す製造工程図である。 ｌ・・・基板、 ２・・・活性層 ３・・・Ｗ−Ｓｉ層、 ４・・・ゲート電極５・・・主
電極領域（又は１層） ６．１０・・・オーミック電極 ７・・・Ｗ金属層、 ８・・・別の金属層９・・・制御
電極の金属層 （又は制御電極又はゲート電極）。 特許出願人 沖電気工業株式会社 第１図 −ぐ へ へ ロ Ｑ ψ 誓
構造の電界効果トランジスタの製造方法を説明するため
の工程断面図、 第２図（Ａ）〜（Ｃ）は本発明の半導体素子の製造方法
の一実施例を説明するための、主要工程段階での素子の
状態を断面図で示す製造工程図である。 ｌ・・・基板、 ２・・・活性層 ３・・・Ｗ−Ｓｉ層、 ４・・・ゲート電極５・・・主
電極領域（又は１層） ６．１０・・・オーミック電極 ７・・・Ｗ金属層、 ８・・・別の金属層９・・・制御
電極の金属層 （又は制御電極又はゲート電極）。 特許出願人 沖電気工業株式会社 第１図 −ぐ へ へ ロ Ｑ ψ 誓
Claims (1)
- 【特許請求の範囲】 ′ 活性層が形成されている基板上シこ制御電極を設け
、その後に、イオン注入法によって、不純物を高濃度に
注入して主電極領域を形成して化合物半導体素子を製造
するに当り、 該基板上に前記制御電極用のＷ金属層をＧＶＤ法により
成長させ、 該Ｗ金属層上にイオン阻止能が高くかつ耐ドライエツチ
性のある別の金属層をパターン成形し、該別の金属層を
マスクとして前記Ｗ金属層のナイドエツチングを行い、 これら別の金属層及びＷ金属層の両金属層をマスクとし
て前記イオン注入を行う ことを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18962383A JPS6081872A (ja) | 1983-10-11 | 1983-10-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18962383A JPS6081872A (ja) | 1983-10-11 | 1983-10-11 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6081872A true JPS6081872A (ja) | 1985-05-09 |
Family
ID=16244392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18962383A Pending JPS6081872A (ja) | 1983-10-11 | 1983-10-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081872A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152168A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
| JPS58101466A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS5999776A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
-
1983
- 1983-10-11 JP JP18962383A patent/JPS6081872A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152168A (en) * | 1981-03-13 | 1982-09-20 | Nec Corp | Manufacture of schottky barrier gate field effect transistor |
| JPS58101466A (ja) * | 1981-12-14 | 1983-06-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS5999776A (ja) * | 1982-11-29 | 1984-06-08 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1266812A (en) | Method of fabricating a self-aligned metal- semiconductor fet | |
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPH0354464B2 (ja) | ||
| JP2673109B2 (ja) | 自己整列型のｔ−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 | |
| JPS6081872A (ja) | 半導体素子の製造方法 | |
| JPH09129653A (ja) | Ｔ型ゲートと自己整列ｌｄｄ構造をもつ電界効果トランジスタの製造方法 | |
| JPH0864801A (ja) | 炭化けい素半導体素子およびその製造方法 | |
| JP3023934B2 (ja) | 半導体装置の製造方法 | |
| JPS61187277A (ja) | 電界効果トランジスタの製造方法 | |
| JPH022639A (ja) | 電界効果トランジスタの製造方法 | |
| KR100334866B1 (ko) | 반도체소자의트랜지스터형성방법 | |
| JPH0620080B2 (ja) | 半導体素子の製造方法 | |
| JP2652657B2 (ja) | ゲート電極形成方法 | |
| JPS6284566A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH04217329A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6258154B2 (ja) | ||
| JPS61294872A (ja) | 電界効果型トランジスタの製造方法 | |
| JPH03276733A (ja) | 化合物半導体装置の製造方法 | |
| JPS60107867A (ja) | 半導体装置とその製法 | |
| JPS62185377A (ja) | 電界効果トランジスタの製造方法 | |
| JPH04199639A (ja) | 半導体素子の製造方法 | |
| JPS6273779A (ja) | 半導体素子の製造方法 | |
| JPS63142872A (ja) | 自己整合型電界効果トランジスタの製造方法 | |
| JPH0480929A (ja) | 化合物半導体装置の製造方法 | |
| JPH0783026B2 (ja) | 電界効果トランジスタの製造方法 |