JP2004259847A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】複数の耐圧仕様を持つＭＯＳトランジスタを簡単な工程で容易に混載できる効果を有する半導体装置とその製造方法とを得ること。
【解決手段】高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とを同一基板に備え、前記高耐圧ＭＯＳトランジスタ６１と素子分離絶縁膜１１との間の半導体層３に第１の境界領域被膜２１ａを設け、前記低耐圧ＭＯＳトランジスタ６２と素子分離絶縁膜１１との間の半導体層３に第２の境界領域被膜２１ｂを設け、前記第１の境界領域被膜２１ａと前記第２の境界領域被膜２１ｂとの膜厚をほぼ等しくし、幅を異ならせることを特徴とする半導体装置とその製造方法。
【選択図】 図１
【解決手段】高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とを同一基板に備え、前記高耐圧ＭＯＳトランジスタ６１と素子分離絶縁膜１１との間の半導体層３に第１の境界領域被膜２１ａを設け、前記低耐圧ＭＯＳトランジスタ６２と素子分離絶縁膜１１との間の半導体層３に第２の境界領域被膜２１ｂを設け、前記第１の境界領域被膜２１ａと前記第２の境界領域被膜２１ｂとの膜厚をほぼ等しくし、幅を異ならせることを特徴とする半導体装置とその製造方法。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、耐圧が異なる複数のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを設けた半導体装置およびその製造方法に関し、特に絶縁基板上の半導体層に形成されたＭＯＳ型電界効果トランジスタを含む半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
絶縁基板上の半導体層に形成するＭＯＳトランジスタとしては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けるＳＯＩ―ＭＯＳトランジスタが知られており、まず、この従来のＳＯＩ−ＭＯＳトランジスタの構成について、図１５および図１６を用いて説明する。図１６はそのＭＯＳトランジスタの一例を示す平面図であり、図１５は、図１６のＹ−Ｙ´線に沿う断面図である。
【０００３】
［リークの発生理由：図１５、図１６］
このＭＯＳトランジスタは、図１５に示すように、支持基板１と埋め込み絶縁膜２と半導体層３とを有してなるＳＯＩ基板４を用いている。そして、ＳＯＩ基板４の半導体層３にゲート絶縁膜５とゲート電極６とを設け、ＭＯＳトランジスタを構成している。
【０００４】
このようなＳＯＩ基板４を用いたＭＯＳトランジスタは、半導体層３の周囲の素子分離絶縁膜１１との境界である素子分離領域端と、この素子分離領域端上に形成するゲート電極６とにより、図１５に示す寄生ＭＯＳ領域１０が形成される。
【０００５】
この寄生ＭＯＳ領域１０では、半導体層３の上部からの電界と、半導体層３の側壁近傍に形成されるＭＯＳ構造からの電界とが加わり、通常のチャネル領域１２よりも低電界で電流経路であるチャネルが形成され、リーク電流が発生する。このリーク電流は、ＭＯＳトランジスタの電気特性を悪化させる要因である。
【０００６】
［第１の従来例：図１７］
このリーク電流を防ぐためには、図１７に示すように、寄生ＭＯＳ領域１０の半導体層３の不純物濃度を高くし、寄生ＭＯＳトランジスタのしきい値電圧を高くして、寄生ＭＯＳトランジスタによるリーク電流を抑制する方法が知られている。
【０００７】
具体的には、寄生ＭＯＳ領域１０の半導体層３へチャネル領域１２に形成するチャネル不純物層１４より、高濃度であるフィールドドープ層１３を形成することにより、寄生ＭＯＳトランジスタのしきい値電圧を高くしている。
【０００８】
図１７で説明したフィールドドープ層１３によるリーク電流の抑制方法は、本発明の目的とする耐圧が異なる複数のＭＯＳトランジスタを設ける場合においては、製造工程が増えるという問題が発生する。すなわち、例えば低耐圧のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを設け、さらに高耐圧のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを設けると、少なくともこれら耐圧とチャネルとが異なる４つのＭＯＳトランジスタに対して、それぞれ最適化したフィールドドープ層１３を設ける必要があるからである。
【０００９】
さらに、チャネル領域のチャネル不純物層１４より高濃度であるフィールドドープ層１３を設けると、このフィールドドープ層１３を設けた部分のゲート電極６下部でのドレイン高濃度層との接合部分では、高濃度不純物同士の接合となるため耐圧が低下する問題が生じ、高耐圧ＭＯＳトランジスタを形成するのが難しくなるという問題も生じる。
【００１０】
このように、高耐圧設計が難しくなるとともに、半導体装置の製造プロセスが長くなるということは、半導体装置のコストアップに繋がることはもとより、工程数の増加とともに、工程の複雑化が進み、各工程での歩留り低下要因が増加することとなる。
【００１１】
［第２の従来例：図１８］
これらの問題を鑑みてフィールドドープ層１３を設ける方法以外に境界領域被膜を設ける方法がある。（例えば特許文献１参照）
【００１２】
【特許文献１】
特許第２８０７４４８号公報（第１２−１５頁、第４図）
【００１３】
特許文献１に示した従来の技術は、放射線照射後の寄生ＭＯＳトランジスタによるリーク電流を抑制する方法であって、境界領域被膜を設けることにより、寄生ＭＯＳトランジスタのしきい値を高くする。
【００１４】
この境界領域被膜を設ける方法は、図１８を用いて説明する。図１８は、境界領域被膜２１を設けた半導体装置を示す断面図である。半導体層３と素子分離絶縁膜１１との境界にゲート絶縁膜５より膜厚が厚い絶縁膜からなる境界領域被膜２１を設け、寄生ＭＯＳ領域１０の寄生ＭＯＳトランジスタのしきい値電圧を高くして、寄生ＭＯＳトランジスタによるリーク電流を抑制する方法である。
【００１５】
特許文献１に示す従来の技術は、放射線照射後の寄生ＭＯＳトランジスタによるリーク電流を抑制する方法は示されている。しかしながら、耐圧が異なる複数のＭＯＳトランジスタを設ける場合においては、この方法では課題が大きいことが判明した。
【００１６】
【発明が解決しようとする課題】
この課題について、図１９および図２０を用いて説明する。図１９は、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを搭載した半導体装置の一例を示す平面図であり、図２０は、境界領域被膜２１の幅を水準とした場合の高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタのリーク電流の変化を示す特性図である。
【００１７】
図１９の平面図に示すように、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とを同一ＳＯＩ基板上４に設ける場合、半導体層３の膜厚は、高耐圧ＭＯＳトランジスタ６１の耐圧設計に合わせて、低耐圧ＭＯＳトランジスタ６２のみを形成する場合と比較し、厚くする必要がある。これは、チャネル領域の電位固定とソース，ドレイン領域での電界を緩和すること、および電流密度を低下させるために必要な構造である。
【００１８】
このように、半導体層３の膜厚を厚くする必要があるため、図１５と図１７および図１８で示した従来の技術のように、素子分離絶縁膜１１の形成方法を半導体層３の選択酸化法により行うのは難しくなる問題が生じる。
【００１９】
さらに、境界領域被膜は、ゲート絶縁膜より厚くすることにより、寄生ＭＯＳトランジスタのしきい値電圧をチャネル部分より高くでき、リーク電流抑制効果がある。このため、工程数を少なくし、半導体装置の製造負荷を少なくするという本発明の目的から、図１９に示す高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とに設ける境界領域被膜２１は、高耐圧ＭＯＳトランジスタ６１を構成するゲート絶縁膜より厚い膜厚とし、かつ低耐圧ＭＯＳトランジスタ６２の境界領域被膜２１と同一の膜厚として使用する。
【００２０】
この場合、図２０に示した特性図の課題が新たに明らかとなった。この課題について図２０を用いて説明する。図２０は、横軸に素子分離絶縁膜と半導体層との境界からの距離を示す。すなわち、図１９の平面図に示す境界領域被膜の幅Ｚ１を示し、縦軸にその幅に対する高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの各リーク電流値を示している。
【００２１】
図２０に示すように、高耐圧ＭＯＳトランジスタの場合（図中、実線と黒四角で示す）には、境界領域被膜を１．２μｍ以上とすることにより寄生ＭＯＳトランジスタによるリーク電流が低減できる。低耐圧ＭＯＳトランジスタの場合（図中、破線と白三角で示す）には、１．０μｍから１．６μｍの間でのみリーク電流の抑制効果があり、境界領域被膜が長い場合にも問題であることが明らかとなった。
【００２２】
この低耐圧ＭＯＳトランジスタのリーク電流は、境界領域被膜の幅が０．８μｍ以下と短い場合には、前記高耐圧ＭＯＳトランジスタと同様に、寄生ＭＯＳトランジスタによるリーク電流が発生してしまう。
【００２３】
さらに、境界領域被膜の幅が１．８μｍ以上と長い場合には、前記高耐圧ＭＯＳトランジスタと同一膜厚の境界領域被膜としているため、ゲート電圧でカットオフできないチャネル領域が形成され、ゲート電圧に依存しないリーク電流が発生する課題があることが判明した。
【００２４】
以上の説明で明らかなように、本発明の目的とする耐圧が異なる複数のＭＯＳトランジスタを設ける場合には、従来の技術で示した境界領域被膜を設ける方法においても、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで、それぞれの境界領域被膜の幅を最適化しないとリーク電流が発生するという課題がある。
【００２５】
［発明の目的］
この発明の目的は、このような問題点を解決するためになされたものであって、工程を単純化し、かつ耐圧が異なる複数のＭＯＳトランジスタを同一基板上に備える半導体装置および製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するための本発明の要旨は、次のような半導体装置とその製造方法を提供する。
この発明による半導体装置は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを同一基板上に備える半導体装置であって、素子分離絶縁膜は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを分離し、第１のＭＯＳトランジスタと素子分離絶縁膜との間の半導体層に第１の境界領域被膜を設けるとともに、第２のＭＯＳトランジスタと素子分離絶縁膜との間の半導体層に第２の境界領域被膜を設け、第１の境界領域被膜の膜厚と第２の境界領域被膜の膜厚とをほぼ等しくし、第１の境界領域被膜の幅と第２の境界領域被膜の幅とを異なるように構成する。
【００２７】
この発明による半導体装置は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが形成される同一基板をＳＯＩ基板とする。
【００２８】
この発明による半導体装置は、第１のＭＯＳトランジスタが高耐圧ＭＯＳトランジスタであり、第２のＭＯＳトランジスタが低耐圧ＭＯＳトランジスタで構成する。
【００２９】
この発明による半導体装置は、第１の境界領域被膜は、素子分離絶縁膜と第１のＭＯＳトランジスタとの界面から半導体層側へ１．２μｍ以上設け、第２の境界領域被膜は、素子分離絶縁膜と第２のＭＯＳトランジスタとの界面から半導体層側へ１．０から１．６μｍの間で設ける。
【００３０】
この発明による半導体装置の製造方法は、基板上に素子領域を形成する工程と、第１のＭＯＳトランジスタを形成する半導体層と第２のＭＯＳトランジスタを形成する半導体層とに境界領域被膜を形成する工程と、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを形成する各半導体層に第１の境界領域被膜と第２の境界領域被膜とをそれぞれ形成する工程と、各半導体層のチャネル形成領域に第１のＭＯＳトランジスタに用いる第１のゲート絶縁膜を形成する工程と、第２のＭＯＳトランジスタを形成する半導体層の第１のゲート絶縁膜を除去する工程と、第２のＭＯＳトランジスタの半導体層に第２のゲート絶縁膜を形成する工程と、ゲート電極を形成し、高濃度不純物層を形成する工程と、層間絶縁膜を形成し、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとをそれぞれ接続する配線を形成する工程とを有する。
【００３１】
この発明による半導体装置の製造方法は、基板は支持基板と埋め込み絶縁膜と半導体層とを有するＳＯＩ基板であり、ＳＯＩ基板の半導体層にパッド酸化膜とシリコン窒化膜とを形成する工程と、素子形成領域以外のシリコン窒化膜とパッド酸化膜とを除去する工程と、露呈した半導体層の一部を残すように除去する工程と、素子領域以外の一部半導体層を残した半導体層が、素子分離絶縁膜として埋め込み絶縁膜に接するように選択酸化する工程とを有する。
【００３２】
［作用］
本発明の半導体装置は、境界領域被膜の幅を高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで最適化することにより、境界領域被膜の膜厚を高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで同一とすることが可能であり、同一基板上に高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを単純な工程で容易に混載することが可能となる。
【００３３】
【発明の実施の形態】
以下、図面を用いてこの発明による半導体装置の構造およびその製造方法の最適な形態を詳細に説明する。
【００３４】
［この発明による半導体装置の実施形態：図１、図２］
この発明による半導体装置の実施例を、図１および図２を用いて説明する。図２はこの発明による半導体装置の実施例の平面構造を示す平面図であり、図１はそのＸ−Ｘ´線に沿う断面図である。この発明による半導体装置は図１に示すように、支持基板１と埋め込み絶縁膜２と島状の半導体層３とを有するＳＯＩ基板４を使用する。
【００３５】
このＳＯＩ基板４上に、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とを設けている。高耐圧ＭＯＳトランジスタ６１は、半導体層３と第１のゲート絶縁膜５１とゲート電極６とからＭＯＳ構造を構成する。低耐圧ＭＯＳトランジスタ６２は、高耐圧ＭＯＳトランジスタ６１と同一膜厚である半導体層３と第１のゲート絶縁膜５１より膜厚が薄い第２のゲート絶縁膜５２とゲート電極６とからＭＯＳ構造を構成する。
【００３６】
この高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とは、素子分離絶縁膜１１によって完全に絶縁分離する。各ＭＯＳトランジスタは、層間絶縁膜７に設けたコンタクトホール８から配線９により外部と接続する。
【００３７】
高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２との半導体層３上面の素子分離絶縁膜１１との界面には、第１のゲート絶縁膜５１より膜厚が厚い第１の境界領域被膜２１ａと、第２の境界領域被膜２１ｂとを設け、この第１の境界領域被膜２１ａの幅Ｗ１と第２の境界領域被膜２１ｂの幅Ｗ２とは、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とでは異なった幅とする。
【００３８】
この高耐圧ＭＯＳトランジスタ６１に設ける第１の境界領域被膜２１ａの幅Ｗ１は、設計上の半導体層３と素子分離絶縁膜１１との界面からチャネル内部への距離を１．２μｍ以上とし、低耐圧ＭＯＳトランジスタ６２に設ける第２の境界領域被膜２１ｂの幅Ｗ２は、１．０から１．６μｍとしている。
【００３９】
次に、この実施例の半導体装置の平面構造について、図２を用いて説明する。図２は上述した半導体装置の平面パターン形状を示す平面図であり、前述した第１の境界領域被膜２１ａと第２の境界領域被膜２１ｂとの平面形状を斜線にて示している。この図２に示すように、この半導体装置は、ＳＯＩ基板４を用いて設ける複数の島状の半導体層３を、素子分離絶縁膜１１によって完全に絶縁分離している。
【００４０】
斜線で示す第１の境界領域被膜２１ａの幅Ｗ１と第２の境界領域被膜２１ｂの幅Ｗ２とは、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とでは異なる構成とする。
【００４１】
高耐圧ＭＯＳトランジスタ６１は、半導体層３に設けた高耐圧ドレイン３１の領域と高耐圧ソース３２と高耐圧バルク３３とから高濃度拡散層を形成し、各高濃度拡散層およびゲート電極６に形成したコンタクトホール８を介して配線９により外部と接続する。
【００４２】
同様に、低耐圧ＭＯＳトランジスタ６２は、半導体層３に設けた低耐圧ドレイン３４の領域と低耐圧ソース３５と低耐圧バルク３６とから高濃度拡散層を形成し、各高濃度拡散層およびゲート電極６に形成したコンタクトホール８を介して配線９により外部と接続する。
【００４３】
このような構成とすることにより、高耐圧ＭＯＳトランジスタでは、境界領域被膜の幅が１．２μｍ以上あるため、寄生ＭＯＳトランジスタによるリーク電流を抑制でき、さらに、低耐圧ＭＯＳトランジスタでは、境界領域被膜の幅が１．０μｍから１．６μｍとしているため、０．８μｍ以下で生じる寄生ＭＯＳトランジスタによるリーク電流を抑制できる。かつ１．８μｍ以上で生じるゲート電圧によりカットオフできないチャネル領域の形成を抑え、ゲート電圧に依存しないリーク電流を抑制するという、従来にはない効果が得られる。
【００４４】
［製造方法の第１の実施形態：図１、図２および図３から図１４］
次に、この発明による半導体装置の製造方法の実施例を説明する。その製造方法の第１の実施形態として、図１および図２に示した半導体装置を作製するための製造方法を、図３から図１４に示す各製造工程における半導体装置の断面図と先に使用した図１および図２も用いて説明する。図３から図１４において、図１および図２と対応する部分には同一の符号を付与している。
【００４５】
図１および図２に示した半導体装置を作製するには、図３に示すように、シリコンからなる支持基板１上に、膜厚１０００ｎｍの二酸化シリコンからなる埋め込み絶縁膜２と膜厚１０００ｎｍのシリコンによる導電型がＮ型の半導体層３とを積層して、いわゆるＳＯＩ基板４を使用する。
【００４６】
このように、１０００ｎｍの比較的厚い半導体層３を用いることにより、高耐圧ＭＯＳトランジスタの作製を容易にしている。すなわち、ＳＯＩ構造でウェルの電位を固定することが可能であるとともに、電流密度を低減するために厚い半導体層３を用いている。
【００４７】
次に、図４に示すように、半導体層３を酸化雰囲気で酸化処理して、酸化シリコンからなるパッド酸化膜２２を２０ｎｍの厚さで形成する。このパッド酸化膜２２の膜厚は半導体層３に比べ薄膜であるが、図４では、便宜上パッド酸化膜２２の厚さを厚くして描いている。このパッド酸化膜２２を形成するための酸化処理は、酸素雰囲気中で、温度９００℃、時間２５分の条件で行なう。
【００４８】
その後、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）とを反応ガスとして用いる化学気相成長法により、膜厚が１５０ｎｍのシリコン窒化膜２３をこのＳＯＩ基板４上のパッド酸化膜２２上の全面に形成する。そして、このシリコン窒化膜２３上の全面に感光性樹脂を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理とを行って、図４に示す感光性樹脂７１が半導体層３のチャネル形成領域に残存するようにパターニングする。
【００４９】
ついで、この感光性樹脂７１をエッチングマスクに用いて、図５に示すように、シリコン窒化膜２３とパッド酸化膜２２とをエッチングする。このエッチングは、反応性イオンエッチング装置を用い、六フッ化イオウ（ＳＦ６ ）と三フッ化メタン（ＣＨＦ３ ）とヘリウム（Ｈｅ）との混合ガスをエッチングガスとして用いて行なう。
【００５０】
つぎに、この感光性樹脂７１をエッチングマスクに用いて、半導体層３を６００ｎｍ程度エッチングする。この半導体層３のシリコンエッチングは、反応性イオンエッチング装置を用い、塩素（Ｃｌ２ ）と四フッ化炭素（ＣＦ４ ）との混合ガスをエッチングガスとして用いて行なう。
【００５１】
その後、この感光性樹脂７１を除去し、シリコン窒化膜２３を耐酸化膜マスクとして酸化する、いわゆる選択酸化（ＬＯＣＯＳ）処理により、図６に示すように、素子分離絶縁膜１１を９００ｎｍの厚さで形成する。この選択酸化は、水蒸気雰囲気中で、温度１０００℃、時間２００分の条件で行なう。
そして、耐酸化膜マスクとして用いたシリコン窒化膜２３を加熱したリン酸で除去し、つづいて、パッド酸化膜２２も除去する。これにより、半導体層３が素子分離絶縁膜１１と埋め込み絶縁膜２により完全に絶縁分離される構造となる。
【００５２】
詳しくは、前述のように半導体層３のエッチングで、半導体層３を４００ｎｍ程度残すようにエッチング形成しているため、選択酸化処理により、この半導体層３が酸化され、形成した素子分離絶縁膜１１が埋め込み絶縁膜２に接するように形成する。
これにより、半導体層３が比較的厚い膜厚１０００ｎｍであるにも係わらず絶縁膜により完全に絶縁分離された構造が得られる。この工程は、半導体層３のエッチング量を変えると、選択酸化膜の横方向酸化量が変わるために重要な工程である。
【００５３】
さらに、この製造方法で素子分離絶縁膜を形成すると、ＳＯＩで用いられるメサ分離と比較し、半導体層３と素子分離絶縁膜１１との段差を小さく抑えることができ、ゲート電極材料の被覆性を良くし、半導体層３が厚い場合に問題となるゲート電極加工時の段差部分でのエッチング残りも防ぐことが可能である。
【００５４】
次に、図７に示すように、感光性樹脂７２を高耐圧ＭＯＳトランジスタ６１の半導体層３およびその周囲を開口するようにパターニングする。そして、この感光性樹脂７２をイオン注入マスクとして、高耐圧ＭＯＳトランジスタ６１の半導体層３にＰ型の不純物であるホウ素（Ｂ）を導入して、第１のＰ型ウェル不純物層３７を形成する。この第１のＰ型ウェル不純物層３７を形成するためのホウ素のイオン注入量は６．８×１０１３ｃｍ−２程度、イオン注入エネルギーは２５ＫｅＶの条件で行なう。その後、感光性樹脂７２を除去する。
【００５５】
次いで、図示は省略するが、再びこのＳＯＩ基板４上の全面に感光性樹脂を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理とを行って、感光性樹脂を低耐圧ＭＯＳトランジスタ６２の半導体層３およびその周囲を開口するようにパターニングする。
【００５６】
そして、その感光性樹脂をイオン注入用マスクとして、低耐圧ＭＯＳトランジスタ６２の半導体層３にＰ型不純物であるホウ素を導入して、第２のＰ型ウェル不純物層３８を形成する。この第２のＰ型ウェル不純物層３８を形成するためのホウ素のイオン注入量は１．７×１０１３ｃｍ−２程度、イオン注入エネルギーは２５ＫｅＶの条件で行なう。その後、感光性樹脂を除去する。
【００５７】
次に、前述した第１のＰ型ウェル不純物層３７および第２のＰ型ウェル不純物層３８にイオン注入したホウ素の活性化のためのアニール処理を行なう。このアニールは、窒素と酸素との混合ガス雰囲気中で、温度１０００℃、時間２３分の条件で処理し、連続して窒素雰囲気中で、温度１０５０℃、時間１８０分の処理で行なう。
【００５８】
続いて、高耐圧ＭＯＳトランジスタ６１の耐圧を向上するために、図２の平面図に示した高耐圧ドレイン３１の領域を開口するように感光性樹脂を形成する。そして、この感光性樹脂をイオン注入マスクとして、高耐圧ドレイン３１の半導体層３にＮ型の不純物であるリン（Ｐ）を導入して、高耐圧ドレイン３１を形成する。
このＮ型の高耐圧ドレイン３１を形成するためのリンのイオン注入量は８．０×１０１２ｃｍ−２程度、イオン注入エネルギーは５０ＫｅＶで行なう。その後、感光性樹脂を除去する。
【００５９】
次に、図８に示すように、半導体層３を酸化処理して酸化シリコンからなる境界領域被膜２１ａ，２１ｂを半導体層３上に２００ｎｍの膜厚で形成する。この境界領域被膜２１ａ，２１ｂの形成条件は、水蒸気雰囲気中で、温度９００℃、時間２３分の条件で行なう。続いて、窒素雰囲気中で、温度１０５０℃、時間１８０分の熱処理を行なうことにより、高耐圧ドレイン３１の領域を形成したリンを活性化する。
【００６０】
次に、ＳＯＩ基板４上の全面に感光性樹脂を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理を行って、図９に示すように、高耐圧ＭＯＳトランジスタ６１の半導体層３と低耐圧ＭＯＳトランジスタ６２の半導体層３を開口するように感光性樹脂７３を形成する。
【００６１】
このとき、高耐圧ＭＯＳトランジスタ６１の境界領域被膜２１ａが半導体層３の端部から内側へ１．２μｍ以上となり、低耐圧ＭＯＳトランジスタ６２の境界領域被膜２１ｂが半導体層３の端部から内側へ１．０μｍとなるように感光性樹脂７３を形成する。
【００６２】
そして、その感光性樹脂７３をエッチングマスクに用いて、境界領域被膜２１ａ，２１ｂをエッチング除去する。この境界領域被膜２１ａ，２１ｂのエッチング処理は、フッ化水素（ＨＦ）を用いて行なう。その後、感光性樹脂７３を除去する。
【００６３】
この工程により、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とで同一膜厚からなり、かつ幅が異なる特徴をもつ第１の境界領域被膜２１ａと第２の境界領域被膜２１ｂとを形成できる。
【００６４】
その後、図１０に示すように、半導体層３を酸化処理して酸化シリコンからなる第１のゲート絶縁膜５１を１２０ｎｍの膜厚で形成する。この第１のゲート絶縁膜５１の形成条件は、酸素雰囲気中で、温度１０００℃、時間２３５分の条件で行なう。
【００６５】
そして、再びこのＳＯＩ基板４上の全面に感光性樹脂を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理とを行って、図１０に示すように、感光性樹脂７４を低耐圧ＭＯＳトランジスタ６２の半導体層３領域が開口し、かつ、半導体層３に形成した第１の境界領域被膜２１ａと第２の境界領域被膜２１ｂとをエッチングしないように被覆し、さらに高耐圧ＭＯＳトランジスタ６１の半導体層３は被覆するようにパターニングする。
【００６６】
次に、この感光性樹脂７４をエッチングマスクに用いて、低耐圧ＭＯＳトランジスタ６２の半導体層３の上部に形成している第１のゲート絶縁膜５１をエッチングし除去する。このエッチングは、フッ化水素（ＨＦ）を用いる。その後、感光性樹脂７４を除去する。
【００６７】
次いで、半導体層３を酸化処理して、図１１に示すように、シリコン酸化膜からなる第２のゲート絶縁膜５２を１８ｎｍの膜厚で形成する。この第２のゲート絶縁膜５２の形成条件は、酸素と窒素との混合雰囲気中で、温度１０００℃、時間４５分の条件で行なう。これにより、低耐圧ＭＯＳトランジスタ６２領域の半導体層３に第２のゲート絶縁膜５２が形成される。この時、第２ゲート絶縁膜５２の膜厚が薄いため、その他の絶縁膜の膜厚変化はわずかである。
【００６８】
以上の酸化処理工程で、高耐圧ＭＯＳトランジスタ６１の半導体層３の領域には、高耐圧ＭＯＳトランジスタ６１用の第１のゲート絶縁膜５１と素子分離絶縁膜１１から１．２μｍ半導体層３側まで形成した第１の境界領域被膜２１ａとが形成される。
また、低耐圧ＭＯＳトランジスタ６２の半導体層３の領域には、低耐圧ＭＯＳトランジスタ６２用の第２のゲート絶縁膜５２と素子分離絶縁膜１１から１．０μｍ半導体層３側まで形成した高耐圧ＭＯＳトランジスタ６１領域と同一膜である第２の境界領域被膜２１ｂとが形成される。
【００６９】
その後、反応性ガスとしてモノシラン（ＳｉＨ４ ）を用いる化学気相成長法によって、図１２に示すように、多結晶シリコン膜からなるゲート電極材料６３を膜厚が３５０ｎｍになるように、このＳＯＩ基板４上の全面に形成する。
【００７０】
次に、このゲート電極材料６３の全面に感光性樹脂である感光性樹脂を塗布し、所定のフォトマスクを用いて露光処理および現像処理を行って、図１２に示すように、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２との各ゲート電極を形成する領域に感光性樹脂７５を形成する。そして、この感光性樹脂７５をマスクとして、六フッ化イオウ（ＳＦ６ ）と酸素（Ｏ２ ）との混合ガスを用いてドライエッチング法により、多結晶シリコン膜からなるゲート電極材料６３をエッチングし、図１３に示すゲート電極６を形成する。その後、感光性樹脂７５を除去する。
【００７１】
次に、図２の平面図に示す第１のＰウェル不純物層と第２のＰウェル不純物層との電位を固定するための高耐圧バルク３３の領域と低耐圧バルク３６の領域とに感光性樹脂（図示せず）を形成し、この感光性樹脂をイオン注入用マスクとして使用して、図２の平面図に示す高耐圧ＭＯＳトランジスタ６１のゲート電極６に整合する領域の半導体層３と、低耐圧ＭＯＳトランジスタ６２のゲート電極６に整合する領域の半導体層３とに、Ｎ型の不純物である砒素（Ａｓ）を導入する。この工程により、高耐圧ドレイン３１と高耐圧ソース３２と、低耐圧ドレイン３４と低耐圧ソース３５との領域の高濃度不純物層を形成する。この高濃度不純物層を形成するための砒素のイオン注入量は３．０×１０１５ｃｍ−２程度、イオン注入エネルギーが７０ＫｅＶの条件で行なう。その後、感光性樹脂を除去する。
【００７２】
次に、図２の平面図に示す高耐圧ＭＯＳトランジスタ６１の高耐圧バルク３３と、低耐圧ＭＯＳトランジスタ６２の低耐圧バルク３６とを開口するように感光性樹脂（図示せず）を形成し、それをイオン注入マスクとして使用して、図２の平面図に示す高耐圧バルク３３と低耐圧バルク３６との領域にＰ型の不純物であるホウ素（Ｂ）を導入して、Ｐ型の高濃度不純物層を形成する。このＰ型の高濃度不純物層を形成するためのホウ素のイオン注入量は２．５×１０１５ｃｍ−２程度、イオン注入エネルギーが２５ＫｅＶの条件で行なう。その後、感光性樹脂を除去する。
【００７３】
そして図１４に示すように、リン（Ｐ）とホウ素（Ｂ）とを含む二酸化シリコン膜からなる層間絶縁膜７を、化学気相成長法により、このＳＯＩ基板４上の全面に膜厚５５０ｎｍ程度に形成する。その後、イオン注入した不純物の活性化と層間絶縁膜７のリフローとを目的とするアニール処理を、窒素雰囲気中で、温度９００℃、時間３０分の条件で行なう。
【００７４】
次に、この層間絶縁膜７上に感光性樹脂を回転塗布法によって塗布し、さらに所定のフォトマスクを用いて露光処理と現像処理とを行なって、図１４に示すように各コンタクトホールに対応する開口を有する感光性樹脂７６をパターニングする。そして、このパターニングした感光性樹脂７６をエッチングマスクとして用いて層間絶縁膜７をエッチングして、各コンタクトホールを形成する。
【００７５】
このコンタクトホールのエッチングは、反応性イオンエッチング装置を用い、三フッ化メタン（ＣＨＦ３ ）と二フッ化メタン（ＣＨ２ Ｆ２ ）との混合ガスをエッチングガスとして用いて行なう。その後、感光性樹脂７６を除去し、スパッタリング装置を用いて、アルミニウムからなる配線材料を、８００ｎｍ程度の膜厚でコンタクトホール内を含む層間絶縁膜７上の全面に形成する。
【００７６】
そして、その配線材料上に感光性樹脂（図示せず）を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理とを行なって、図２の平面図に示す各配線９に対応するパターンを有する感光性樹脂をパターニングする。
【００７７】
このパターニングした感光性樹脂をエッチングマスクに使用して前記配線材料をエッチングし、各配線９を形成する。この配線９のエッチングは、反応性イオンエッチング装置を用い、エッチングガスとして塩素（Ｃｌ２ ）と三塩化ホウ素（ＢＣｌ３ ）との混合ガスを用いて行なう。この結果、図１に示す断面構造と図２に示す平面構造を持つことができる。
【００７８】
［製造方法のその他の実施形態］
前記実施例では、高耐圧ＭＯＳトランジスタとして動作電圧３０Ｖ、低電圧ＭＯＳトランジスタとして動作電圧３．３Ｖの場合を示し、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとともにＮチャネル型ＭＯＳトランジスタについて述べたが、Ｐチャネル型ＭＯＳトランジスタについても導電型が逆になるような構成で形成すれば、同様な効果が得られる。
【００７９】
具体的には、第１のＮウェル不純物層形成としては、Ｎ型不純物であるリン（Ｐ）をイオン注入量５．５×１０１２ｃｍ−２程度、イオン注入エネルギーは４０ＫｅＶの条件で行なう。また、第２のＮウェル不純物層形成としては、Ｎ型不純物であるリン（Ｐ）をイオン注入量２．５５×１０１２ｃｍ−２程度、イオン注入エネルギーは４０ＫｅＶの条件で行なう。さらに、高耐圧ドレインの形成は、Ｐ型不純物であるホウ素（Ｂ）をイオン注入量１．４×１０１３ｃｍ−２程度、イオン注入エネルギーは５０ＫｅＶの条件で行なう。これにより、Ｐチャネル型ＭＯＳトランジスタ構成が可能である。
【００８０】
さらに、高耐圧ＭＯＳトランジスタであるＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタであるＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとを同一基板に設ける場合も同様に、同一膜厚の境界領域被膜で同じ効果が得られるため、工程削減効果が極めて高い。
【００８１】
前述した実施例では、基板としてＳＯＩ基板を用いたが、シリコン窒化膜やアルミナ膜などから構成する埋め込み絶縁膜を有する半導体材料を用いても同様の効果が得られる。
【００８２】
［この発明の作用効果に係る説明］
ここで、この発明による半導体装置の作用効果を図２０から図２３に示す特性図を用いて説明する。
【００８３】
図２０は、前記したように、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを構成する境界領域被膜の膜厚を同一とした場合の素子分離絶縁膜と半導体層との境界からの境界領域被膜距離、すなわち幅を変化させた場合の高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタのリーク電流発生依存性を示した図である。
【００８４】
まず、高耐圧ＭＯＳトランジスタの場合には、境界領域被膜の幅が１．０μｍ以下では、リーク電流が増加する。この特性図を図２１に示す。図２１は、高耐圧ＭＯＳトランジスタのゲート電圧とドレイン電流特性との相関を示すグラフであり、横軸は、高耐圧ＭＯＳトランジスタのゲート電極に印加するゲート電圧を示し、縦軸はドレイン電圧を３０Ｖ印加した場合のドレインに流れる電流値を示している。
【００８５】
従来例の特性に示すように、境界領域被膜の幅が１．０μｍ以下では、境界領域被膜が短くなり、半導体層端部での電界が高くなり、寄生ＭＯＳトランジスタによるリーク電流いわゆるハンプ電流が発生する。これに対して、本発明で示したように、境界領域被膜を１．２μｍ以上とすることにより、寄生ＭＯＳトランジスタによるリーク電流は抑制できる。
【００８６】
次に、低耐圧ＭＯＳトランジスタの場合には、境界領域被膜の幅が０．８μｍ以下および１．８μｍ以上でリーク電流が増加する。まず、境界領域被膜が０．８μｍ以下の場合の特性図を図２２に示す。図２２は、低耐圧ＭＯＳトランジスタのゲート電圧とドレイン電流との相関を示すグラフであり、横軸は、低耐圧ＭＯＳトランジスタのゲート電極に印加するゲート電圧を示し、縦軸はドレイン電圧を３．３Ｖ印加した場合のドレインに流れる電流を示している。
【００８７】
従来例の特性に示すように、境界領域被膜の幅が０．８μｍ以下の場合には、素子分離絶縁膜端部のゲートバーズビーク部分までエッチングが進行し、ゲート電極からの電界が半導体層端部で増加し、寄生ＭＯＳトランジスタによるリーク電流いわゆるハンプ電流が発生する。
【００８８】
次に、境界領域被膜の幅が１．８μｍ以上の場合の特性図を図２３に示す。図２３は、図２２と同様に、低耐圧ＭＯＳトランジスタのゲート電圧とドレイン電流との相関を示すグラフである。
【００８９】
境界領域被膜の幅が１．８μｍ以上と広い場合には、工程を単純化し、境界領域被膜の膜厚を高耐圧ＭＯＳトランジスタと同一としたことにより厚い境界領域被膜がチャネル内部まで伸びるため、ゲート電界でカットオフしきれないゲート電圧に依存しないリーク電流が発生する。これに対して、本発明で示すように境界領域被膜の幅を１．０μｍとすることにより、図２２に示したリーク電流と図２３に示したリーク電流ともに抑制できる。
【００９０】
【発明の効果】
以上説明してきたように、本発明の半導体装置は、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで同一膜厚の境界領域被膜を構成し、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで境界領域被膜の幅を変えることにより構成している。このため、従来必要であった各ＭＯＳトランジスタの寄生ＭＯＳトランジスタ対策のためのフィールドドープ層を形成する工程が不要となり、目的とする複数の耐圧を持つＭＯＳトランジスタを簡単な工程で容易に混載できるという効果を有する。
【００９１】
さらに、本発明によれば、素子分離端部に生じる寄生ＭＯＳトランジスタのしきい値電圧をチャネル領域のしきい値電圧よりも高くできる。その理由は、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとともに幅を変えた境界領域被膜による。また、寄生ＭＯＳトランジスタ起因のハンプ電流によるリーク電流を防止できる効果を有する。
【００９２】
さらにまた、低耐圧ＭＯＳトランジスタで問題となる、ゲート電圧に依存しないリーク電流を境界領域被膜の幅を最適化することにより防止できるとともに、境界領域被膜の膜厚を高耐圧ＭＯＳトランジスタと同一とすることで工程短縮が可能となる。
【００９３】
このように、本発明では、従来の技術で示したように、境界領域被膜の膜厚を耐圧仕様の異なるＭＯＳトランジスタごとに変える必要はない。すなわち、工程を増やすことなく、耐圧の異なる複数のＭＯＳトランジスタの混載が可能となる。
【００９４】
さらに、本発明によれば、高耐圧ＭＯＳトランジスタを混載するため、半導体層を厚くする必要があるが、半導体層の全膜厚をエッチングすることなく、選択酸化を行なうことにより、従来問題であったゲート電極材料の膜被覆性の問題やゲート電極加工時の段差部分でのエッチング残りの問題をなくすことが可能であるという効果を有する。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体装置の構造を示す断面図である。
【図２】本発明の実施形態における半導体装置の構造を示す平面図である。
【図３】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１５】従来の技術における半導体装置の構造を示す断面図である。
【図１６】従来の技術における半導体装置の構造を示す平面図である。
【図１７】従来の技術における半導体装置の構造を示す断面図である。
【図１８】従来の技術における半導体装置の構造を示す断面図である。
【図１９】従来の技術における半導体装置の構造を示す平面図である。
【図２０】本発明における半導体装置の実施形態と従来の技術とにおける、半導体装置の境界領域被膜の距離とＭＯＳトランジスタのリーク電流との相関を示した特性図である。
【図２１】本発明における高耐圧ＭＯＳトランジスタの実施形態と従来の技術とにおける、半導体装置のゲート電圧とドレイン電流との相関を示した特性図である。
【図２２】本発明における低耐圧ＭＯＳトランジスタの実施形態と従来の技術とにおける、半導体装置のゲート電圧とドレイン電流との相関を示した特性図である。
【図２３】本発明における低耐圧ＭＯＳトランジスタの実施形態と従来の技術とにおける、半導体装置のゲート電圧とドレイン電流との相関を示した特性図である。
【符号の説明】
１ 支持基板
２ 埋め込み絶縁膜
３ 半導体層
４ ＳＯＩ基板
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
８ コンタクトホール
９ 配線
１０ 寄生ＭＯＳ領域
１１ 素子分離絶縁膜
１２ チャネル領域
１３ フィールドドープ層
１４ チャネル不純物層
２１ 境界領域被膜
２１ａ 第１の境界領域被膜
２１ｂ 第２の境界領域被膜
２２ パッド酸化膜
２３ シリコン窒化膜
３１ 高耐圧ドレイン
３４ 低耐圧ドレイン
５１ 第１のゲート絶縁膜
５２ 第２のゲート絶縁膜
６１ 高耐圧ＭＯＳトランジスタ
６２ 低耐圧ＭＯＳトランジスタ
６３ ゲート電極材料
【発明の属する技術分野】
本発明は、耐圧が異なる複数のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを設けた半導体装置およびその製造方法に関し、特に絶縁基板上の半導体層に形成されたＭＯＳ型電界効果トランジスタを含む半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
絶縁基板上の半導体層に形成するＭＯＳトランジスタとしては、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けるＳＯＩ―ＭＯＳトランジスタが知られており、まず、この従来のＳＯＩ−ＭＯＳトランジスタの構成について、図１５および図１６を用いて説明する。図１６はそのＭＯＳトランジスタの一例を示す平面図であり、図１５は、図１６のＹ−Ｙ´線に沿う断面図である。
【０００３】
［リークの発生理由：図１５、図１６］
このＭＯＳトランジスタは、図１５に示すように、支持基板１と埋め込み絶縁膜２と半導体層３とを有してなるＳＯＩ基板４を用いている。そして、ＳＯＩ基板４の半導体層３にゲート絶縁膜５とゲート電極６とを設け、ＭＯＳトランジスタを構成している。
【０００４】
このようなＳＯＩ基板４を用いたＭＯＳトランジスタは、半導体層３の周囲の素子分離絶縁膜１１との境界である素子分離領域端と、この素子分離領域端上に形成するゲート電極６とにより、図１５に示す寄生ＭＯＳ領域１０が形成される。
【０００５】
この寄生ＭＯＳ領域１０では、半導体層３の上部からの電界と、半導体層３の側壁近傍に形成されるＭＯＳ構造からの電界とが加わり、通常のチャネル領域１２よりも低電界で電流経路であるチャネルが形成され、リーク電流が発生する。このリーク電流は、ＭＯＳトランジスタの電気特性を悪化させる要因である。
【０００６】
［第１の従来例：図１７］
このリーク電流を防ぐためには、図１７に示すように、寄生ＭＯＳ領域１０の半導体層３の不純物濃度を高くし、寄生ＭＯＳトランジスタのしきい値電圧を高くして、寄生ＭＯＳトランジスタによるリーク電流を抑制する方法が知られている。
【０００７】
具体的には、寄生ＭＯＳ領域１０の半導体層３へチャネル領域１２に形成するチャネル不純物層１４より、高濃度であるフィールドドープ層１３を形成することにより、寄生ＭＯＳトランジスタのしきい値電圧を高くしている。
【０００８】
図１７で説明したフィールドドープ層１３によるリーク電流の抑制方法は、本発明の目的とする耐圧が異なる複数のＭＯＳトランジスタを設ける場合においては、製造工程が増えるという問題が発生する。すなわち、例えば低耐圧のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを設け、さらに高耐圧のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを設けると、少なくともこれら耐圧とチャネルとが異なる４つのＭＯＳトランジスタに対して、それぞれ最適化したフィールドドープ層１３を設ける必要があるからである。
【０００９】
さらに、チャネル領域のチャネル不純物層１４より高濃度であるフィールドドープ層１３を設けると、このフィールドドープ層１３を設けた部分のゲート電極６下部でのドレイン高濃度層との接合部分では、高濃度不純物同士の接合となるため耐圧が低下する問題が生じ、高耐圧ＭＯＳトランジスタを形成するのが難しくなるという問題も生じる。
【００１０】
このように、高耐圧設計が難しくなるとともに、半導体装置の製造プロセスが長くなるということは、半導体装置のコストアップに繋がることはもとより、工程数の増加とともに、工程の複雑化が進み、各工程での歩留り低下要因が増加することとなる。
【００１１】
［第２の従来例：図１８］
これらの問題を鑑みてフィールドドープ層１３を設ける方法以外に境界領域被膜を設ける方法がある。（例えば特許文献１参照）
【００１２】
【特許文献１】
特許第２８０７４４８号公報（第１２−１５頁、第４図）
【００１３】
特許文献１に示した従来の技術は、放射線照射後の寄生ＭＯＳトランジスタによるリーク電流を抑制する方法であって、境界領域被膜を設けることにより、寄生ＭＯＳトランジスタのしきい値を高くする。
【００１４】
この境界領域被膜を設ける方法は、図１８を用いて説明する。図１８は、境界領域被膜２１を設けた半導体装置を示す断面図である。半導体層３と素子分離絶縁膜１１との境界にゲート絶縁膜５より膜厚が厚い絶縁膜からなる境界領域被膜２１を設け、寄生ＭＯＳ領域１０の寄生ＭＯＳトランジスタのしきい値電圧を高くして、寄生ＭＯＳトランジスタによるリーク電流を抑制する方法である。
【００１５】
特許文献１に示す従来の技術は、放射線照射後の寄生ＭＯＳトランジスタによるリーク電流を抑制する方法は示されている。しかしながら、耐圧が異なる複数のＭＯＳトランジスタを設ける場合においては、この方法では課題が大きいことが判明した。
【００１６】
【発明が解決しようとする課題】
この課題について、図１９および図２０を用いて説明する。図１９は、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを搭載した半導体装置の一例を示す平面図であり、図２０は、境界領域被膜２１の幅を水準とした場合の高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタのリーク電流の変化を示す特性図である。
【００１７】
図１９の平面図に示すように、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とを同一ＳＯＩ基板上４に設ける場合、半導体層３の膜厚は、高耐圧ＭＯＳトランジスタ６１の耐圧設計に合わせて、低耐圧ＭＯＳトランジスタ６２のみを形成する場合と比較し、厚くする必要がある。これは、チャネル領域の電位固定とソース，ドレイン領域での電界を緩和すること、および電流密度を低下させるために必要な構造である。
【００１８】
このように、半導体層３の膜厚を厚くする必要があるため、図１５と図１７および図１８で示した従来の技術のように、素子分離絶縁膜１１の形成方法を半導体層３の選択酸化法により行うのは難しくなる問題が生じる。
【００１９】
さらに、境界領域被膜は、ゲート絶縁膜より厚くすることにより、寄生ＭＯＳトランジスタのしきい値電圧をチャネル部分より高くでき、リーク電流抑制効果がある。このため、工程数を少なくし、半導体装置の製造負荷を少なくするという本発明の目的から、図１９に示す高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とに設ける境界領域被膜２１は、高耐圧ＭＯＳトランジスタ６１を構成するゲート絶縁膜より厚い膜厚とし、かつ低耐圧ＭＯＳトランジスタ６２の境界領域被膜２１と同一の膜厚として使用する。
【００２０】
この場合、図２０に示した特性図の課題が新たに明らかとなった。この課題について図２０を用いて説明する。図２０は、横軸に素子分離絶縁膜と半導体層との境界からの距離を示す。すなわち、図１９の平面図に示す境界領域被膜の幅Ｚ１を示し、縦軸にその幅に対する高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの各リーク電流値を示している。
【００２１】
図２０に示すように、高耐圧ＭＯＳトランジスタの場合（図中、実線と黒四角で示す）には、境界領域被膜を１．２μｍ以上とすることにより寄生ＭＯＳトランジスタによるリーク電流が低減できる。低耐圧ＭＯＳトランジスタの場合（図中、破線と白三角で示す）には、１．０μｍから１．６μｍの間でのみリーク電流の抑制効果があり、境界領域被膜が長い場合にも問題であることが明らかとなった。
【００２２】
この低耐圧ＭＯＳトランジスタのリーク電流は、境界領域被膜の幅が０．８μｍ以下と短い場合には、前記高耐圧ＭＯＳトランジスタと同様に、寄生ＭＯＳトランジスタによるリーク電流が発生してしまう。
【００２３】
さらに、境界領域被膜の幅が１．８μｍ以上と長い場合には、前記高耐圧ＭＯＳトランジスタと同一膜厚の境界領域被膜としているため、ゲート電圧でカットオフできないチャネル領域が形成され、ゲート電圧に依存しないリーク電流が発生する課題があることが判明した。
【００２４】
以上の説明で明らかなように、本発明の目的とする耐圧が異なる複数のＭＯＳトランジスタを設ける場合には、従来の技術で示した境界領域被膜を設ける方法においても、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで、それぞれの境界領域被膜の幅を最適化しないとリーク電流が発生するという課題がある。
【００２５】
［発明の目的］
この発明の目的は、このような問題点を解決するためになされたものであって、工程を単純化し、かつ耐圧が異なる複数のＭＯＳトランジスタを同一基板上に備える半導体装置および製造方法を提供することにある。
【００２６】
【課題を解決するための手段】
上記目的を達成するための本発明の要旨は、次のような半導体装置とその製造方法を提供する。
この発明による半導体装置は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを同一基板上に備える半導体装置であって、素子分離絶縁膜は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを分離し、第１のＭＯＳトランジスタと素子分離絶縁膜との間の半導体層に第１の境界領域被膜を設けるとともに、第２のＭＯＳトランジスタと素子分離絶縁膜との間の半導体層に第２の境界領域被膜を設け、第１の境界領域被膜の膜厚と第２の境界領域被膜の膜厚とをほぼ等しくし、第１の境界領域被膜の幅と第２の境界領域被膜の幅とを異なるように構成する。
【００２７】
この発明による半導体装置は、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとが形成される同一基板をＳＯＩ基板とする。
【００２８】
この発明による半導体装置は、第１のＭＯＳトランジスタが高耐圧ＭＯＳトランジスタであり、第２のＭＯＳトランジスタが低耐圧ＭＯＳトランジスタで構成する。
【００２９】
この発明による半導体装置は、第１の境界領域被膜は、素子分離絶縁膜と第１のＭＯＳトランジスタとの界面から半導体層側へ１．２μｍ以上設け、第２の境界領域被膜は、素子分離絶縁膜と第２のＭＯＳトランジスタとの界面から半導体層側へ１．０から１．６μｍの間で設ける。
【００３０】
この発明による半導体装置の製造方法は、基板上に素子領域を形成する工程と、第１のＭＯＳトランジスタを形成する半導体層と第２のＭＯＳトランジスタを形成する半導体層とに境界領域被膜を形成する工程と、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを形成する各半導体層に第１の境界領域被膜と第２の境界領域被膜とをそれぞれ形成する工程と、各半導体層のチャネル形成領域に第１のＭＯＳトランジスタに用いる第１のゲート絶縁膜を形成する工程と、第２のＭＯＳトランジスタを形成する半導体層の第１のゲート絶縁膜を除去する工程と、第２のＭＯＳトランジスタの半導体層に第２のゲート絶縁膜を形成する工程と、ゲート電極を形成し、高濃度不純物層を形成する工程と、層間絶縁膜を形成し、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとをそれぞれ接続する配線を形成する工程とを有する。
【００３１】
この発明による半導体装置の製造方法は、基板は支持基板と埋め込み絶縁膜と半導体層とを有するＳＯＩ基板であり、ＳＯＩ基板の半導体層にパッド酸化膜とシリコン窒化膜とを形成する工程と、素子形成領域以外のシリコン窒化膜とパッド酸化膜とを除去する工程と、露呈した半導体層の一部を残すように除去する工程と、素子領域以外の一部半導体層を残した半導体層が、素子分離絶縁膜として埋め込み絶縁膜に接するように選択酸化する工程とを有する。
【００３２】
［作用］
本発明の半導体装置は、境界領域被膜の幅を高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで最適化することにより、境界領域被膜の膜厚を高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで同一とすることが可能であり、同一基板上に高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを単純な工程で容易に混載することが可能となる。
【００３３】
【発明の実施の形態】
以下、図面を用いてこの発明による半導体装置の構造およびその製造方法の最適な形態を詳細に説明する。
【００３４】
［この発明による半導体装置の実施形態：図１、図２］
この発明による半導体装置の実施例を、図１および図２を用いて説明する。図２はこの発明による半導体装置の実施例の平面構造を示す平面図であり、図１はそのＸ−Ｘ´線に沿う断面図である。この発明による半導体装置は図１に示すように、支持基板１と埋め込み絶縁膜２と島状の半導体層３とを有するＳＯＩ基板４を使用する。
【００３５】
このＳＯＩ基板４上に、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とを設けている。高耐圧ＭＯＳトランジスタ６１は、半導体層３と第１のゲート絶縁膜５１とゲート電極６とからＭＯＳ構造を構成する。低耐圧ＭＯＳトランジスタ６２は、高耐圧ＭＯＳトランジスタ６１と同一膜厚である半導体層３と第１のゲート絶縁膜５１より膜厚が薄い第２のゲート絶縁膜５２とゲート電極６とからＭＯＳ構造を構成する。
【００３６】
この高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とは、素子分離絶縁膜１１によって完全に絶縁分離する。各ＭＯＳトランジスタは、層間絶縁膜７に設けたコンタクトホール８から配線９により外部と接続する。
【００３７】
高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２との半導体層３上面の素子分離絶縁膜１１との界面には、第１のゲート絶縁膜５１より膜厚が厚い第１の境界領域被膜２１ａと、第２の境界領域被膜２１ｂとを設け、この第１の境界領域被膜２１ａの幅Ｗ１と第２の境界領域被膜２１ｂの幅Ｗ２とは、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とでは異なった幅とする。
【００３８】
この高耐圧ＭＯＳトランジスタ６１に設ける第１の境界領域被膜２１ａの幅Ｗ１は、設計上の半導体層３と素子分離絶縁膜１１との界面からチャネル内部への距離を１．２μｍ以上とし、低耐圧ＭＯＳトランジスタ６２に設ける第２の境界領域被膜２１ｂの幅Ｗ２は、１．０から１．６μｍとしている。
【００３９】
次に、この実施例の半導体装置の平面構造について、図２を用いて説明する。図２は上述した半導体装置の平面パターン形状を示す平面図であり、前述した第１の境界領域被膜２１ａと第２の境界領域被膜２１ｂとの平面形状を斜線にて示している。この図２に示すように、この半導体装置は、ＳＯＩ基板４を用いて設ける複数の島状の半導体層３を、素子分離絶縁膜１１によって完全に絶縁分離している。
【００４０】
斜線で示す第１の境界領域被膜２１ａの幅Ｗ１と第２の境界領域被膜２１ｂの幅Ｗ２とは、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とでは異なる構成とする。
【００４１】
高耐圧ＭＯＳトランジスタ６１は、半導体層３に設けた高耐圧ドレイン３１の領域と高耐圧ソース３２と高耐圧バルク３３とから高濃度拡散層を形成し、各高濃度拡散層およびゲート電極６に形成したコンタクトホール８を介して配線９により外部と接続する。
【００４２】
同様に、低耐圧ＭＯＳトランジスタ６２は、半導体層３に設けた低耐圧ドレイン３４の領域と低耐圧ソース３５と低耐圧バルク３６とから高濃度拡散層を形成し、各高濃度拡散層およびゲート電極６に形成したコンタクトホール８を介して配線９により外部と接続する。
【００４３】
このような構成とすることにより、高耐圧ＭＯＳトランジスタでは、境界領域被膜の幅が１．２μｍ以上あるため、寄生ＭＯＳトランジスタによるリーク電流を抑制でき、さらに、低耐圧ＭＯＳトランジスタでは、境界領域被膜の幅が１．０μｍから１．６μｍとしているため、０．８μｍ以下で生じる寄生ＭＯＳトランジスタによるリーク電流を抑制できる。かつ１．８μｍ以上で生じるゲート電圧によりカットオフできないチャネル領域の形成を抑え、ゲート電圧に依存しないリーク電流を抑制するという、従来にはない効果が得られる。
【００４４】
［製造方法の第１の実施形態：図１、図２および図３から図１４］
次に、この発明による半導体装置の製造方法の実施例を説明する。その製造方法の第１の実施形態として、図１および図２に示した半導体装置を作製するための製造方法を、図３から図１４に示す各製造工程における半導体装置の断面図と先に使用した図１および図２も用いて説明する。図３から図１４において、図１および図２と対応する部分には同一の符号を付与している。
【００４５】
図１および図２に示した半導体装置を作製するには、図３に示すように、シリコンからなる支持基板１上に、膜厚１０００ｎｍの二酸化シリコンからなる埋め込み絶縁膜２と膜厚１０００ｎｍのシリコンによる導電型がＮ型の半導体層３とを積層して、いわゆるＳＯＩ基板４を使用する。
【００４６】
このように、１０００ｎｍの比較的厚い半導体層３を用いることにより、高耐圧ＭＯＳトランジスタの作製を容易にしている。すなわち、ＳＯＩ構造でウェルの電位を固定することが可能であるとともに、電流密度を低減するために厚い半導体層３を用いている。
【００４７】
次に、図４に示すように、半導体層３を酸化雰囲気で酸化処理して、酸化シリコンからなるパッド酸化膜２２を２０ｎｍの厚さで形成する。このパッド酸化膜２２の膜厚は半導体層３に比べ薄膜であるが、図４では、便宜上パッド酸化膜２２の厚さを厚くして描いている。このパッド酸化膜２２を形成するための酸化処理は、酸素雰囲気中で、温度９００℃、時間２５分の条件で行なう。
【００４８】
その後、ジクロルシラン（ＳｉＨ２ Ｃｌ２ ）とアンモニア（ＮＨ３ ）とを反応ガスとして用いる化学気相成長法により、膜厚が１５０ｎｍのシリコン窒化膜２３をこのＳＯＩ基板４上のパッド酸化膜２２上の全面に形成する。そして、このシリコン窒化膜２３上の全面に感光性樹脂を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理とを行って、図４に示す感光性樹脂７１が半導体層３のチャネル形成領域に残存するようにパターニングする。
【００４９】
ついで、この感光性樹脂７１をエッチングマスクに用いて、図５に示すように、シリコン窒化膜２３とパッド酸化膜２２とをエッチングする。このエッチングは、反応性イオンエッチング装置を用い、六フッ化イオウ（ＳＦ６ ）と三フッ化メタン（ＣＨＦ３ ）とヘリウム（Ｈｅ）との混合ガスをエッチングガスとして用いて行なう。
【００５０】
つぎに、この感光性樹脂７１をエッチングマスクに用いて、半導体層３を６００ｎｍ程度エッチングする。この半導体層３のシリコンエッチングは、反応性イオンエッチング装置を用い、塩素（Ｃｌ２ ）と四フッ化炭素（ＣＦ４ ）との混合ガスをエッチングガスとして用いて行なう。
【００５１】
その後、この感光性樹脂７１を除去し、シリコン窒化膜２３を耐酸化膜マスクとして酸化する、いわゆる選択酸化（ＬＯＣＯＳ）処理により、図６に示すように、素子分離絶縁膜１１を９００ｎｍの厚さで形成する。この選択酸化は、水蒸気雰囲気中で、温度１０００℃、時間２００分の条件で行なう。
そして、耐酸化膜マスクとして用いたシリコン窒化膜２３を加熱したリン酸で除去し、つづいて、パッド酸化膜２２も除去する。これにより、半導体層３が素子分離絶縁膜１１と埋め込み絶縁膜２により完全に絶縁分離される構造となる。
【００５２】
詳しくは、前述のように半導体層３のエッチングで、半導体層３を４００ｎｍ程度残すようにエッチング形成しているため、選択酸化処理により、この半導体層３が酸化され、形成した素子分離絶縁膜１１が埋め込み絶縁膜２に接するように形成する。
これにより、半導体層３が比較的厚い膜厚１０００ｎｍであるにも係わらず絶縁膜により完全に絶縁分離された構造が得られる。この工程は、半導体層３のエッチング量を変えると、選択酸化膜の横方向酸化量が変わるために重要な工程である。
【００５３】
さらに、この製造方法で素子分離絶縁膜を形成すると、ＳＯＩで用いられるメサ分離と比較し、半導体層３と素子分離絶縁膜１１との段差を小さく抑えることができ、ゲート電極材料の被覆性を良くし、半導体層３が厚い場合に問題となるゲート電極加工時の段差部分でのエッチング残りも防ぐことが可能である。
【００５４】
次に、図７に示すように、感光性樹脂７２を高耐圧ＭＯＳトランジスタ６１の半導体層３およびその周囲を開口するようにパターニングする。そして、この感光性樹脂７２をイオン注入マスクとして、高耐圧ＭＯＳトランジスタ６１の半導体層３にＰ型の不純物であるホウ素（Ｂ）を導入して、第１のＰ型ウェル不純物層３７を形成する。この第１のＰ型ウェル不純物層３７を形成するためのホウ素のイオン注入量は６．８×１０１３ｃｍ−２程度、イオン注入エネルギーは２５ＫｅＶの条件で行なう。その後、感光性樹脂７２を除去する。
【００５５】
次いで、図示は省略するが、再びこのＳＯＩ基板４上の全面に感光性樹脂を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理とを行って、感光性樹脂を低耐圧ＭＯＳトランジスタ６２の半導体層３およびその周囲を開口するようにパターニングする。
【００５６】
そして、その感光性樹脂をイオン注入用マスクとして、低耐圧ＭＯＳトランジスタ６２の半導体層３にＰ型不純物であるホウ素を導入して、第２のＰ型ウェル不純物層３８を形成する。この第２のＰ型ウェル不純物層３８を形成するためのホウ素のイオン注入量は１．７×１０１３ｃｍ−２程度、イオン注入エネルギーは２５ＫｅＶの条件で行なう。その後、感光性樹脂を除去する。
【００５７】
次に、前述した第１のＰ型ウェル不純物層３７および第２のＰ型ウェル不純物層３８にイオン注入したホウ素の活性化のためのアニール処理を行なう。このアニールは、窒素と酸素との混合ガス雰囲気中で、温度１０００℃、時間２３分の条件で処理し、連続して窒素雰囲気中で、温度１０５０℃、時間１８０分の処理で行なう。
【００５８】
続いて、高耐圧ＭＯＳトランジスタ６１の耐圧を向上するために、図２の平面図に示した高耐圧ドレイン３１の領域を開口するように感光性樹脂を形成する。そして、この感光性樹脂をイオン注入マスクとして、高耐圧ドレイン３１の半導体層３にＮ型の不純物であるリン（Ｐ）を導入して、高耐圧ドレイン３１を形成する。
このＮ型の高耐圧ドレイン３１を形成するためのリンのイオン注入量は８．０×１０１２ｃｍ−２程度、イオン注入エネルギーは５０ＫｅＶで行なう。その後、感光性樹脂を除去する。
【００５９】
次に、図８に示すように、半導体層３を酸化処理して酸化シリコンからなる境界領域被膜２１ａ，２１ｂを半導体層３上に２００ｎｍの膜厚で形成する。この境界領域被膜２１ａ，２１ｂの形成条件は、水蒸気雰囲気中で、温度９００℃、時間２３分の条件で行なう。続いて、窒素雰囲気中で、温度１０５０℃、時間１８０分の熱処理を行なうことにより、高耐圧ドレイン３１の領域を形成したリンを活性化する。
【００６０】
次に、ＳＯＩ基板４上の全面に感光性樹脂を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理を行って、図９に示すように、高耐圧ＭＯＳトランジスタ６１の半導体層３と低耐圧ＭＯＳトランジスタ６２の半導体層３を開口するように感光性樹脂７３を形成する。
【００６１】
このとき、高耐圧ＭＯＳトランジスタ６１の境界領域被膜２１ａが半導体層３の端部から内側へ１．２μｍ以上となり、低耐圧ＭＯＳトランジスタ６２の境界領域被膜２１ｂが半導体層３の端部から内側へ１．０μｍとなるように感光性樹脂７３を形成する。
【００６２】
そして、その感光性樹脂７３をエッチングマスクに用いて、境界領域被膜２１ａ，２１ｂをエッチング除去する。この境界領域被膜２１ａ，２１ｂのエッチング処理は、フッ化水素（ＨＦ）を用いて行なう。その後、感光性樹脂７３を除去する。
【００６３】
この工程により、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２とで同一膜厚からなり、かつ幅が異なる特徴をもつ第１の境界領域被膜２１ａと第２の境界領域被膜２１ｂとを形成できる。
【００６４】
その後、図１０に示すように、半導体層３を酸化処理して酸化シリコンからなる第１のゲート絶縁膜５１を１２０ｎｍの膜厚で形成する。この第１のゲート絶縁膜５１の形成条件は、酸素雰囲気中で、温度１０００℃、時間２３５分の条件で行なう。
【００６５】
そして、再びこのＳＯＩ基板４上の全面に感光性樹脂を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理とを行って、図１０に示すように、感光性樹脂７４を低耐圧ＭＯＳトランジスタ６２の半導体層３領域が開口し、かつ、半導体層３に形成した第１の境界領域被膜２１ａと第２の境界領域被膜２１ｂとをエッチングしないように被覆し、さらに高耐圧ＭＯＳトランジスタ６１の半導体層３は被覆するようにパターニングする。
【００６６】
次に、この感光性樹脂７４をエッチングマスクに用いて、低耐圧ＭＯＳトランジスタ６２の半導体層３の上部に形成している第１のゲート絶縁膜５１をエッチングし除去する。このエッチングは、フッ化水素（ＨＦ）を用いる。その後、感光性樹脂７４を除去する。
【００６７】
次いで、半導体層３を酸化処理して、図１１に示すように、シリコン酸化膜からなる第２のゲート絶縁膜５２を１８ｎｍの膜厚で形成する。この第２のゲート絶縁膜５２の形成条件は、酸素と窒素との混合雰囲気中で、温度１０００℃、時間４５分の条件で行なう。これにより、低耐圧ＭＯＳトランジスタ６２領域の半導体層３に第２のゲート絶縁膜５２が形成される。この時、第２ゲート絶縁膜５２の膜厚が薄いため、その他の絶縁膜の膜厚変化はわずかである。
【００６８】
以上の酸化処理工程で、高耐圧ＭＯＳトランジスタ６１の半導体層３の領域には、高耐圧ＭＯＳトランジスタ６１用の第１のゲート絶縁膜５１と素子分離絶縁膜１１から１．２μｍ半導体層３側まで形成した第１の境界領域被膜２１ａとが形成される。
また、低耐圧ＭＯＳトランジスタ６２の半導体層３の領域には、低耐圧ＭＯＳトランジスタ６２用の第２のゲート絶縁膜５２と素子分離絶縁膜１１から１．０μｍ半導体層３側まで形成した高耐圧ＭＯＳトランジスタ６１領域と同一膜である第２の境界領域被膜２１ｂとが形成される。
【００６９】
その後、反応性ガスとしてモノシラン（ＳｉＨ４ ）を用いる化学気相成長法によって、図１２に示すように、多結晶シリコン膜からなるゲート電極材料６３を膜厚が３５０ｎｍになるように、このＳＯＩ基板４上の全面に形成する。
【００７０】
次に、このゲート電極材料６３の全面に感光性樹脂である感光性樹脂を塗布し、所定のフォトマスクを用いて露光処理および現像処理を行って、図１２に示すように、高耐圧ＭＯＳトランジスタ６１と低耐圧ＭＯＳトランジスタ６２との各ゲート電極を形成する領域に感光性樹脂７５を形成する。そして、この感光性樹脂７５をマスクとして、六フッ化イオウ（ＳＦ６ ）と酸素（Ｏ２ ）との混合ガスを用いてドライエッチング法により、多結晶シリコン膜からなるゲート電極材料６３をエッチングし、図１３に示すゲート電極６を形成する。その後、感光性樹脂７５を除去する。
【００７１】
次に、図２の平面図に示す第１のＰウェル不純物層と第２のＰウェル不純物層との電位を固定するための高耐圧バルク３３の領域と低耐圧バルク３６の領域とに感光性樹脂（図示せず）を形成し、この感光性樹脂をイオン注入用マスクとして使用して、図２の平面図に示す高耐圧ＭＯＳトランジスタ６１のゲート電極６に整合する領域の半導体層３と、低耐圧ＭＯＳトランジスタ６２のゲート電極６に整合する領域の半導体層３とに、Ｎ型の不純物である砒素（Ａｓ）を導入する。この工程により、高耐圧ドレイン３１と高耐圧ソース３２と、低耐圧ドレイン３４と低耐圧ソース３５との領域の高濃度不純物層を形成する。この高濃度不純物層を形成するための砒素のイオン注入量は３．０×１０１５ｃｍ−２程度、イオン注入エネルギーが７０ＫｅＶの条件で行なう。その後、感光性樹脂を除去する。
【００７２】
次に、図２の平面図に示す高耐圧ＭＯＳトランジスタ６１の高耐圧バルク３３と、低耐圧ＭＯＳトランジスタ６２の低耐圧バルク３６とを開口するように感光性樹脂（図示せず）を形成し、それをイオン注入マスクとして使用して、図２の平面図に示す高耐圧バルク３３と低耐圧バルク３６との領域にＰ型の不純物であるホウ素（Ｂ）を導入して、Ｐ型の高濃度不純物層を形成する。このＰ型の高濃度不純物層を形成するためのホウ素のイオン注入量は２．５×１０１５ｃｍ−２程度、イオン注入エネルギーが２５ＫｅＶの条件で行なう。その後、感光性樹脂を除去する。
【００７３】
そして図１４に示すように、リン（Ｐ）とホウ素（Ｂ）とを含む二酸化シリコン膜からなる層間絶縁膜７を、化学気相成長法により、このＳＯＩ基板４上の全面に膜厚５５０ｎｍ程度に形成する。その後、イオン注入した不純物の活性化と層間絶縁膜７のリフローとを目的とするアニール処理を、窒素雰囲気中で、温度９００℃、時間３０分の条件で行なう。
【００７４】
次に、この層間絶縁膜７上に感光性樹脂を回転塗布法によって塗布し、さらに所定のフォトマスクを用いて露光処理と現像処理とを行なって、図１４に示すように各コンタクトホールに対応する開口を有する感光性樹脂７６をパターニングする。そして、このパターニングした感光性樹脂７６をエッチングマスクとして用いて層間絶縁膜７をエッチングして、各コンタクトホールを形成する。
【００７５】
このコンタクトホールのエッチングは、反応性イオンエッチング装置を用い、三フッ化メタン（ＣＨＦ３ ）と二フッ化メタン（ＣＨ２ Ｆ２ ）との混合ガスをエッチングガスとして用いて行なう。その後、感光性樹脂７６を除去し、スパッタリング装置を用いて、アルミニウムからなる配線材料を、８００ｎｍ程度の膜厚でコンタクトホール内を含む層間絶縁膜７上の全面に形成する。
【００７６】
そして、その配線材料上に感光性樹脂（図示せず）を回転塗布法により塗布し、所定のフォトマスクを用いて露光処理と現像処理とを行なって、図２の平面図に示す各配線９に対応するパターンを有する感光性樹脂をパターニングする。
【００７７】
このパターニングした感光性樹脂をエッチングマスクに使用して前記配線材料をエッチングし、各配線９を形成する。この配線９のエッチングは、反応性イオンエッチング装置を用い、エッチングガスとして塩素（Ｃｌ２ ）と三塩化ホウ素（ＢＣｌ３ ）との混合ガスを用いて行なう。この結果、図１に示す断面構造と図２に示す平面構造を持つことができる。
【００７８】
［製造方法のその他の実施形態］
前記実施例では、高耐圧ＭＯＳトランジスタとして動作電圧３０Ｖ、低電圧ＭＯＳトランジスタとして動作電圧３．３Ｖの場合を示し、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとともにＮチャネル型ＭＯＳトランジスタについて述べたが、Ｐチャネル型ＭＯＳトランジスタについても導電型が逆になるような構成で形成すれば、同様な効果が得られる。
【００７９】
具体的には、第１のＮウェル不純物層形成としては、Ｎ型不純物であるリン（Ｐ）をイオン注入量５．５×１０１２ｃｍ−２程度、イオン注入エネルギーは４０ＫｅＶの条件で行なう。また、第２のＮウェル不純物層形成としては、Ｎ型不純物であるリン（Ｐ）をイオン注入量２．５５×１０１２ｃｍ−２程度、イオン注入エネルギーは４０ＫｅＶの条件で行なう。さらに、高耐圧ドレインの形成は、Ｐ型不純物であるホウ素（Ｂ）をイオン注入量１．４×１０１３ｃｍ−２程度、イオン注入エネルギーは５０ＫｅＶの条件で行なう。これにより、Ｐチャネル型ＭＯＳトランジスタ構成が可能である。
【００８０】
さらに、高耐圧ＭＯＳトランジスタであるＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタと、低耐圧ＭＯＳトランジスタであるＮチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳトランジスタとを同一基板に設ける場合も同様に、同一膜厚の境界領域被膜で同じ効果が得られるため、工程削減効果が極めて高い。
【００８１】
前述した実施例では、基板としてＳＯＩ基板を用いたが、シリコン窒化膜やアルミナ膜などから構成する埋め込み絶縁膜を有する半導体材料を用いても同様の効果が得られる。
【００８２】
［この発明の作用効果に係る説明］
ここで、この発明による半導体装置の作用効果を図２０から図２３に示す特性図を用いて説明する。
【００８３】
図２０は、前記したように、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとを構成する境界領域被膜の膜厚を同一とした場合の素子分離絶縁膜と半導体層との境界からの境界領域被膜距離、すなわち幅を変化させた場合の高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタのリーク電流発生依存性を示した図である。
【００８４】
まず、高耐圧ＭＯＳトランジスタの場合には、境界領域被膜の幅が１．０μｍ以下では、リーク電流が増加する。この特性図を図２１に示す。図２１は、高耐圧ＭＯＳトランジスタのゲート電圧とドレイン電流特性との相関を示すグラフであり、横軸は、高耐圧ＭＯＳトランジスタのゲート電極に印加するゲート電圧を示し、縦軸はドレイン電圧を３０Ｖ印加した場合のドレインに流れる電流値を示している。
【００８５】
従来例の特性に示すように、境界領域被膜の幅が１．０μｍ以下では、境界領域被膜が短くなり、半導体層端部での電界が高くなり、寄生ＭＯＳトランジスタによるリーク電流いわゆるハンプ電流が発生する。これに対して、本発明で示したように、境界領域被膜を１．２μｍ以上とすることにより、寄生ＭＯＳトランジスタによるリーク電流は抑制できる。
【００８６】
次に、低耐圧ＭＯＳトランジスタの場合には、境界領域被膜の幅が０．８μｍ以下および１．８μｍ以上でリーク電流が増加する。まず、境界領域被膜が０．８μｍ以下の場合の特性図を図２２に示す。図２２は、低耐圧ＭＯＳトランジスタのゲート電圧とドレイン電流との相関を示すグラフであり、横軸は、低耐圧ＭＯＳトランジスタのゲート電極に印加するゲート電圧を示し、縦軸はドレイン電圧を３．３Ｖ印加した場合のドレインに流れる電流を示している。
【００８７】
従来例の特性に示すように、境界領域被膜の幅が０．８μｍ以下の場合には、素子分離絶縁膜端部のゲートバーズビーク部分までエッチングが進行し、ゲート電極からの電界が半導体層端部で増加し、寄生ＭＯＳトランジスタによるリーク電流いわゆるハンプ電流が発生する。
【００８８】
次に、境界領域被膜の幅が１．８μｍ以上の場合の特性図を図２３に示す。図２３は、図２２と同様に、低耐圧ＭＯＳトランジスタのゲート電圧とドレイン電流との相関を示すグラフである。
【００８９】
境界領域被膜の幅が１．８μｍ以上と広い場合には、工程を単純化し、境界領域被膜の膜厚を高耐圧ＭＯＳトランジスタと同一としたことにより厚い境界領域被膜がチャネル内部まで伸びるため、ゲート電界でカットオフしきれないゲート電圧に依存しないリーク電流が発生する。これに対して、本発明で示すように境界領域被膜の幅を１．０μｍとすることにより、図２２に示したリーク電流と図２３に示したリーク電流ともに抑制できる。
【００９０】
【発明の効果】
以上説明してきたように、本発明の半導体装置は、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで同一膜厚の境界領域被膜を構成し、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとで境界領域被膜の幅を変えることにより構成している。このため、従来必要であった各ＭＯＳトランジスタの寄生ＭＯＳトランジスタ対策のためのフィールドドープ層を形成する工程が不要となり、目的とする複数の耐圧を持つＭＯＳトランジスタを簡単な工程で容易に混載できるという効果を有する。
【００９１】
さらに、本発明によれば、素子分離端部に生じる寄生ＭＯＳトランジスタのしきい値電圧をチャネル領域のしきい値電圧よりも高くできる。その理由は、高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとともに幅を変えた境界領域被膜による。また、寄生ＭＯＳトランジスタ起因のハンプ電流によるリーク電流を防止できる効果を有する。
【００９２】
さらにまた、低耐圧ＭＯＳトランジスタで問題となる、ゲート電圧に依存しないリーク電流を境界領域被膜の幅を最適化することにより防止できるとともに、境界領域被膜の膜厚を高耐圧ＭＯＳトランジスタと同一とすることで工程短縮が可能となる。
【００９３】
このように、本発明では、従来の技術で示したように、境界領域被膜の膜厚を耐圧仕様の異なるＭＯＳトランジスタごとに変える必要はない。すなわち、工程を増やすことなく、耐圧の異なる複数のＭＯＳトランジスタの混載が可能となる。
【００９４】
さらに、本発明によれば、高耐圧ＭＯＳトランジスタを混載するため、半導体層を厚くする必要があるが、半導体層の全膜厚をエッチングすることなく、選択酸化を行なうことにより、従来問題であったゲート電極材料の膜被覆性の問題やゲート電極加工時の段差部分でのエッチング残りの問題をなくすことが可能であるという効果を有する。
【図面の簡単な説明】
【図１】本発明の実施形態における半導体装置の構造を示す断面図である。
【図２】本発明の実施形態における半導体装置の構造を示す平面図である。
【図３】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図７】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図８】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１２】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１３】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１４】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１５】従来の技術における半導体装置の構造を示す断面図である。
【図１６】従来の技術における半導体装置の構造を示す平面図である。
【図１７】従来の技術における半導体装置の構造を示す断面図である。
【図１８】従来の技術における半導体装置の構造を示す断面図である。
【図１９】従来の技術における半導体装置の構造を示す平面図である。
【図２０】本発明における半導体装置の実施形態と従来の技術とにおける、半導体装置の境界領域被膜の距離とＭＯＳトランジスタのリーク電流との相関を示した特性図である。
【図２１】本発明における高耐圧ＭＯＳトランジスタの実施形態と従来の技術とにおける、半導体装置のゲート電圧とドレイン電流との相関を示した特性図である。
【図２２】本発明における低耐圧ＭＯＳトランジスタの実施形態と従来の技術とにおける、半導体装置のゲート電圧とドレイン電流との相関を示した特性図である。
【図２３】本発明における低耐圧ＭＯＳトランジスタの実施形態と従来の技術とにおける、半導体装置のゲート電圧とドレイン電流との相関を示した特性図である。
【符号の説明】
１ 支持基板
２ 埋め込み絶縁膜
３ 半導体層
４ ＳＯＩ基板
５ ゲート絶縁膜
６ ゲート電極
７ 層間絶縁膜
８ コンタクトホール
９ 配線
１０ 寄生ＭＯＳ領域
１１ 素子分離絶縁膜
１２ チャネル領域
１３ フィールドドープ層
１４ チャネル不純物層
２１ 境界領域被膜
２１ａ 第１の境界領域被膜
２１ｂ 第２の境界領域被膜
２２ パッド酸化膜
２３ シリコン窒化膜
３１ 高耐圧ドレイン
３４ 低耐圧ドレイン
５１ 第１のゲート絶縁膜
５２ 第２のゲート絶縁膜
６１ 高耐圧ＭＯＳトランジスタ
６２ 低耐圧ＭＯＳトランジスタ
６３ ゲート電極材料
Claims (6)
- 第１のＭＯＳトランジスタと第２のＭＯＳトランジスタとを同一基板上に備える半導体装置であって、
素子分離絶縁膜は、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを分離し、
前記第１のＭＯＳトランジスタと前記素子分離絶縁膜との間の半導体層に第１の境界領域被膜を設けるとともに、前記第２のＭＯＳトランジスタと前記素子分離絶縁膜との間の半導体層に第２の境界領域被膜を設け、
前記第１の境界領域被膜の膜厚と前記第２の境界領域被膜の膜厚とをほぼ等しくし、
前記第１の境界領域被膜の幅と前記第２の境界領域被膜の幅とを異ならせることを特徴とする半導体装置。 - 前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとが形成される同一基板がＳＯＩ基板であることを特徴とする請求項１に記載の半導体装置。
- 前記第１のＭＯＳトランジスタが高耐圧ＭＯＳトランジスタであり、前記第２のＭＯＳトランジスタが低耐圧ＭＯＳトランジスタであることを特徴とする請求項１または請求項２に記載の半導体装置。
- 前記第１の境界領域被膜は、前記素子分離絶縁膜と前記第１のＭＯＳトランジスタとの界面から前記半導体層側へ１．２μｍ以上設け、
前記第２の境界領域被膜は、前記素子分離絶縁膜と前記第２のＭＯＳトランジスタとの界面から前記半導体層側へ１．０から１．６μｍの間で設けることを特徴とする請求項１から請求項３のいずれか一つに記載の半導体装置。 - 基板上に素子領域を形成する工程と、
第１のＭＯＳトランジスタを形成する半導体層と第２のＭＯＳトランジスタを形成する半導体層とに境界領域被膜を形成する工程と、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとを形成する各半導体層に第１の境界領域被膜と第２の境界領域被膜とをそれぞれ形成する工程と、
各半導体層のチャネル形成領域に前記第１のＭＯＳトランジスタに用いる第１のゲート絶縁膜を形成する工程と、
前記第２のＭＯＳトランジスタを形成する半導体層の前記第１のゲート絶縁膜を除去する工程と、
前記第２のＭＯＳトランジスタの半導体層に第２のゲート絶縁膜を形成する工程と、
ゲート電極を形成し、高濃度不純物層を形成する工程と、
層間絶縁膜を形成し、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとをそれぞれ接続する配線を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記基板は、支持基板と埋め込み絶縁膜と半導体層とを有するＳＯＩ基板であり、
前記ＳＯＩ基板の前記半導体層にパッド酸化膜とシリコン窒化膜とを形成する工程と、
前記素子形成領域以外の前記シリコン窒化膜とパッド酸化膜とを除去する工程と、露呈した前記半導体層の一部を残すように除去する工程と、
前記素子領域以外の一部半導体層を残した前記半導体層が、素子分離絶縁膜として前記埋め込み絶縁膜に接するように選択酸化する工程とを有することを特徴とする請求項５に記載の半導体装置の製造方法。
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|---|---|---|---|---|
| JP2008544482A (ja) * | 2005-05-09 | 2008-12-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための方法及び構造体 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283717A (ja) * | 1993-03-26 | 1994-10-07 | Sony Corp | Ｓｏｉ基板のｍｏｓトランジスタの製造方法 |
| JPH08153778A (ja) * | 1994-11-28 | 1996-06-11 | Mitsubishi Electric Corp | Ｓｏｉ構造を有する半導体装置の製造方法 |
| JPH08167705A (ja) * | 1994-12-15 | 1996-06-25 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH0964367A (ja) * | 1995-08-24 | 1997-03-07 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
| JPH09205214A (ja) * | 1995-11-21 | 1997-08-05 | Citizen Watch Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
-
2003
- 2003-02-25 JP JP2003047274A patent/JP2004259847A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283717A (ja) * | 1993-03-26 | 1994-10-07 | Sony Corp | Ｓｏｉ基板のｍｏｓトランジスタの製造方法 |
| JPH08153778A (ja) * | 1994-11-28 | 1996-06-11 | Mitsubishi Electric Corp | Ｓｏｉ構造を有する半導体装置の製造方法 |
| JPH08167705A (ja) * | 1994-12-15 | 1996-06-25 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH0964367A (ja) * | 1995-08-24 | 1997-03-07 | Citizen Watch Co Ltd | 半導体装置およびその製造方法 |
| JPH09205214A (ja) * | 1995-11-21 | 1997-08-05 | Citizen Watch Co Ltd | Ｍｏｓ型半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008544482A (ja) * | 2005-05-09 | 2008-12-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための方法及び構造体 |
| JP4653217B2 (ja) * | 2005-05-09 | 2011-03-16 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための方法及び構造体 |
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