JP2008544482A - 電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための方法及び構造体 - Google Patents

電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための方法及び構造体 Download PDF

Info

Publication number
JP2008544482A
JP2008544482A JP2008511261A JP2008511261A JP2008544482A JP 2008544482 A JP2008544482 A JP 2008544482A JP 2008511261 A JP2008511261 A JP 2008511261A JP 2008511261 A JP2008511261 A JP 2008511261A JP 2008544482 A JP2008544482 A JP 2008544482A
Authority
JP
Japan
Prior art keywords
region
dielectric layer
conductive layer
area
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008511261A
Other languages
English (en)
Other versions
JP2008544482A5 (ja
JP4653217B2 (ja
Inventor
ノーワーク、エドワード、ジェイ
ナ、ミョン、ヘ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2008544482A publication Critical patent/JP2008544482A/ja
Publication of JP2008544482A5 publication Critical patent/JP2008544482A5/ja
Application granted granted Critical
Publication of JP4653217B2 publication Critical patent/JP4653217B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78609—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
    • H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 非チャネルのゲート・ボディ間の漏れが減少したシリコン・オン・インシュレータ電界効果トランジスタ、並びに、シリコン・オン・インシュレータ電界効果トランジスタのトンネル漏れ電流を測定するための構造体及び方法を提供すること。
【解決手段】 漏れ電流を測定するための構造体（１００）及び方法である。この構造体は、半導体基板（１７５）内に形成されたボディ（１０５）と、シリコン・ボディ（１０５）の上面にある電体層（１２５／１３０）と、誘電体層（１２５／１３０）の上面の導電体層（１１０）とを含み、誘電体層（１２５／１３０）の第１領域は、第１の厚さ（Ｔ１）を有し、導電体層（１１０）とボディの上面（１０５）との間の誘電体層（１２５／１３０）の第２領域は、第２の厚さ（Ｔ２）を有し、第２の厚さ（Ｔ２）は第１の厚さ（Ｔ１）とは異なる。この方法は、異なる第１の誘電体領域（１２５／１３０）の面積及び同じ第２の誘電体領域（１２５／１３０）の面積を有する、又は、異なる第２の誘電体領域（１２５／１３０）の面積及び同じ第１の誘電体領域（１２５／１３０）の面積を有する、２つの上記構造体（１００）を準備するステップと、各々の構造体（１００）について、導電性層（１１０）とボディ（１０５）との間の電流を測定するステップと、電流測定値及び２つのデバイスの誘電体（１２５／１３０）面積に基づいて、ゲート・トンネル漏れ電流を算出するステップとを含む。
【選択図】 図２

Description

本発明は、半導体トランジスタの分野に関し、より具体的には、本発明は、シリコン・オン・インシュレータ電界効果トランジスタと、電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための構造体及び方法に関する。
シリコン・オン・インシュレータ（ＳＯＩ）技術は、支持バルク・シリコン・ウェハにおいて絶縁層の上にある単結晶シリコンの層を用いる。電界効果トランジスタ（ＦＥＴ）が、シリコン層内に製造される。ＳＯＩ技術により、半導体業界において有用な、接合部寄生容量の減少といった特定の性能利点が可能になる。
ＳＯＩ ＦＥＴの動作を正確にモデル化するために、チャネル領域におけるＦＥＴのゲート・ボディ間のゲート・トンネル電流を正確に求める必要がある。ボディ・コンタクト型ＳＯＩ ＦＥＴの構成は、比較的大きい面積の非チャネル領域の誘電体を使用し、これが、ゲートからＦＥＴの非チャネル領域への寄生漏れ電流を付加するので、この電流の測定は困難である。この寄生漏れ電流が、チャネル領域の漏れ電流を上回ることがあり、正確なモデル化ができなくなる。
従って、非チャネルのゲート・ボディ間の漏れが低減されたシリコン・オン・インシュレータ電界効果トランジスタ、並びに、シリコン・オン・インシュレータ電界効果トランジスタのトンネル漏れ電流を測定するための構造体及び方法に対する必要性がある。
本発明は、同じゲート電極の下に薄い誘電体領域及び厚い誘電体領域の両方を有するＳＯＩ ＦＥＴを用いるものであり、厚い誘電体層は、トンネル漏れ電流測定デバイスとして、ＳＯＩ ＦＥＴボディ・コンタクトの上のゲート電極の下に隣接して配置される。厚い誘電体層は、他の場合には、ＳＯＩ ＦＥＴのチャネル領域内のゲート電極からの薄い誘電体のトンネル電流測定を妨げる寄生トンネル漏れ電流を最小にする。
本発明の第１の態様は、半導体基板１７５内に形成されたシリコン・ボディ１０５と、シリコン・ボディの上面上の誘電体層１２５、１３０と、誘電体層の上面上の導電性層１１０であって、導電性層とシリコン・ボディの上面との間の誘電体層の第１領域１１５は第１の厚さを有し、導電性層とシリコン・ボディの上面との間の誘電体層の第２領域１２０は第２の厚さを有し、第２の厚さは、第１の厚さと異なる、導電体層と、を含む構造体である。
本発明の第２の態様は、第１デバイス及び第２デバイスを準備するステップであって、各々のデバイスは、半導体基板内に形成されたシリコン・ボディと、シリコン・ボディの上面上の誘電体層であって、誘電体層の第１領域は第１の厚さを有し、誘電体層の第２領域は第２の厚さを有し、第１の厚さは第２の厚さより薄い、誘電体層と、誘電体層の上面上の導電性層と、シリコン・ボディの全ての側面上に半導体基板の上面から半導体基板内に延びている誘電体分離と、シリコン・ボディの下にある半導体基板内の埋込み誘電体層であって、誘電体分離が埋込み誘電体層と接触している、埋込み誘電体層とを含み、導電性層の第１領域は第１の方向に延び、導電性層の第２領域は第２の方向に延び、第２の方向は第１の方向に対して垂直であり、導電性層の第１領域は、誘電体層の第１領域及び隣接する誘電体層の第２領域の第１部分の上に配置され、導電性層の第２領域は、誘電体層の第２領域の第２部分の上に配置され、誘電体層の第２領域の第２部分は、誘電体層の第２領域の第１部分に隣接している、ステップと、第１デバイス及び第２デバイスの各々について、導電性層とシリコン・ボディとの間の電流フローの測定を行うステップとを含む、漏れ電流を測定する方法である。
本発明の特徴は、添付の特許請求の範囲に述べられる。しかしながら、本発明自体は、添付の図面と併せて読むときに、例示的な実施形態の次の詳細な説明を参照することによって、最も良く理解されるであろう。
図１は、本発明の第１及び第２の実施形態によるＳＯＩ ＦＥＴの平面図である。図１において、ＦＥＴ１００は、シリコン・ボディ１０５と、第１領域１１５及び該第１領域１１５に対して垂直な一体の第２領域１２０を有する「Ｔ」形状の導電性層１１０と、誘電体層（例えば、ゲート誘電体層）と、薄い誘電体領域１２５（例えば、薄いゲート誘電体領域）と、厚い誘電体領域１３０（例えば、厚いゲート誘電体領域）とを含む。厚い誘電体領域１３０は、点線で示される。薄い誘電体領域１２５及び厚い誘電体領域１３０は、単一の一体の誘電体層から形成しても、別個のものではあるが当接している２つの誘電体層から形成してもよく、或いは、厚い領域１３０は、下にある第１誘電体層の上に第２誘電体層を含み、薄い領域１２５は第２誘電体層だけを含んでもよい。第１のソース／ドレイン１３５及び第２のソース／ドレイン１４０が、導電性層１１０の第１領域１１５の両側のボディ１０５内に形成される。ボディ・コンタクト領域１４５が、ゲート１１０の第１領域１１５から離れた、ゲート１１０の第２領域１２０の側部１５０に隣接して、ボディ１０５内に形成される。ボディ１０５は、トレンチ分離（ＴＩ）１５５で囲まれる。第１のスタッド・コンタクト１６０が、ゲート１１０に接触し、第２のスタッド・コンタクト１６５が、ボディ１０５のボディ・コンタクト領域１４５に接触する。
Ｎ−チャネルＦＥＴ（ＮＦＥＴ）デバイスの場合、ボディ１０５は、ドープされたＮ＋型である第１のソース／ドレイン領域１３５及び第２のソース／ドレイン領域１４０、並びに、ドープされたＰ＋型であるボディ・コンタクト領域１４５を除いて、ドープされたＰ−型である。Ｐ−チャネルＦＥＴ(ＰＦＥＴ)デバイスの場合、ボディ１０５は、ドープされたＰ＋型である第１のソース／ドレイン領域１３５及び第２のソース／ドレイン領域１４０、並びに、ドープされたＮ＋型であるボディ・コンタクト領域１４５を除いて、Ｎ−型である。
導電性層１１０の第１領域１１５は、幅Ｗ及び長さＬを有する。厚い誘電体領域１３０は、導電性層１１０の第２領域１２０から、導電性層１１０の第１領域１１５の下に距離Ｄだけ延びる（例えば、幅Ｄを有する）。
図２は、図１の線１Ｂ−１Ｂを通る断面である。図２においては、トレンチ分離１５５は、埋込み酸化物層（ＢＯＸ）１７０に物理的に接触する。同様に、ＢＯＸ１７０は、シリコン基板１７５に物理的にも接触する。従って、ボディ１０５は、シリコン基板１７５又はいずれかの隣接するデバイスから電気的に絶縁される。図２においては、層間誘電体層１８０が、導電性層１１０の上に形成され、第１のスタッド・コンタクト１６０及び第２のスタッド・コンタクト１６５が、層間誘電体層１８０を通って延びる。随意的な金属シリサイド・コンタクト１８５が、第１のスタッド・コンタクト１６０と導電性層１１０との間に形成され、随意的な金属シリサイド・コンタクト１９０が、第２のスタッド・コンタクトとボディ・コンタクト領域１４５との間に形成される。金属シリサイドの例は、チタン・シリサイド、タンタル・シリサイド、タングステン・シリサイド、白金シリサイド及びコバルト・シリサイドを含む。
薄い誘電体領域１２５は、厚さＴ１を有し、厚い誘電体領域１３０は、厚さＴ２を有する。一例では、Ｔ１は、約０．８ｎｍから約１．５ｎｍまでの間である。一例では、Ｔ２は、約２ｎｍから約３ｎｍまでの間である。薄い誘電体領域１２５は、二酸化シリコン、窒化シリコン、高Ｋ材料、金属酸化物、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、金属シリケート、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ及びこれらの組み合わせを含むことができる。厚い誘電体領域１３０もまた、二酸化シリコン、窒化シリコン、高Ｋ材料、金属酸化物、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、金属シリケート、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ及びこれらの組み合わせを含むことができる。厚い誘電体領域１２５及び薄い誘電体領域１３０は、同じ材料又は異なる材料を含むことができる。高Ｋ誘電体材料は、１０より大きい比誘電率を有する。
導電性層１１０からボディ１０５への３つのトンネル電流漏れ経路がある。第１の漏れ経路（トンネル漏れ電流Ｉ１の）は、導電性層１１０の第１領域１１５から、薄い誘電体領域１２５を通って、ボディ１０５までのものである。第２の漏れ経路（トンネル漏れ電流Ｉ２の）は、導電性層１１０の第１領域１１５から、厚い誘電体領域１３０を通って、ボディ１０５までのものである。第３の漏れ経路（トンネル漏れ電流Ｉ３の）は、導電性層１１０の第２領域１２０から、厚い誘電体領域１３０を通って、ボディ１０５及びボディ・コンタクト領域１４５までのものである。
図３は、図１の線１Ｃ−１Ｃを通る断面である。図３においては、第１のソース／ドレイン１３５及び第２のソース／ドレイン１４０が、それぞれ導電性層１１０の第１領域１１５の反対側の側壁１９５及び２００に整合される。明確にするために、図３（或いは、図１、図２、又は図４）において、スペーサが示されていないが、本発明は、スペーサを有するように製造されたデバイスにも適用可能である。スペーサは、ゲート電極の側壁上に形成された薄い層であり、ソース／ドレインは、当技術分野において周知のようなゲート電極の側壁ではなく、スペーサの露出された側壁に整合される。
図４は、図１の線１Ｄ−１Ｄを通る断面である。図４においては、厚い誘電体領域１３０は、導電性層１１０の第２領域１２０の全ての下には延びていないことに留意すべきである。
図１及び図２に戻ると、ゲート・トンネル漏れ電流密度Ｊは、誘電体層材料、誘電体層の両端の電圧（ＦＥＴの場合、これはＶＴである）の関数である。次の記載において、図１及び図２の両方への言及は、有用である。ＦＥＴ１００のゲート・ボディ間の総トンネル漏れ電流ＩＧＢ（以下、ゲート・トンネル漏れ）は、図２に表されるようなＩ１＋Ｉ２＋Ｉ３に等しい。薄い誘電体領域１２５のトンネル漏れ電流密度は、Ｊ１であり、厚い誘電体領域１３０のトンネル漏れ電流密度は、Ｊ２である。一般に、ゲート・トンネル漏れ電流Ｉは、特定の領域における誘電体の面積のＪ倍に等しい。従って、ゲート・トンネル漏れ電流Ｉ１は、Ｊ１・Ｌ（Ｗ−Ｄ）に等しい。ゲート・トンネル漏れＩ２は、Ｊ２・Ｌ・Ｄに等しい。ゲート・トンネル漏れＩ３は、Ｊ２・Ａ・Ｂに等しい。（Ａは、図１に示されている。）ＳＯＩ ＦＥＴ１００の総ゲート・トンネル漏れは、
ＩＧＢ＝Ｊ１・Ｌ（Ｗ−Ｄ）＋Ｊ２・Ｌ・Ｄ＋Ｊ２・Ａ・Ｂ （１）
によって与えられる。
測定構造体として用いられるとき、ＳＯＩ ＦＥＴ１００は、Ｉ３が一定のままであり、関係Ｌ・（Ｗ−Ｄ）＞Ｌ・Ｄ及びＴ２＞Ｔ１が選択され、Ｉ１＞Ｉ２となるように設計される。
図５は、本発明の第１の実施形態による、例示的なトンネル・ゲート電流測定構造体の平面図である。図５においては、テスト構造体２１０が、第１のＳＯＩ ＦＥＴ２１５と、第２のＳＯＩ ＦＥＴ２２０とを含む。第１のＳＯＩ ＦＥＴ２１５は、導電性層１１０の第１領域１１５が、図１における幅Ｗではなく、幅ＷＡを有する点を除いて、図１のＳＯＩ ＦＥＴ１００と類似している。第２のＳＯＩ ＦＥＴ２２０は、導電性層１１０の第１領域１１５が、幅ＷＡではなく、幅ＷＢを有する点を除いて、第１のＳＯＩ ＦＥＴ２１５と類似している。本発明の第１の実施形態においては、ＷＡをＷＢと等しくすることはできず、目的は、異なる薄い誘電体領域を有し、他の点では同一の２つのＳＯＩ ＦＥＴを有することである。
ＳＯＩ ＦＥＴ２１５の総ゲート・トンネル漏れ電流（図１及び図２に関連して上述されたように、導電性層１１０の第２領域１２０を通る電流が、ごくわずかであると仮定する）は、
ＩＧＢＡ＝Ｉ１Ａ＋Ｉ２Ａ＋Ｉ３Ａとして表すことができ、ここで、Ｉ１Ａ＝Ｊ１・Ｌ（ＷＡ−Ｄ）、Ｉ２Ａ＝Ｊ２・Ｌ・Ｄ、及びＩ３Ａ＝Ｊ２・Ａ・Ｂであり、
ＩＧＢＡ＝Ｊ１・Ｌ（ＷＡ−Ｄ）＋Ｊ２・Ｌ・Ｄ＋Ｊ２・Ａ・Ｂ （２）
となり、
ＳＯＩ ＦＥＴ２２０の総ゲート・トンネル漏れ電流は、
ＩＧＢＢ＝Ｉ１Ｂ＋Ｉ２Ｂ＋Ｉ３Ｂとして表すことができ、ここで、Ｉ１Ｂ＝Ｊ１・Ｌ（ＷＢ−Ｄ）、Ｉ２Ａ＝Ｊ２・Ｌ・Ｄ、及びＩ３Ａ＝Ｊ２・Ａ・Ｂであり、
ＩＧＢＢ＝Ｊ１・Ｌ（ＷＢ−Ｄ）＋Ｊ２・Ｌ・Ｄ＋Ｊ２・Ａ・Ｂ （３）
となり、
ＩＧＢＢからＩＧＢＡを減算し、並べ替えると、
ＩＧＢＡ−ＩＧＢＢ＝Ｊ１・Ｌ（ＷＡ−ＷＢ） （４）
となる。
電圧を両端に印加し、スタッド・コンタクト１６０及び１６５を通る電流を測定することによって、ＩＧＢＡ及びＩＧＢＢの両方を測定することができるので、ＷＡ、ＷＢ、Ａ及びＢが既知の値（設計値に製造バイアスを加えたもの）である場合、Ｊ１を解くことができる。Ｊ１が既知の場合、薄い誘電体領域１２５のような同じ薄い誘電体層を有する如何なるＳＯＩ ＦＥＴについてのＩ１も、算出することができる。次いで、同様にＪ２及びＩ２を算出することもできる。ＩＧＢＡとＩＧＢＢは、同じ電圧で測定される。一例では、ＩＧＢＡ及びＩＧＢＢは、従来の（単一の厚さのゲート誘電体の）ＳＯＩ ＦＥＴの閾値電圧（ＶＴ）で測定される。
図６は、本発明の第２の実施形態による、例示的なトンネル・ゲート電流測定構造体の平面図である。図６においては、テスト構造体２２５が、第１のＳＯＩ ＦＥＴ ２３０と、第２のＳＯＩ ＦＥＴ２３５とを含む。第１のＳＯＩ ＦＥＴ２３０は、厚い誘電体領域１３０が、図１の距離Ｄではなく、導電性層１１０の第１領域１１５の下に距離ＤＡ（例えば、導電性層１１０の第２領域１２０の下にある厚い誘電体領域１３０の領域は、幅ＤＡを有する）だけ、導電性層１１０の第２領域１２０から延びる点を除いて、図１のＳＯＩ ＦＥＴ１００と類似している。第２のＳＯＩ ＦＥＴ２３５は、厚い誘電体領域１３０が、距離ＤＡではなく、導電性層１１０の第１領域１１５の下に距離ＤＢ（例えば、導電性層１１０の第２領域１２０の下にある厚い誘電体領域１３０の領域は、幅ＤＢを有する）だけ、導電性層１１０の第２領域１２０から延びる点を除いて、第１のＳＯＩ ＦＥＴ２３０と類似している。本発明の第２の実施形態においては、ＤＡをＤＢと等しくすることができず、目的は、異なる薄い誘電体領域を有する、他の点で同一の２つのＳＯＩ ＦＥＴを有することである。
ＳＯＩ ＦＥＴ２３０の総ゲート・トンネル漏れ電流は、
ＩＧＢＡ＝Ｉ１Ａ＋Ｉ２Ａ＋Ｉ３Ａとして表すことができ、ここで、Ｉ１Ａ＝Ｊ１・Ｌ（Ｗ−ＤＡ）、Ｉ２Ａ＝Ｊ２・Ｌ・ＤＡ、及びＩ３Ａ＝Ｊ２・Ａ・Ｂであり、
ＩＧＢＡ＝Ｊ１・Ｌ（Ｗ−ＤＡ）＋Ｊ２・Ｌ・ＤＡ＋Ｊ２・Ａ・Ｂ （５）
となり、
ＳＯＩ ＦＥＴ２３５の総ゲート・トンネル漏れ電流は、
ＩＧＢＢ＝Ｉ１Ｂ＋Ｉ２Ｂ＋Ｉ３Ｂとして表すことができ、ここで、Ｉ１Ｂ＝Ｊ１・Ｌ（Ｗ−ＤＢ）、Ｉ２Ｂ＝Ｊ２・Ｌ・ＤＢ、及びＩ３Ｂ＝Ｊ２・Ａ・Ｂであり、
ＩＧＢＢ＝Ｊ１・Ｌ（Ｗ−ＤＢ）＋Ｊ２・Ｌ・ＤＢ＋Ｊ２・Ａ・Ｂ （６）
となる。
電圧を両端に適用し、スタッド・コンタクト１６０及び１６５を通る電流を測定することによって、ＩＧＢＡ及びＩＧＢＢの両方を測定することができるので、Ｌ、Ｗ、ＤＡ、ＤＢ、Ａ及びＢが既知の値（設計値に製造バイアスを加えたもの）であり、式（５）及び（６）が２つの未知数を有する２つの式を提供する場合、Ｊ１及びＪ２を解くことができる。Ｊ１及びＪ２が既知の場合、薄い誘電体領域１２５のような同じ薄い誘電体層を有する任意のＳＯＩ ＦＥＴについてのＩ１及びＩ２を算出することができる。
図７は、本発明の第３及び第４の実施形態によるＳＯＩ ＦＥＴの平面図である。図７においては、ＳＯＩ ＦＥＴ２４０は、以下の例外を除いて、図１のＳＯＩ ＦＥＴと類似している。
ＳＯＩ ＦＥＴ２４０は、本質的に、ボディ１０５及び「Ｈ」形状である導電性層１１０Ａの両方を通り、かつ、これらに対して垂直な中心軸に関して対称である。導電性層１１０Ａの第１領域１１５は、第１領域１１５に対して垂直な一体の第２及び第３領域１２０間に配置される。薄い誘電体領域１２５は、第１及び第２の厚い誘電体層１３０（点線によって定められる）間に配置される。第１及び第２のボディ・コンタクト領域１４５は、ゲート１１０Ａの第１及び第２領域１２０の側部１５０に隣接して、ボディ１０５内に形成される。第１のスタッド・コンタクト１６０は、ゲート１１０Ａに接触し、第１及び第２のスタッド・コンタクト１６５は、ボディ・コンタクト領域１４５に接触する。導電性層１１０Ａの第１領域１１５は、幅Ｗ及び長さＬ有する。厚い誘電体領域１３０は、導電性層１１０Ａの第１領域１１５の下に距離Ｄだけ、導電性層１１０Ａの第１及び第２領域１２０から延びる。
測定構造体として用いられるとき、ＳＯＩ ＦＥＴ２４０は、Ｉ３が一定のままであり、Ｌ・（Ｗ−Ｄ）＞Ｌ・Ｄ及びＴ２＞Ｔ１であり、Ｉ１＞Ｉ２となるように設計される。
図８は、図７の線４Ｂ−４Ｂを通る断面である。図８においては、導電性層１１０Ａからボディ１０５への５つのトンネル電流漏れ経路がある。第１の漏れ経路（トンネル漏れ電流Ｉ１の）は、導電性層１１０Ａの第１領域１１５から、薄い誘電体領域１２５を通って、ボディ１０５までのものである。第２及び第３の漏れ経路（トンネル漏れ電流Ｉ２の）は、導電性層１１０Ａの第１領域１１５から、第１及び第２の厚い誘電体層１３０を通って、ボディ１０５までのものである。第４及び第５の漏れ経路（トンネル漏れ電流Ｉ３の）は、導電性層１１０Ａの第２及び第３領域１２０から、それぞれの第１及び第２の厚い誘電体層１３０を通り、ボディ１０５及びそれぞれのボディ・コンタクト領域１４５までのものである。
図９は、本発明の第３の実施形態による、例示的なトンネル・ゲート電流測定構造体の平面図である。図９においては、テスト構造体２５０が、第１のＳＯＩ ＦＥＴ２５５と、第２のＳＯＩ ＦＥＴ２６０とを含む。第１のＳＯＩ ＦＥＴ２５０は、導電性層１１０Ａの第１領域１１５が、図７の幅Ｗではなく、幅ＷＡを有する点を除いて、図７のＳＯＩ ＦＥＴ２４０と類似している。第２のＳＯＩ ＦＥＴ２６０は、導電性層１１０Ａの第１領域１１５が、幅ＷＡではなく、幅ＷＢを有する点を除いて、第１のＳＯＩ ＦＥＴ２５５と類似している。本発明の第３の実施形態においては、ＷＡをＷＢと等しくすることはできず、目的は、異なる薄い誘電体領域を有する、他の点で別の２つの同一のＳＯＩ ＦＥＴを有することである。
本発明の第１の実施形態について得られる式（４）ＩＧＢＡ−ＩＧＢＢ＝Ｊ１・Ｌ（ＷＡ−ＷＢ）は、本発明の第３の実施形態に適用することができる。本発明の第３の実施形態は、そのエッジを排除することによって、図５のゲート１１０の下にあるボディ１０５のエッジにおいて生じるゲート・トンネル漏れの誤差を排除する。
同様に、一例では、電圧を両端に印加し、次いでスタッド・コンタクト１６０及び１６５を通って流れる電流を測定することによって、ＩＧＢＡ及びＩＧＢＢの両方が測定され、一例では、ＩＧＢＡ及びＩＧＢＢは、従来の（単一の厚さのゲート誘電体の）ＳＯＩ ＦＥＴの閾値電圧（ＶＴ）で測定される。
図１０は、本発明の第４の実施形態による、例示的なトンネル・ゲート電流測定構造体の平面図である。図１０においては、テスト構造体２６５が、第１のＳＯＩ ＦＥＴ２７０と、第２のＳＯＩ ＦＥＴ２７５とを含む。第１のＳＯＩ ＦＥＴ２７０は、厚い誘電体領域１３０が、図７の距離Ｄではなく、導電性層１１０Ａの第１領域１１５のいずれかの側部の下に距離ＤＡだけ、導電性層１１０Ａの第２及び第３領域１２０から延びる点を除いて、図７のＳＯＩ ＦＥＴ２４０と類似している。第２のＳＯＩ ＦＥＴ２７５は、厚い誘電体領域１３０が、距離ＤＡではなく、導電性層１１０Ａの第１領域１１５のいずれかの側部の下に距離ＤＢだけ、導電性層１１０Ａの第２及び第３領域１２０から延びる点を除いて、第１のＳＯＩ ＦＥＴ２７０と類似している。本発明の第４の実施形態においては、ＤＡをＤＢと等しくすることができず、目的は、異なる薄い誘電体領域を有する、他の点で同一の２つのＳＯＩ ＦＥＴを有することである。
２つの未知数Ｊ１及びＪ２における次の２つの式は、上記の式（５）及び（６）と同じように得ることができる。すなわち：
ＩＧＢＡ＝Ｊ１・Ｌ（Ｗ−ＤＡ）＋２・Ｊ２・Ｌ・ＤＡ＋２・Ｊ２・Ａ・Ｂ （７）
ＩＧＢＢ＝Ｊ１・Ｌ（Ｗ−ＤＢ）＋２・Ｊ２・Ｌ・ＤＢ＋２・Ｊ２・Ａ・Ｂ （８）
同様に、一例では、電圧を両端に印加し、次いでスタッド・コンタクト１６０及び１６５を通って流れる電流を測定することによって、ＩＧＢＡ及びＩＧＢＢの両方が測定され、一例では、ＩＧＢＡ及びＩＧＢＢは、従来の（単一の厚さのゲート誘電体の）ＳＯＩ ＦＥＴの閾値電圧（ＶＴ）で測定される。
本発明の第４の実施形態は、そのエッジを排除することによって、図６のゲート１１０の下のボディ１０５のエッジにおいて生じるゲート・トンネル漏れの誤差を排除する。
このように、本発明は、非チャネルのゲート・ボディ間の漏れが減少したシリコン・オン・インシュレータ電界効果トランジスタ、並びに、シリコン・オン・インシュレータ電界効果トランジスタのトンネル漏れ電流を測定するための構造体及び方法を提供するものである。
本発明の理解のために、本発明の実施形態の説明が上に与えられる。本発明は、ここに説明される特定の実施形態に制限されるものではなく、本発明の範囲から逸脱することなく、当業者には明らかになるような種々の修正、再構成及び置換が可能であることが理解されるであろう。従って、上記の特許請求の範囲は、本発明の真の精神及び範囲内に含まれるような、こうした修正及び変更の全てを網羅することが意図される。
本発明の第１及び第２の実施形態による、ＳＯＩ ＦＥＴの平面図である。 図１の線１Ｂ−１Ｂを通る断面である。 図１の線１Ｃ−１Ｃを通る断面である。 図１の線１Ｄ−１Ｄを通る断面である。 本発明の第１の実施形態による、例示的なトンネル・ゲート電流測定構造体の平面図である。 本発明の第２の実施形態による、例示的なトンネル・ゲート電流測定構造体の平面図である。 本発明の第３及び第４の実施形態による、ＳＯＩ ＦＥＴの平面図である。 図７の線４Ｂ−４Ｂを通る断面である。 本発明の第３の実施形態による、例示的なトンネル・ゲート電流測定構造体の平面図である。 本発明の第４の実施形態による、例示的なトンネル・ゲート電流測定構造体の平面図である。

Claims (33)

  1. 半導体基板内に形成されたシリコン・ボディと、
    前記シリコン・ボディの上面上の誘電体層と、
    前記誘電体層の上面上の導電体層であって、前記導電体層と前記シリコン・ボディの前記上面との間の前記誘電体層の第１領域は第１の厚さを有し、前記導電体層と前記シリコン・ボディの前記上面との間の前記誘電体層の第２領域は第２の厚さを有し、前記第１の厚さは前記第２の厚さとは異なる、導電体層と
    を備える構造体。
  2. 前記シリコン・ボディのあらゆる側面上に前記半導体基板の上面から前記半導体基板内に延びている誘電体分離をさらに含む、請求項１に記載の構造体。
  3. 前記シリコン・ボディの下にある前記半導体基板内の埋込み誘電体層をさらに含み、前記誘電体分離は前記埋込み誘電体層に接触している、請求項２に記載の構造体。
  4. 前記導電性層の第１領域は第１の方向に延び、前記導電性層の第２領域は第２の方向に延び、前記第２の方向は前記第１の方向に対して垂直であり、
    前記導電性層の前記第１領域は、前記誘電体層の前記第１領域及び隣接する前記誘電体層の前記第２領域の第１部分の上に配置され、前記導電性層の前記第２領域は、前記誘電体層の前記第２領域の第２部分の上に配置され、前記誘電体層の前記第２領域の前記第２部分は、前記誘電体層の前記第２領域の前記第１部分に隣接している、請求項１に記載の構造体。
  5. 前記第１の厚さは、前記第２の厚さより薄く、
    前記誘電体層の前記第２領域の前記第１部分の面積は、前記誘電体層の前記第２領域の前記第２部分の面積より大きく、前記誘電体層の前記第１領域の面積は、前記誘電体層の前記第２領域の前記第２部分の面積より大きい、請求項４に記載の構造体。
  6. 前記導電性層の前記第２領域に隣接した前記シリコン・ボディの端部内にボディ・コンタクト領域をさらに含む、請求項４に記載の構造体。
  7. 前記シリコン・ボディ内にあり、かつ、前記導電性層の前記第１領域の両側上に前記第１の方向に延びているソース／ドレイン領域をさらに含む、請求項４に記載の構造体。
  8. 前記誘電体層は、前記第２の厚さを有する第３領域を含み、前記誘電体層の前記第１領域は、前記誘電体層の前記第２領域と前記第３領域との間に配置され、
    前記導電性層は第３領域を含み、前記第３領域は前記第２の方向に延び、前記誘電体層の前記第２領域は、前記導電性層の前記第１領域と前記第３領域との間に配置され、
    前記導電性層の前記第１領域は、前記誘電体層の前記第３領域の第１部分の上にさらに配置され、前記誘電体層の前記第３領域の前記第１部分は、前記誘電体層の前記第１領域に隣接し、前記導電性層の前記第３領域は、前記誘電体層の前記第３領域の第２部分の上に配置され、前記誘電体層の前記第３領域の前記第２部分は、前記誘電体層の前記第３領域の前記第１部分に隣接している、請求項４に記載の構造体。
  9. 前記導電性層の前記第３領域に隣接した、前記シリコン・ボディの第１の端部内の第１ボディ・コンタクト領域と、
    前記導電性層の前記第３領域に隣接した、前記シリコン・ボディの第２の端部内の第２ボディ・コンタクト領域と、
    をさらに含む、請求項８に記載の構造体。
  10. 前記第１の厚さは、前記第２の厚さより薄く、
    前記誘電体層の前記第２領域の前記第１部分の面積は、前記誘電体層の前記第２領域の前記第２部分の面積より大きく、
    前記誘電体層の前記第１領域の面積は、前記誘電体層の前記第２領域の前記第２部分の面積より大きく、
    前記誘電体層の前記第３領域の前記第１部分の面積は、前記誘電体層の前記第３領域の前記第２部分の面積より大きく、
    前記誘電体層の前記第１領域の面積は、前記誘電体層の前記第３領域の前記第２部分の面積より大きい、請求項８に記載の構造体。
  11. 前記シリコン・ボディ内にあり、かつ、前記導電性層の前記第１領域の両側上に前記第１の方向に延びているソース／ドレイン領域をさらに含む、請求項８に記載の構造体。
  12. 前記誘電体層の前記第１領域及び前記第２領域は、二酸化シリコン、窒化シリコン、金属酸化物、Ｔａ２Ｏ５、ＢａＴｉＯ３、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、金属シリケート、ＨｆＳｉｘＯｙ、ＨｆＳｉｘＯｙＮｚ、１０より大きい比誘電率を有する高Ｋ誘電体材料及びこれらの組み合わせを含む群から選択される材料を含む、請求項１に記載の構造体。
  13. 前記第１の厚さは、０．８ｎｍから１．５ｎｍまでの間であり、前記第２の厚さは、２ｎｍから３ｎｍまでの間である、請求項１に記載の構造体。
  14. 前記半導体基板は、シリコン・オン・インシュレータ基板を含む、請求項１に記載の構造体。
  15. 漏れ電流を測定する方法であって、
    第１デバイス及び第２デバイスを準備するステップであって、各々のデバイスは、
    半導体基板内に形成されたシリコン・ボディと、
    前記シリコン・ボディの上面上の誘電体層であって、前記誘電体層の第１領域は第１の厚さを有し、前記誘電体層の第２領域は第２の厚さを有し、前記第１の厚さは前記第２の厚さより薄い、誘電体層と、
    前記誘電体層の上面上の導電性層と、
    前記シリコン・ボディの全ての側面上に前記半導体基板の上面から前記半導体基板内に延びている誘電体分離と、
    前記シリコン・ボディの下にある前記半導体基板内の埋込み誘電体層であって、前記誘電体分離が前記埋込み誘電体層と接触している、埋込み誘電体層と
    を含み、
    前記導電性層の第１領域は第１の方向に延び、前記導電性層の第２領域は第２の方向に延び、前記第２の方向は前記第１の方向に対して垂直であり、
    前記導電性層の前記第１領域は、前記誘電体層の前記第１領域及び隣接する前記誘電体層の前記第２領域の第１部分の上に配置され、前記導電性層の前記第２領域は、前記誘電体層の前記第２領域の第２部分の上に配置され、前記誘電体層の前記第２領域の前記第２部分は、前記誘電体層の前記第２領域の前記第１部分に隣接している、ステップと、
    前記第１デバイス及び前記第２デバイスの各々について、前記導電性層と前記シリコン・ボディとの間の電流フローの測定を行うステップと
    を含む方法。
  16. 前記第１デバイス及び前記第２デバイスの両方について、
    前記誘電体層の前記第２領域の前記第１部分の面積は、前記誘電体層の前記第２領域の前記第２部分の面積より大きく、
    前記誘電体層の前記第１領域の面積は、前記誘電体層の前記第２領域の前記第２部分の面積より大きい、請求項１５に記載の方法。
  17. 前記第１デバイスの前記誘電体層の前記第２領域の前記第１部分の面積は、前記第２デバイスの前記誘電体層の前記第２領域の前記第１部分の面積とは異なり、
    前記第１デバイスの前記導電性層の前記第１領域の面積は、前記第２デバイスの前記導電性層の前記第１領域の面積とほぼ等しい、請求項１５に記載の方法。
  18. ＩＧＢＡは、前記第１デバイスの前記導電性層と前記シリコン・ボディとの間で測定された電流量であり、ＩＧＢＢは、前記第２デバイスの前記導電性層と前記シリコン・ボディとの間で測定された電流量であり、Ｌは、前記第１デバイス又は前記第２デバイスの前記導電性層の前記第１領域のどちらかの長さであり、ＷＡは、前記第１デバイスの前記導電性層の前記第１領域の幅であり、ＷＢは、前記第２デバイスの前記導電性層の前記第１領域の幅であるとして、式：
    Ｊ１＝（ＩＧＢＡ−ＩＧＢＢ）／Ｌ（ＷＡ−ＷＢ）
    を用いて、前記電流フロー測定値から、前記第１デバイス及び前記第２デバイスの各々の前記誘電体層の前記第１領域のトンネル漏れ電流密度Ｊ１を求めるステップをさらに含む、請求項１７に記載の方法。
  19. Ｄは、前記第１デバイスの前記誘電体層の前記第２領域の前記第１部分の幅である場合の、式：
    Ｉ１Ａ＝Ｊ１・Ｌ（ＷＡ−Ｄ）
    を用いて、前記電流フロー測定値から、前記第１デバイスの前記誘電体層の前記第１領域のトンネル漏れ電流Ｉ１Ａを求めるステップをさらに含む、請求項１８に記載の方法。
  20. 前記第１デバイスの前記誘電体層の前記第２領域の前記第１部分の面積は、前記第２デバイスの前記誘電体層の前記第２領域の前記第１部分の面積とほぼ同じであり、
    前記第１デバイスの前記導電性層の前記第１領域の面積は、前記第２デバイスの前記導電性層の前記第１領域の面積とは異なる、請求項１５に記載の方法。
  21. ＩＧＢＡは、前記第１デバイスの前記導電性層と前記シリコン・ボディとの間で測定された電流量であり、ＩＧＢＢは、前記第２デバイスの前記導電性層と前記シリコン・ボディとの間で測定された電流量であり、Ｌは、前記第１デバイス及び前記第２デバイスの前記導電性層の前記第１領域の各々の長さであり、Ｗは、前記第１デバイス及び前記第２デバイスの前記導電性層の前記第１領域の各々の幅であり、ＤＡは、前記第１デバイスの前記誘電体層の前記第２領域の前記第１部分の幅であり、ＤＢは、前記第２デバイスの前記誘電体層の前記第２領域の前記第１部分の幅であり、Ｊ２は、前記第１デバイス及び前記第２デバイスの前記誘電体層の前記第２領域の各々のトンネル漏れ電流密度であるとして、式：
    ＩＧＢＡ＝Ｊ１・Ｌ（Ｗ−ＤＡ）＋Ｊ２・Ｌ・ＤＡ＋Ｊ２・Ａ・Ｂ、及び、
    ＩＧＢＢ＝Ｊ１・Ｌ（Ｗ−ＤＢ）＋Ｊ２・Ｌ・ＤＢ＋Ｊ２・Ａ・Ｂ
    を用いて、前記電流フロー測定値から、前記第１デバイス及び前記第２デバイスの各々の前記誘電体層の前記第１領域のトンネル漏れ電流密度Ｊ１を求めるステップをさらに含む、請求項２０に記載の方法。
  22. 式：
    Ｉ１Ａ＝Ｊ１・Ｌ（Ｗ−ＤＡ）
    を用いて、前記電流フロー測定値から、前記第１デバイスの前記誘電体層の前記第１領域のトンネル漏れ電流Ｉ１Ａを求めるステップをさらに含む、請求項２１に記載の方法。
  23. 前記第１デバイス及び前記第２デバイスの両方について、
    前記誘電体層は、前記第２の厚さを有する第３領域を含み、前記誘電体層の前記第１領域は、前記誘電体層の前記第２領域と前記第３領域との間に配置され、
    前記導電性層は第３領域を含み、前記第３領域は、前記第２の方向に延びており、前記誘電体層の前記第１領域は、前記導電性層の前記第１領域と前記第３領域との間に配置され、
    前記導電性層の前記第１領域は、前記誘電体層の前記第３領域の第１部分の上にさらに配置され、前記誘電体層の前記第３領域の前記第１部分は、前記誘電体層の前記第１領域に隣接し、前記導電性層の前記第３領域は、前記誘電体層の前記第３領域の第２部分の上に配置され、前記誘電体層の前記第３領域の前記第２部分は、前記誘電体層の前記第３領域の前記第１部分に隣接している、請求項１５に記載の方法。
  24. 前記第１デバイス及び前記第２デバイスの両方について、
    前記誘電体層の前記第２領域の前記第１部分の面積は、前記誘電体層の前記第２領域の前記第２部分の面積より大きく、
    前記誘電体層の前記第１領域の面積は、前記誘電体層の前記第２領域の前記第２部分の面積より大きく、
    前記誘電体層の前記第３領域の前記第１部分の面積は、前記誘電体層の前記第３領域の前記第２部分より大きく、
    前記誘電体層の前記第１領域の面積は、前記誘電体層の前記第３領域の前記第２部分の面積より大きい、請求項２３に記載の方法。
  25. 前記第１デバイスの前記誘電体層の前記第２領域及び前記第３領域の前記第１部分の面積は、前記第２デバイスの前記誘電体層の前記第２領域及び前記第３領域の前記第１部分の面積とほぼ等しく、
    前記第１デバイスの前記導電性層の前記第１領域の面積は、前記第２デバイスの前記導電性層の前記第１領域の面積とほぼ等しい、請求項２３に記載の方法。
  26. ＩＧＢＡは、前記第１デバイスの前記導電性層と前記シリコン・ボディとの間で測定された電流量であり、ＩＧＢＢは、前記第２デバイスの前記導電性層と前記シリコン・ボディとの間で測定された電流量であり、Ｌは、前記第１デバイス及び前記第２デバイスの各々の前記導電性層の前記第１領域の長さであり、ＷＡは、前記第１デバイスの前記導電性層の前記第１領域の幅であり、ＷＢは、前記第２デバイスの前記導電性層の前記第１領域の幅であるとして、式：
    Ｊ１＝（ＩＧＢＡ−ＩＧＢＢ）／Ｌ（ＷＡ−ＷＢ）
    を用いて、前記電流フロー測定値から、前記第１デバイス及び前記第２デバイスの各々の前記誘電体層の前記第１領域のトンネル漏れ電流密度Ｊ１を求めるステップをさらに含む、請求項２５に記載の方法。
  27. Ｄは、前記第１デバイスの前記誘電体層の前記第２領域及び前記第３領域の前記第１部分の幅であるとして、式：
    Ｉ１Ａ＝Ｊ１・Ｌ（ＷＡ−Ｄ）
    を用いて、前記電流フロー測定値から、前記第１デバイスの前記誘電体層の前記第１領域のトンネル漏れ電流Ｉ１Ａを求めるステップをさらに含む、請求項２６に記載の方法。
  28. 前記誘電体層の前記第２領域及び前記第３領域の前記第１部分の面積は、２つ又はそれ以上のデバイスのいずれか１つにおいては、ほぼ等しいが、前記２つ又はそれ以上のデバイスの各デバイスにおいては異なり、
    前記導電性層の前記第１領域の面積は、異なる、請求項１８に記載の方法。
  29. ＩＧＢＡは、前記第１デバイスの前記導電性層と前記シリコン・ボディとの間で測定された電流量であり、ＩＧＢＢは、前記第２デバイスの前記導電性層と前記シリコン・ボディとの間で測定された電流量であり、Ｌは、前記第１デバイス及び前記第２デバイスの前記導電性層の前記第１領域の各々の長さであり、Ｗは、前記第１デバイス及び前記第２デバイスの前記導電性層の前記第１領域の各々の幅であり、ＤＡは、前記第１デバイスの前記誘電体層の前記第２領域の前記第１部分の幅であり、ＤＢは、前記第２デバイスの前記誘電体層の前記第２領域の前記第１部分の幅であり、Ｊ２は、前記第１デバイス及び前記第２デバイスの前記誘電体層の前記第２領域の各々のトンネル漏れ電流密度であるとして、式：
    ＩＧＢＡ＝Ｊ１・Ｌ（Ｗ−ＤＡ）＋Ｊ２・Ｌ・ＤＡ＋Ｊ２・Ａ・Ｂ、及び、
    ＩＧＢＢ＝Ｊ１・Ｌ（Ｗ−ＤＢ）＋Ｊ２・Ｌ・ＤＢ＋Ｊ２・Ａ・Ｂ
    を用いて、前記電流フロー測定値から、前記第１デバイス又は前記第２デバイスの前記誘電体層の前記第１領域のトンネル漏れ電流密度Ｊ１を求めるステップをさらに含む、請求項２８に記載の方法。
  30. 式：
    Ｉ１Ａ＝Ｊ１・Ｌ（Ｗ−ＤＡ）
    を用いて、前記電流フロー測定値から、前記第１デバイスの前記誘電体層の前記第１領域のトンネル漏れ電流Ｉ１Ａを求めるステップをさらに含む、請求項２９に記載の方法。
  31. 漏れ電流を測定する方法であって、
    半導体基板内に形成された第１シリコン・ボディと、
    前記第１シリコン・ボディの上面上の第１誘電体層と、
    前記第１誘電体層の上面上の第１導電性層であって、前記第１導電性層と前記第１シリコン・ボディの前記上面との間の前記第１誘電体層の第１領域は、第１の厚さ及び第１の面積を有し、前記第１導電性層と前記第１シリコン・ボディの前記上面との間の前記誘電体層の第２領域は、第２の厚さ及び第２の面積を有し、前記第１の厚さは前記第２の厚さとは異なる、第１導電性層と
    を含む第１デバイスを準備するステップと、
    半導体基板内に形成された第２シリコン・ボディと、
    前記第２シリコン・ボディの上面上の第２誘電体層と、
    前記第２誘電体層の上面上の第２導電性層であって、前記第２導電性層と前記第２シリコン・ボディの前記上面との間の前記第２誘電体層の第２領域は、前記第１の厚さ及び第３の面積を有し、前記第２導電性層と前記第２シリコン・ボディの前記上面との間の前記誘電体層の第２領域は、前記第２の厚さ及び第４の面積を有し、前記第２の厚さは、前記第１の厚さより厚い、第２の導電性層と
    を含む第２デバイスを準備するステップと、
    前記第１導電性層と前記第１シリコン・ボディとの間に電圧を印加し、これらの間の第１の電流フローを測定するステップと、
    前記第２導電性層と前記第２シリコン・ボディとの間に電圧を印加し、これらの間の第２の電流フローを測定するステップと、
    前記第１の電流測定値及び前記第２の電流測定値、並びに、前記第１、第２、第３及び第４の面積に基づいて、前記第１誘電体層の前記第１領域、前記第１の誘電体の前記第２領域、前記第２誘電体層の前記第２領域、又はこれらの組み合わせの漏れ電流密度を求めるステップと
    を含む方法。
  32. 前記第１の面積は前記第３の面積とほぼ等しく、前記第２の面積は前記第４の面積とは異なる、請求項３１に記載の方法。
  33. 前記第１の面積は前記第３の面積とは異なり、前記第２の面積は前記第４の面積とほぼ等しい、請求項３１に記載の方法。
JP2008511261A 2005-05-09 2006-05-09 電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための方法及び構造体 Expired - Fee Related JP4653217B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/908,351 US7011980B1 (en) 2005-05-09 2005-05-09 Method and structures for measuring gate tunneling leakage parameters of field effect transistors
PCT/US2006/017863 WO2006122096A2 (en) 2005-05-09 2006-05-09 Method and structures for measuring gate tunneling leakage parameters of field effect transistors

Publications (3)

Publication Number Publication Date
JP2008544482A true JP2008544482A (ja) 2008-12-04
JP2008544482A5 JP2008544482A5 (ja) 2009-02-26
JP4653217B2 JP4653217B2 (ja) 2011-03-16

Family

ID=35998739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008511261A Expired - Fee Related JP4653217B2 (ja) 2005-05-09 2006-05-09 電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための方法及び構造体

Country Status (6)

Country Link
US (1) US7011980B1 (ja)
EP (1) EP1886156A4 (ja)
JP (1) JP4653217B2 (ja)
CN (1) CN101427378B (ja)
TW (1) TW200710409A (ja)
WO (1) WO2006122096A2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462497B2 (en) * 2005-09-14 2008-12-09 Semiconductor Manufacturing International (Shanghai) Corporation Method and system for derivation of breakdown voltage for MOS integrated circuit devices
US20080179404A1 (en) * 2006-09-26 2008-07-31 Advanced Microelectronic And Automation Technology Ltd. Methods and apparatuses to produce inlays with transponders
US8608080B2 (en) * 2006-09-26 2013-12-17 Feinics Amatech Teoranta Inlays for security documents
US7979975B2 (en) * 2007-04-10 2011-07-19 Feinics Amatech Teavanta Methods of connecting an antenna to a transponder chip
US7581308B2 (en) 2007-01-01 2009-09-01 Advanced Microelectronic And Automation Technology Ltd. Methods of connecting an antenna to a transponder chip
US8322624B2 (en) * 2007-04-10 2012-12-04 Feinics Amatech Teoranta Smart card with switchable matching antenna
US7546671B2 (en) * 2006-09-26 2009-06-16 Micromechanic And Automation Technology Ltd. Method of forming an inlay substrate having an antenna wire
US8240022B2 (en) * 2006-09-26 2012-08-14 Feinics Amatech Teorowita Methods of connecting an antenna to a transponder chip
US7980477B2 (en) * 2007-05-17 2011-07-19 Féinics Amatech Teoranta Dual interface inlays
US8064832B2 (en) * 2007-07-18 2011-11-22 Advanced Micro Devices, Inc. Method and test system for determining gate-to-body current in a floating body FET
US7893494B2 (en) * 2008-06-18 2011-02-22 International Business Machines Corporation Method and structure for SOI body contact FET with reduced parasitic capacitance
CN101447514B (zh) * 2008-12-30 2012-06-20 上海宏力半导体制造有限公司 金属氧化物半导体场效应晶体管
WO2012054642A1 (en) * 2010-10-20 2012-04-26 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of mosfets using an accumulated charge sink - harmonic wrinkle reduction
JP5521993B2 (ja) * 2010-11-17 2014-06-18 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US8698245B2 (en) 2010-12-14 2014-04-15 International Business Machines Corporation Partially depleted (PD) semiconductor-on-insulator (SOI) field effect transistor (FET) structure with a gate-to-body tunnel current region for threshold voltage (VT) lowering and method of forming the structure
CN102332394A (zh) * 2011-07-28 2012-01-25 上海宏力半导体制造有限公司 半导体器件、mos晶体管及其形成方法
CN102306644B (zh) * 2011-08-29 2016-02-03 上海华虹宏力半导体制造有限公司 Soi型mos晶体管的测试结构及其的形成方法
CN102683416B (zh) * 2012-05-17 2014-12-17 中国科学院微电子研究所 Soi mos晶体管
DE102016109137B3 (de) * 2016-05-18 2017-06-08 Lisa Dräxlmaier GmbH Überwachungsvorrichtung und Überwachungsverfahren
CN108231899B (zh) * 2017-12-26 2021-07-20 上海集成电路研发中心有限公司 一种soi体接触器件及其制作方法
FR3076398B1 (fr) * 2017-12-29 2019-12-27 X-Fab France Transistor et son procede de fabrication

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126815A (ja) * 1997-08-21 1999-05-11 Sharp Corp 不揮発性メモリ、該メモリをテストする方法及び記録媒体
JP2002359307A (ja) * 2001-05-31 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体不揮発性メモリ及び半導体装置
JP2004247504A (ja) * 2003-02-13 2004-09-02 Toshiba Corp 半導体装置およびその製造方法
JP2004259847A (ja) * 2003-02-25 2004-09-16 Citizen Watch Co Ltd 半導体装置およびその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
US4786611A (en) * 1987-10-19 1988-11-22 Motorola, Inc. Adjusting threshold voltages by diffusion through refractory metal silicides
JPH0621369A (ja) 1992-06-30 1994-01-28 Nec Corp Ｍｏｓ集積回路の製造方法
TW435007B (en) 1996-04-08 2001-05-16 Hitachi Ltd Semiconductor integrated circuit device
US5918125A (en) 1996-09-19 1999-06-29 Macronix International Co., Ltd. Process for manufacturing a dual floating gate oxide flash memory cell
CN1260907A (zh) * 1997-06-19 2000-07-19 旭化成工业株式会社 Soi衬底及其制造方法和半导体器件及其制造方法
US6121666A (en) * 1997-06-27 2000-09-19 Sun Microsystems, Inc. Split gate oxide asymmetric MOS devices
US5930620A (en) 1997-09-12 1999-07-27 Advanced Micro Devices Resistance to gate dielectric breakdown at the edges of shallow trench isolation structures
US6300206B1 (en) * 1997-09-19 2001-10-09 Hitachi, Ltd. Method for manufacturing semiconductor device
FR2769753B1 (fr) * 1997-10-09 1999-12-03 Commissariat Energie Atomique Caracterisation electrique d'une couche isolante recouvrant un substrat conducteur ou semiconducteur
TW453032B (en) * 1998-09-09 2001-09-01 Hitachi Ltd Semiconductor integrated circuit apparatus
US6249028B1 (en) * 1998-10-20 2001-06-19 International Business Machines Corporation Operable floating gate contact for SOI with high Vt well
US6358819B1 (en) 1998-12-15 2002-03-19 Lsi Logic Corporation Dual gate oxide process for deep submicron ICS
JP4149095B2 (ja) 1999-04-26 2008-09-10 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
US6281593B1 (en) 1999-12-06 2001-08-28 International Business Machines Corporation SOI MOSFET body contact and method of fabrication
EP1243033B1 (en) * 1999-12-21 2019-12-04 Flexenable Limited Solution processing
JP2002368122A (ja) 2001-06-12 2002-12-20 Nec Corp 半導体装置及びその製造方法
US6664589B2 (en) 2001-08-30 2003-12-16 Micron Technology, Inc. Technique to control tunneling currents in DRAM capacitors, cells, and devices
US6620656B2 (en) * 2001-12-19 2003-09-16 Motorola, Inc. Method of forming body-tied silicon on insulator semiconductor device
US6677645B2 (en) 2002-01-31 2004-01-13 International Business Machines Corporation Body contact MOSFET

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126815A (ja) * 1997-08-21 1999-05-11 Sharp Corp 不揮発性メモリ、該メモリをテストする方法及び記録媒体
JP2002359307A (ja) * 2001-05-31 2002-12-13 Semiconductor Energy Lab Co Ltd 半導体不揮発性メモリ及び半導体装置
JP2004247504A (ja) * 2003-02-13 2004-09-02 Toshiba Corp 半導体装置およびその製造方法
JP2004259847A (ja) * 2003-02-25 2004-09-16 Citizen Watch Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2006122096A2 (en) 2006-11-16
EP1886156A4 (en) 2010-12-29
TW200710409A (en) 2007-03-16
CN101427378B (zh) 2011-03-23
EP1886156A2 (en) 2008-02-13
JP4653217B2 (ja) 2011-03-16
US7011980B1 (en) 2006-03-14
CN101427378A (zh) 2009-05-06
WO2006122096A3 (en) 2008-11-20

Similar Documents

Publication Publication Date Title
JP4653217B2 (ja) 電界効果トランジスタのゲート・トンネル漏れのパラメータを測定するための方法及び構造体
US7859028B2 (en) Independently controlled, double gate nanowire memory cell with self-aligned contacts
US8878258B2 (en) Detector of biological or chemical material and corresponding array of detectors
US7807997B2 (en) Test element group (TEG) system for measurement of SOI-MOSFET without a body contact comprising first and second TEGs of unequal gate electrode areas
US8293606B2 (en) Body tie test structure for accurate body effect measurement
JP2005236305A (ja) トリプルゲートトランジスタを有する半導体素子及びその製造方法
US8309951B2 (en) Test structure for determining gate-to-body tunneling current in a floating body FET
JP2008544482A5 (ja)
WO2015104947A1 (ja) 半導体装置、メモリ回路、および半導体装置の製造方法
JP3931153B2 (ja) 半導体装置
US10048311B2 (en) Detection of gate-to-source/drain shorts
KR20010112849A (ko) 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조방법
US7196395B2 (en) Semiconductor device and manufacturing method
JP2822951B2 (ja) 絶縁ゲート電界効果トランジスタの評価素子とそれを用いた評価回路および評価方法
US20080185581A1 (en) Silicon-on-insulator ("SOI") transistor test structure for measuring body-effect
US20130032926A1 (en) Adjustable resistor
US7798703B2 (en) Apparatus and method for measuring local surface temperature of semiconductor device
CN101022105B (zh) 半导体器件的测试装置和用于制造测试装置的基版
JP2012079992A (ja) 半導体装置
US7391226B2 (en) Contact resistance test structure and methods of using same
US6703662B1 (en) Semiconductor device and manufacturing method thereof
US6403979B1 (en) Test structure for measuring effective channel length of a transistor
JP4144248B2 (ja) 半導体装置
JP2000133800A (ja) 半導体装置の評価方法及び半導体装置の製造方法
KR20080029699A (ko) 리세스 깊이 측정 방법

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081226

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081229

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090224

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20090508

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20090525

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20090508

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20090609

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090616

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090807

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091020

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091208

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100216

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100607

A911 Transfer of reconsideration by examiner before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100623

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100824

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101005

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20101207

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20101207

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101216

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131224

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees