TWI429020B - 記憶體及其形成 - Google Patents

記憶體及其形成 Download PDF

Info

Publication number
TWI429020B
TWI429020B TW100123395A TW100123395A TWI429020B TW I429020 B TWI429020 B TW I429020B TW 100123395 A TW100123395 A TW 100123395A TW 100123395 A TW100123395 A TW 100123395A TW I429020 B TWI429020 B TW I429020B
Authority
TW
Taiwan
Prior art keywords
odd
memory
source
drain
data line
Prior art date
Application number
TW100123395A
Other languages
English (en)
Other versions
TW201212160A (en
Inventor
Sanh D Tang
Nishant Sinha
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of TW201212160A publication Critical patent/TW201212160A/zh
Application granted granted Critical
Publication of TWI429020B publication Critical patent/TWI429020B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

記憶體及其形成
本發明大體而言係關於記憶體，且特定而言在一或多個實施例中，本發明係關於記憶體及其形成。
通常提供記憶體裝置作為電腦或其它電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體裝置已發展成為用於廣泛之電子應用之非揮發性記憶體之一普遍來源。非揮發性記憶體係可在不施加電力之情況下將其資料值保持達某一延伸週期之記憶體。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體單元。透過電荷儲存結構(例如，浮動閘極或電荷設陷)之程式化(有時其稱為寫入)或其他實體現象(例如，相位改變或極化)，該等單元之臨限電壓之改變判定每一單元之資料值。快閃記憶體及其他非揮發性記憶體之常見使用包含：個人電腦、個人數位助理(PDA)、數位攝影機、數位媒體播放器、數位錄製器、遊戲、電器、車輛、無線裝置、行動電話及可抽換式記憶體模組，且非揮發性記憶體之使用範圍不斷擴大。
一NAND快閃記憶體裝置係一常見類型之快閃記憶體裝置，所謂的其中組態有基本記憶體單元組態之邏輯形式。通常，NAND快閃記憶體裝置之記憶體單元之陣列經配置以使得該陣列之一列之每一記憶體單元之控制閘極一起連接以形成一存取線，諸如一字線。該陣列之各行包含在一對選擇線(一源極選擇線與一汲極選擇線)之間源極至汲極地串聯連接在一起之記憶體單元串(經常稱為NAND串)。
一「行」係指共同地耦合至一區域資料線(諸如一區域位元線)之一記憶體單元群組。其不要求任何特定定向或線性關係，而是相反地指代記憶體單元與資料線之間的邏輯關係。該源極選擇線包含在一NAND串與該源極選擇線之間的每一相交處之一源極選擇閘極，且該汲極選擇線包含在一NAND串與該汲極選擇線之間的每一相交處之一汲極選擇閘極。每一源極選擇閘極連接至一源極線，而每一汲極選擇閘極連接至一資料線，諸如行位元線。
為使記憶體製造商保持競爭，記憶體設計者不斷嘗試增加記憶體裝置之密度。增加一快閃記憶體裝置之密度通常要求減少記憶體單元之間的間隔及/或使記憶體單元變得更小。某些裝置元件之較小尺寸可導致在單元處之操作問題。舉例而言，源極/汲極區域之間的通道變得更短，可能致使嚴重的短通道效應。
增加記憶體裝置之密度之一個方式係形成堆疊式記憶體陣列，例如通常稱為三維記憶體陣列。舉例而言，一種類型之三維記憶體陣列包含複數個傳統「二維」陣列，諸如彼此疊加地垂直堆疊之NAND記憶體陣列，其中每一記憶體陣列之記憶體單元係藍寶石上矽電晶體、絕緣體上矽電晶體、薄膜電晶體、熱電聚合體電晶體、半導體-氧化物-氮化物-氧化物-半導體電晶體等等。另一類型之三維記憶體陣列包含堆疊式記憶體元件之柱，諸如垂直NAND串。
針對上述原因，及針對熟習此項技術者在閱讀及理解本說明書後將顯而易見之下述其他原因，所屬技術領域中需要替代的堆疊式(例如，三維)記憶體陣列。
在以下詳細說明中，參考形成本說明一部分之附圖，且該等附圖中以圖解說明方式展示數個具體實施例。在附圖中，貫穿數個視圖以相同數字描述實質上類似之組件。可利用其它實施例，且可在不背離本發明範疇之前提下做出結構、邏輯及電改變。因此，不應以一限制意義考量以下詳細說明，且本發明之範疇僅由隨附申請專利範圍及其等效物界定。術語半導體可係指(舉例而言)一材料層、一晶圓或一基板，且包含任一基底半導體結構。「半導體」應理解為包含藍寶石上矽(SOS)技術、絕緣體上矽(SOI)技術、薄膜電晶體(TFT)技術、摻雜及不摻雜半導體、由一基底半導體結構支撐之矽之磊晶層、以及熟習此項技術者所習知之其它半導體結構。此外，在參考下述說明中之一半導體時，可利用先前過程步驟以在基底半導體結構中形成區/接合，且術語半導體可包含含有此等區/接合之下伏層。因此，不應將以下詳細說明視為限定性說明。
圖1係根據本發明之與作為一電子系統之部分之一處理器130連通之一NAND快閃記憶體裝置100之一簡化方塊圖。處理器130可係一記憶體控制器或其它外部主機裝置。根據本揭示內容之實施例，記憶體裝置100包含記憶體單元104之一陣列。
舉例而言，記憶體陣列104可係根據所揭示實施例形成之一堆疊式(例如，三維)記憶體陣列，且在複數個不同垂直層級之每一者處具有一或多個準二維(例如，兩個「二維」)記憶體單元陣列且具有位於該等記憶體單元陣列下方並與其耦合之資料線(例如，位元線)。此等堆疊式記憶體陣列可稱為多層級(例如，多層)記憶體陣列。
提供一列解碼器108及一行解碼器110以解碼位址信號。位址信號經接收及解碼以存取記憶體陣列104。
記憶體裝置100亦包含輸入/輸出(I/O)控制電路112以管理命令、位址及資料對記憶體裝置100之輸入以及資料及狀態資訊自記憶體裝置100之輸出。一位址暫存器114與I/O控制電路112及列解碼器108及行解碼器110連通以在解碼之前鎖存該等位址信號。一命令暫存器124與I/O控制電路112及控制邏輯116連通以鎖存傳入命令。控制邏輯116回應於該等命令來控制對記憶體陣列104之存取，並為外部處理器130產生狀態資訊。控制邏輯116與列解碼電路108及行解碼電路110連通以回應於該等位址來控制列解碼電路108及行解碼電路110。
控制邏輯116亦與一快取暫存器118連通。快取暫存器118如控制邏輯116引導而鎖存資料(傳入或傳出)以在記憶體陣列104正忙於分別寫入或讀取其它資料時暫時地儲存資料。在一寫入操作期間，將資料自快取暫存器118傳遞至資料暫存器120以傳送至記憶體陣列104；然後將來自I/O控制電路112之新資料鎖存於快取暫存器118中。在一讀取操作期間，將資料自快取暫存器118傳遞至I/O控制電路112供用於輸出至外部處理器130；然後將新資料自資料暫存器120傳遞至快取暫存器118。一狀態暫存器122與I/O控制電路112及控制邏輯116連通以鎖存狀態資訊供用於輸出至處理器130。
記憶體裝置100在一控制鏈路132上在控制邏輯116處自處理器130接收控制信號。該等控制信號可包含至少一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。記憶體裝置100經由一多工輸入/輸出(I/O)匯流排134自處理器130接收命令信號(其表示命令)、位址信號(其表示位址)及資料信號(其表示資料)並經由I/O匯流排134將資料輸出至處理器130。
舉例而言，命令係在I/O控制電路112處經由I/O匯流排134之輸入/輸出(I/O)插針[7:0]接收並寫入至命令暫存器124中。位址係在I/O控制電路112處經由匯流排134之輸入/輸出(I/O)插針[7:0]接收並寫入至位址暫存器114中。資料係在I/O控制電路112處經由一8位元裝置之輸入/輸出(I/O)插針[7:0]或一16位元裝置之輸入/輸出(I/O)插針[15:0]接收並寫入至快取暫存器118中。隨後將該資料寫入至資料暫存器120中以供用於程式化記憶體陣列104。針對另一實施例，快取暫存器118可被省略，且將資料直接寫入至資料暫存器120中。亦經由一8位元裝置之輸入/輸出(I/O)插針[7:0]或一16位元裝置之輸入/輸出(I/O)插針[15:0]輸出資料。
熟習此項技術者將瞭解，可提供額外電路及信號，且已簡化圖1之記憶體裝置。應認識到，參照圖1所述之各種方塊組件之功能可不必隔離以區分一積體電路裝置之組件或組件部分。舉例而言，一積體電路裝置之單個組件或組件部分可經調適以執行圖1之多於一個區塊組件之功能。另一選擇係，一積體電路裝置之一或多個組件或組件部分可經組合以執行圖1之單個區塊組件之功能。
此外，雖然根據用於各種信號之接收及輸出之通俗慣例闡述具體I/O插針，但應注意，可在各種實施例中使用其它組合或數目之I/O插針。
圖2係一堆疊式記憶體陣列200(例如，作為記憶體陣列104之一部分)之一示意圖。該堆疊式記憶體陣列200可係(舉例而言)一堆疊式非揮發性NAND快閃記憶體陣列或串聯耦合之記憶體單元之其他堆疊式陣列。於此處，一堆疊式記憶體陣列可稱為一多層級或一多層記憶體陣列或稱為三維記憶體陣列。針對某些實施例，堆疊式記憶體陣列200可包含複數個堆疊式非揮發性NAND快閃記憶體陣列201，諸如耦合在一起的堆疊式非揮發性NAND快閃記憶體陣列2011 及堆疊式非揮發性NAND快閃記憶體陣列2012 。
堆疊式記憶體陣列200可包含複數個層級(例如，層)L ，諸如在圖2中展示之垂直層級L1 至L4 。記憶體單元208之一或多個準二維(例如，二維)記憶體陣列202可位於每一層L 處。在記憶體單元形成於實質上一單個平面時一陣列可被視為準二維的，諸如位於層級L1 至L4 中之每一者處之實質上一水平平面(例如，實質上正交於圖2之表平面)。舉例而言，陣列2011 之記憶體陣列2021,L1 及陣列2012 之記憶體陣列2022,L1 可形成於層級L1 處，陣列2011 之2021,L2 及陣列2012 之記憶體陣列2022,L2 係在層級L2 處，陣列2011 之記憶體陣列2021,L3 及陣列2012 之記憶體陣列2022,L3 係在層級L3 處，及陣列2011 之記憶體陣列2021,L4 及陣列2012 之記憶體陣列2022,L4 係在層級L4 處。應注意，記憶體陣列2021,L1 、2021,L2 、2021,L3 、及2021,L4 可形成堆疊式非揮發性NAND快閃記憶體陣列2011 之至少一部分，且記憶體陣列2022,L1 、2022,L2 、2022,L3 、及2022,L4 可形成堆疊式非揮發性NAND快閃記憶體陣列2012 之至少一部分。
每一記憶體陣列202可包含記憶體單元之交替「奇數」及「偶數」串，諸如NAND串206odd 及206even 。本文中使用之標籤「奇數」及「偶數」係指以一交替方式配置之相同元件之邏輯分組，且不要求任何特定數字指定或定址方案。每一NAND串206包含記憶體單元208，諸如源極至汲極地串連耦合之記憶體單元2081 至208N 。NAND串206odd 可形成於與圖2之表平面實質上平行之堆疊式記憶體陣列200之實質上垂直平面(例如，奇數垂直平面210odd ，其一者係展示於圖2中)中。NAND串206even 可形成於與圖2之奇數垂直平面及表平面實質上平行(例如，平行)之堆疊式記憶體陣列200之實質上垂直平面(例如，偶數垂直平面210even ，其一者係展示於圖2中)中。應注意，圖2展示堆疊式記憶體陣列200之一對實質上奇數/偶數垂直平面210odd /210even ，且堆疊式記憶體陣列200可包含與圖2中所展示之彼等實質上平行(例如，平行)之另一對奇數/偶數垂直平面210odd /210even 。
堆疊式記憶體陣列200可進一步包含位於層級L1 下方且因此在記憶體陣列202下方之一層級S3 (例如，一垂直層級)。汲極選擇閘極(諸如奇數汲極選擇閘極SGD odd 及偶數汲極選擇閘極SGD even )可實質上位於層級S3 處之一水平平面中(例如，實質上垂直於圖2之表平面)。圖2中展示之單個奇數汲極選擇閘極SGD odd 可形成於層級S3 處且對應於實質上位於奇數垂直平面210odd 中之奇數NAND串206odd ，且圖2中展示之單個偶數汲極選擇閘極SGD even 可形成於層級S3 處且對應於實質上位於奇數垂直平面210even 中之奇數NAND串206even 。
單個奇數汲極選擇閘極SGD odd 在奇數垂直平面210odd 中耦合至奇數NAND串206odd ，例如堆疊式非揮發性NAND快閃記憶體陣列2011 及2012 之所有奇數NAND串206odd ，且單個偶數汲極選擇閘極SGD even 在偶數垂直平面210even 中耦合至偶數NAND串206even ，例如堆疊式非揮發性NAND快閃記憶體陣列2011 及2012 之所有偶數NAND串206even 。針對圖2中所繪示之實例，此意指在奇數垂直平面210odd 中之每一垂直層級處之兩個陣列2011 及2012 之奇數NAND串206odd 耦合至同一奇數汲極選擇閘極SGD odd ，且在偶數垂直平面210even 中之每一垂直層級處之兩個陣列2011 及2012 之偶數NAND串206even 耦合至同一偶數汲極選擇閘極SGD even 。應注意，耦合至一奇數汲極選擇閘極SGD odd 之每一奇數NAND串206odd 之最後一記憶體單元208N 之汲極耦合至彼奇數汲極選擇閘極SGD odd 之源極，且耦合至一偶數汲極選擇閘極SGD even 之每一偶數NAND串206even 之最後一記憶體單元208N 之汲極耦合至彼偶數汲極選擇閘極SGD even 之源極。
針對某些實施例，汲極選擇閘極SGD odd 及SGD even 形成一奇數/偶數對之汲極選擇閘極SGD odd /SGD even ，對應於該對奇數/偶數垂直平面210odd /210even 。應注意，另一奇數/偶數對之汲極選擇閘極SGD odd /SGD even 可分別以類似於圖2中所展示之一方式(例如，與其相同)對應於堆疊式記憶體陣列200之其他對之奇數/偶數垂直平面210odd /210even 且可位於垂直層S3 處。
各別對奇數/偶數對SGD odd /SGD even 之奇數汲極選擇閘極SGD odd 一對一地分別對應於各別對奇數/偶數垂直平面210odd /210even 之奇數垂直平面210odd ，且每一奇數汲極選擇閘極SGD odd 可以類似於圖2中所展示且結合圖2在上文闡述之一方式(例如，與其相同)耦合至奇數NAND串206odd ，例如一對應奇數垂直平面210odd 之堆疊式非揮發性NAND快閃記憶體陣列2011 及2012 之所有奇數NAND串206odd 。各別對奇數/偶數對SGD odd /SGD even 之偶數汲極選擇閘極SGD even 一對一地分別對應於該等各別對偶數/奇數垂直平面210odd /210even 之偶數垂直平面210even ，且每一偶數汲極選擇閘極SGD even 可以類似於圖2中所展示且結合圖2闡述之一方式(例如，與其相同)耦合至一對應偶數垂直平面210even 之偶數NAND串206even ，例如堆疊式非揮發性NAND快閃記憶體陣列2011 及2012 之所有該等偶數NAND串206even 。
分別對應於堆疊式記憶體陣列200之奇數垂直平面210odd 之奇數汲極選擇閘極SGD odd 可共同地耦合至同一奇數汲極選擇線215odd ，且分別地對應於堆疊式記憶體陣列200之偶數垂直平面210even 之汲極選擇閘極SGD even 可共同地耦合至同一偶數汲極選擇線215even 。分別地對應於堆疊式記憶體陣列200之奇數垂直平面210odd 之該等奇數汲極選擇閘極SGD odd 可個別地一對一地耦合至不同奇數資料線，諸如奇數位元線BL odd ，且分別地對應於堆疊式記憶體陣列200之偶數垂直平面210even 之偶數汲極選擇閘極SGD odd 可分別地一對一地耦合至不同偶數資料線，諸如偶數位元線BL even 。
舉例而言，對應於圖2中之奇數垂直平面210odd 之奇數汲極選擇閘極SGD odd 之汲極可耦合至圖2中展示之奇數位元線BL odd ，且對應於圖2中之偶數垂直平面210even 之偶數汲極選擇閘極SGD even 之汲極可耦合至圖2中展示之偶數位元線BL even 。應注意，單個奇數汲極選擇閘極SGD odd 可選擇性地將單個奇數位元線BL odd 同時地耦合至一對應奇數垂直平面210odd 中之若干奇數NAND串206odd ，例如所有奇數NAND串206odd ，且單個偶數汲極選擇閘極SGD even 可選擇性地將單個偶數位元線BL even 同時地耦合至一對應偶數垂直平面210even 中之若干偶數NAND串206even ，例如所有偶數NAND串206even 。
針對某些實施例，每一奇數位元線BL odd 係形成於位於堆疊式記憶體陣列200之垂直層級S3 與L1 之間的一垂直層級S2 處，且每一偶數位元線BL even 係形成於位於垂直層級S2 與L1 之間的一垂直層級S1 處。亦即，每一奇數位元線BL odd 係位於記憶體陣列202下面，但在奇數汲極選擇閘極SGD odd 及偶數汲極選擇閘極SGD even 上方，且每一偶數位元線BL even 係位於記憶體陣列202下方但在每一奇數位元線BL odd 上方。
針對某些實施例，陣列2011 之每一垂直平面210odd 之所有奇數NAND串206odd 耦合至單個奇數源極選擇閘極SGS odd,1 ；陣列2012 之每一垂直平面210odd 之所有奇數NAND串206odd 耦合至單個奇數源極選擇閘極SGS odd,2 ；陣列2011 之每一垂直平面210even 之所有偶數NAND串206even 耦合至單個偶數源極選擇閘極SGS even,1 ；且陣列2012 之每一垂直平面210even 之所有偶數NAND串206even 耦合至單個偶數源極選擇閘極SGS even,2 ，如圖2中所展示。
針對某些實施例，源極選擇閘極SGS odd,1 及SGS even, 1 形成對應於陣列2011 之該對奇數/偶數垂直平面210odd /210even 之一奇數/偶數對源極選擇閘極SGS odd,1 /SGS even,1 ，且源極選擇閘極SGS odd,2 及SGS even,2 形成對應於陣列2012 之該對奇數/偶數垂直平面210odd /210even 之一奇數/偶數對源極選擇閘極SGS odd,2 /SGS even,2 。應注意，其他奇數/偶數對之源極選擇閘極SGS odd,1 /SGS even,1 (在圖2中未展示)可分別地一對一地以類似於圖2中所展示之一方式(例如，與其相同)對應於陣列2011 之其他對之奇數/偶數垂直平面210odd /210even ，且其他奇數/偶數對之源極選擇閘極SGS odd,2 /SGS even,2 (在圖2中未展示)可分別地一對一地以類似於圖2中所展示之一方式(例如，與其相同)對應於陣列2012 之其他對之奇數/偶數垂直平面210odd /210even 。
各別對奇數/偶數對SGS odd,1 /SGS even,1 之奇數源極選擇閘極SGS odd,1 分別地一對一地對應於陣列2011 之各別對奇數/偶數垂直平面210odd /210even 之奇數垂直平面210odd ，且各別源極選擇閘極SGS odd,1 可以類似於圖2中所展示且結合圖2在上文闡述之一方式(例如，與其相同)耦合至陣列2011 之一對應奇數垂直平面210odd 之若干奇數NAND串206odd ，例如所有奇數NAND串206odd 。各別對奇數/偶數對SGS odd,1 /SGS even,1 之偶數源極選擇閘極SGS even,1 分別地一對一地對應於陣列2011 之該等各別對奇數/偶數垂直平面210odd /210even 之偶數垂直平面210even ，且各別偶數源極選擇閘極SGS even,1 可以類似於圖2上所展示且結合圖2在上文闡述之一方式(例如，與其相同)耦合至陣列2011 之一對應偶數垂直平面210even 之若干偶數NAND串206even ，例如所有偶數NAND串206even 。
各別對奇數/偶數對SGS odd,2 /SGS even,2 之奇數源極選擇閘極SGS odd,2 分別地一對一地對應於陣列2012 之各別對奇數/偶數垂直平面210odd /210even 之奇數垂直平面210odd ，且各別源極選擇閘極SGS odd,2 可以類似於圖2上所展示且結合圖2在上文闡述之一方式(例如，與其相同)耦合至陣列2012 之一對應奇數垂直平面210odd 之若干奇數NAND串206odd ，例如所有奇數NAND串206odd 。各別對奇數/偶數對SGS odd,2 /SGS even,2 之偶數源極選擇閘極SGS even,2 分別地一對一地對應於陣列2012 之各別對奇數/偶數垂直平面210odd /210even 之偶數垂直平面210even ，且各別偶數源極選擇閘極SGS even,2 可以類似於圖2上所展示且結合圖2在上文闡述之一方式(例如，與其相同)耦合至陣列2012 之一對應偶數垂直平面206even 之若干偶數NAND串206even ，例如所有偶數NAND串210even 。
耦合至一奇數源極選擇閘極SGS odd,1 之陣列2011 之每一奇數NAND串206odd 之第一記憶體單元2081 之源極可耦合至彼奇數源極選擇閘極SGS odd,1 之汲極；耦合至一奇數源極選擇閘極SGS odd,2 之陣列2012 之每一奇數NAND串206odd 之第一記憶體單元2081 之源極可耦合至彼奇數源極選擇閘極SGS odd,2 之汲極；耦合至一偶數源極選擇閘極SGS even,1 之陣列2011 之每一偶數NAND串206even 之第一記憶體單元2081 之源極可耦合至彼偶數源極選擇閘極SGS even,1 之汲極；且耦合至一偶數源極選擇閘極SGS even,2 之陣列2012 之每一偶數NAND串206even 之第一記憶體單元2081 之源極可耦合至彼偶數源極選擇閘極SGS even,2 之汲極。
分別對應於陣列2011 之奇數垂直平面210odd 之奇數源極選擇閘極SGS odd,1 及分別對應於陣列2011 之偶數垂直平面210even 之偶數源極選擇閘極SGS even,1 可共同地耦合至同一源極選擇線2171 。分別對應於陣列2012 之垂直奇數平面210odd 之奇數源極選擇閘極SGS odd,2 及分別對應於陣列2012 之偶數垂直平面210even 之偶數源極選擇閘極SGS even,1 可共同地耦合至同一源極選擇線2172 。
分別對應於陣列2011 之奇數垂直平面210odd 之奇數源極選擇閘極SGS odd,1 及分別對應於陣列2011 之偶數垂直平面210even 之偶數源極選擇閘極SGS even,1 可共同地耦合至同一源極線2201 。舉例而言，分別對應於陣列2011 之該等對之奇數/偶數垂直平面210odd /210even 之奇數/偶數源極選擇閘極對SGS odd,1 / SGSeven,1 耦合至同一源極線2201 。分別地對應於陣列2012 之奇數垂直平面210odd 之奇數源極選擇閘極SGS odd,2 及分別地對應於陣列2012 之偶數垂直平面210even 之偶數源極選擇閘極SGS even,1 可共同地耦合至同一源極線2202。舉例而言，分別地對應於陣列2012 之該等對之奇數/偶數垂直平面210odd /210even 之奇數/偶數源極選擇閘極對SGS odd,2 /SGS even,2 耦合至同一源極線2202 。針對某些實施例，源極線2201 及2202 可經電耦合以形成堆疊式記憶體陣列200之一共同源極線。
應注意，在圖2之實例中，單個奇數源極選擇閘極SGS odd,1 將源極線2201 選擇性地同時耦合至陣列2011 之一對應奇數垂直平面210odd 中之所有奇數NAND串206odd ；單個奇數源極選擇閘極SGS odd ,2 將源極線2202 選擇性地同時耦合至陣列2012 之一對應奇數垂直平面210odd 中之所有奇數NAND串206odd ；單個偶數源極選擇閘極SGS even,1 將源極線2201 選擇性地同時耦合至陣列2011 之一對應偶數垂直平面210even 中之所有偶數NAND串206even ；及單個偶數源極選擇閘極SGS even,2 將源極線2202 選擇性地同時耦合至陣列2012 之一對應偶數垂直平面210even 中之所有偶數NAND串206even 。
針對某些實施例，源極選擇閘極SGS 可位於與汲極選擇閘極SGD odd 及SGD even 實質上相同之水平平面中。亦即，源極選擇閘極SGS 可形成於堆疊式記憶體陣列200之層級S3 處。
記憶體單元208之一實例性構造可包含一源極230及一汲極232、可儲存判定該單元之一資料值之一電荷之一電荷儲存結構234(例如，一浮動閘極、電荷設陷等等)及一控制閘極236，如圖2中展示。記憶體單元208將其控制閘極236耦合至(且在某些情形中形成)一存取線，諸如一字線204。舉例而言，每一NAND串206之記憶體單元2081 至208N 分別一對一地耦合至字線2041 至204N 。每一準二維陣列202中之記憶體單元208之一行可係耦合至一位元線(諸如一奇數位元線BL odd 或一偶數位元線BL even )之一NAND串206。每一準二維陣列202中之記憶體單元208之一列可係共同地耦合至一既定字線204之彼等記憶體單元。
記憶體單元208可表示用於資料之儲存之非揮發性記憶體單元。針對某些實施例，記憶體單元208中之每一者可係可程式化以儲存單個位元(例如，數字)之資訊之單層級單元或可程式化以儲存多於一個位元之資訊之一多層級單元。
應注意，針對某些實施例，該等源極及汲極閘極可與記憶體單元208具有相同結構，例如具有一電荷儲存結構及一控制閘極，且因此可程式化。另一選擇係，該等源極及汲極選擇閘極可係不可程式化之場效應電晶體(FET)。
圖3A至圖3C係在製造之各種階段期間之一記憶體陣列之一部分(諸如圖2之堆疊式記憶體陣列200之一部分)之平面圖。舉例而言，圖3A至圖3C分別對應於堆疊式記憶體陣列200內之不同層級(例如，垂直層級)，例如圖3A至圖3C分別實質上對應於堆疊式記憶體陣列200之層級S3 、S2 及S1 。
圖4、圖5及圖6係分別沿圖3C之線4-4、5-5及6-6截取之剖面圖(省略交叉影線)。然而，應注意，圖4及圖5中之剖面延伸至超出圖3C中所展示之層級之一層級(例如，垂直層級)以包含記憶體單元之前兩個層級，例如圖2之堆疊式記憶體陣列200之垂直層級L1 及L2 。特定而言，圖4至圖6圖解說明奇數及偶數汲極選擇閘極(諸如堆疊式記憶體陣列200之奇數汲極選擇閘極SGD odd 及偶數汲極選擇閘極SGD even )、該等奇數及偶數汲極選擇閘極對記憶體單元之NAND串之耦合(例如，在垂直層級L1 及L2 處)及該等奇數及偶數位元線(諸如，奇數位元線BL odd 及偶數位元線BL even )分別對該等奇數及偶數汲極選擇閘極之耦合。
在圖3A中，源極/汲極區302、304、306及308係形成於一半導體中，諸如圖4至圖6中展示之半導體300。在某些實施例中，半導體300可由可經導電摻雜(例如具有一p型或n型傳導性)之矽構成。半導體300之一上部表面可係在實質上圖2之層級S3 處。
舉例而言，在半導體300具有p型傳導性時源極/汲極區302、304、306及308可具有n型傳導性，或在半導體300具有n型傳導性時其可具有p型傳導性。針對某些實施例，源極/汲極區302及308可充當汲極區302及308，且源極/汲極區304及306可充當源極區304及308。在下文中，參照各種圖式之實例性實施例，源極/汲極區302及308將成為汲極區302及308，且源極/汲極區304及306將成為源極區304及306。
汲極選擇閘極(諸如奇數汲極選擇閘極SGD odd )係形成於汲極區302與源極區304之間在半導體300上方，並電耦合至汲極區302及源極區304，例如汲極區302及源極區304可稱為奇數汲極及源極區。舉例而言，每一奇數汲極選擇閘極SGD odd 可耦合至一奇數汲極區302及一對應奇數源極區304。該等奇數汲極選擇閘極SGD odd 形成奇數汲極選擇線215odd 之部分。
奇數汲極區302及耦合至一奇數汲極選擇閘極SGD odd 之對應奇數源極區304可彼此交錯(例如，偏移)，例如奇數汲極區302與對應奇數源極區304未對準。舉例而言，奇數汲極區302之一中心線310可自對應奇數源極區304之一中心線312偏移一特定距離(例如，一偏移距離)D ，如圖3A中展示，且因此中心線310及312係非共線的。
汲極選擇閘極(諸如偶數汲極選擇閘極SGD even )係形成於源極區306與汲極區308之間在半導體300上方並電耦合至源極區306及汲極區308，例如源極區306及汲極區308可稱為偶數源極及汲極區。舉例而言，每一偶數汲極選擇閘極SGD even 耦合至一偶數源極區306及一對應偶數汲極區308。偶數源極區306及耦合至一偶數汲極選擇閘極SGD even 之對應偶數汲極區308可彼此對準。舉例而言，偶數源極區306之一中心線314可與對應偶數汲極區308之一中心線316實質上共線(例如，共線)，如圖3A中所展示。偶數汲極選擇閘極SGD even 可形成偶數汲極選擇線215even 之部分。
針對某些實施例，汲極選擇閘極SGD odd 及SGD even 可實質上同時(例如，同時地)形成，且可包含形成於半導體300上方之一閘極電介質305(例如，一閘氧化物)及形成於閘極電介質305上方之一控制閘極307(如圖4中所展示)供用於一奇數汲極選擇閘極SGD odd 。一保護介電頂蓋309(例如，氮化物頂蓋)可形成於控制閘極307上方。保護介電間隔物311(例如，氮化物間隔物)可形成於該等汲極選擇閘極之側壁上方。控制閘極307通常可由一或多個導電材料形成，且可包括經導電摻雜之多晶矽、由其組成或主要由其組成，及/或可包括金屬(諸如一耐火金屬)或一含金屬之材料(諸如一耐火金屬矽化物層)以及其他導電材料、由其組成或主要由其組成。通常將金屬鉻(Cr)、鈷(Co)、鉿(Hf)、鉬(Mo)、鈮(Nb)、鉭(Ta)、鈦(Ti)、鎢(W)、釩(V)及鋯(Zr)視為耐火金屬。應注意，圖2之源極選擇閘極SGS odd,1 、SGS odd,2 、SGS even,1 及SGS even,2 可與汲極選擇閘極具有實質上相同(例如，相同)結構，且可與汲極選擇閘極SGD odd 及SGD even 實質上同時(例如，同時地)形成。
針對某些實施例，奇數汲極區302可分別與偶數源極區306及偶數汲極區308對準。舉例而言，奇數汲極區302之中心線310可分別與偶數源極區306之中心線314及偶數汲極區308之中心線316實質上共線(例如，共線)，如圖3A中所展示。此意指奇數源極區304之中心線312及偶數源極區306之中心線314偏移距離D ，奇數源極區304之中心線312與偶數汲極區308之中心線316亦偏移距離D 。
半導體300中可形成隔離區317(例如，淺溝道隔離(STI)區)，如圖4至圖6中所展示。舉例而言，一隔離區317可位於相繼毗鄰之偶數汲極區308之間，如圖6中所展示。類似地，隔離區317可位於相繼毗鄰之奇數汲極區302之間、相繼毗鄰之奇數源極區304之間、及相繼毗鄰之偶數源極區306之間(未展示)。一隔離區317之一部分可在汲極選擇閘極SGD odd 與SGD even 之間延伸，如圖4中所展示。應注意，汲極選擇閘極SGD odd 及SGD even 之部分可在隔離區317上方延伸，如針對圖5中之偶數汲極選擇閘極SGD even 所展示。
隔離區317可藉由在形成於半導體300中之開口(例如，溝道)內沈積一適合的介電材料(諸如氧化物，例如熱氧化物及/或高密度電漿(HDP)氧化物，旋塗介電材料，例如氫倍半矽氧烷(HSQ)、六甲基二矽氧烷、八甲基三矽氧烷等等)來形成。
觸點320可一對一地耦合至奇數汲極區302(例如，經形成以與其直接實體接觸)，如圖3A及圖4中所展示。觸點322可一對一地耦合至奇數源極區304(例如，經形成以與其直接實體接觸)，如圖3A及圖5中所展示。觸點324可一對一地耦合至偶數源極區306(例如，經形成以與其直接實體接觸)，如圖3A及圖4所展示。觸點326可一對一地耦合至偶數汲極區308(例如，經形成以與其直接實體接觸)，如圖3A及圖4中所展示。
觸點320可一對一地分別與奇數汲極區302實質上垂直對準(例如，垂直對準)，例如其中一經垂直對準之觸點320及奇數汲極區302可由同一單個垂直平面(諸如圖4之垂直平面)橫切(例如，在該垂直平面中)。觸點322可一對一地與奇數源極區304分別垂直對準，例如其中一垂直對準之觸點322與奇數源極區304由同一單個垂直平面(諸如圖5之垂直平面)橫切。觸點324可一對一地與偶數源極區306分別垂直對準，例如其中一垂直對準之觸點324及偶數源極區306係由同一單個垂直平面(諸如圖4之垂直平面)橫切。觸點326可一對一地與偶數汲極區308分別垂直對準，例如其中一垂直對準之觸點326及偶數汲極區308係由同一單個垂直平面(諸如圖4之垂直平面)橫切。應注意，如本文所使用，兩個或兩個以上元件之垂直對準意指該兩個或兩個以上元件係由同一單個垂直平面橫切(例如，在該垂直平面中)。
各別觸點320可彼此交錯(例如，偏移)，例如各別觸點320可係未對準的。舉例而言，各別觸點320可分別在自其各別奇數汲極選擇閘極SGD odd 之不同距離處。各別觸點322可彼此交錯(例如，偏移)，例如各別觸點322可係未對準的。舉例而言，各別觸點322可分別在自其各別奇數汲極選擇閘極SGD odd 之不同距離處。各別觸點324可彼此交錯(例如，偏移)，例如各別觸點324可係未對準的。舉例而言，各別觸點324可分別在自其各別偶數汲極選擇閘極SGD even 之不同距離處。各別觸點326可彼此交錯(例如，偏移)，例如各別觸點326可係未對準的。舉例而言，各別觸點326可分別在自其各別偶數汲極選擇閘極SGD even 之不同距離處。
觸點322可與觸點320及觸點324及326偏移(例如，與其未對準)距離D ，例如觸點322與觸點320、觸點322與觸點324、及觸點322與觸點326係交錯的。觸點320與奇數汲極區302之間距係P Dodd ，觸點322與奇數源極區304之間距係P sodd ，觸點324與偶數源極區306及觸點326與偶數汲極區308之間距係P even ，其中P Dodd 、P Sodd 、及P even 可實質上相等(例如，相等)。針對某些實施例，距離D 可係間距P Dodd 、P Sodd 、及P even 之約一半。
觸點320、322、324及326可通過形成於半導體300上方之一電介質330，且可在其各別源極或汲極區上、內或下面停止，如圖4至圖6中所展示。舉例而言，觸點320、322、324及326可形成於通過電介質330之開口中。
觸點320、322、324及326通常係由一或多個導電材料形成，且可包括經導電摻雜之多晶矽、由其組成或主要由其組成，及/或可包括金屬(諸如一耐火金屬)或一含金屬材料(諸如一耐火金屬矽化物層)以及其他導電材料、由其組成或主要由其組成。電介質330通常係由一或多種介電材料形成，且可係氧化物、TEOS(原矽酸四乙酯)、氮化物、摻雜矽酸鹽玻璃等等。摻雜矽酸鹽玻璃之實例包含BSG(硼矽酸鹽玻璃)、PSG(磷矽酸鹽玻璃)及BPSG(硼磷矽酸鹽玻璃)。
諸如奇數位元線BL odd (例如，奇數位元線BL odd1 至BL odd4 )之資料線可形成於電介質330之一上部表面上方，如圖3B及圖4至圖6中所展示，且因此在奇數汲極區302、奇數源極區304、偶數源極區306及偶數汲極區326上方，在奇數汲極選擇閘極SGD odd 及偶數汲極選擇閘極SGD even 上方，及在觸點320、322、324、及326上方。舉例而言，電介質330之上部表面可對應於圖2之層級S2 。
奇數位元線BL odd1 至BL odd4 分別地具有部分BL odd1,1 至BL odd4,1 (例如，彼可稱為奇數部分)及部分BL odd1,2 至BL odd4,2 (例如，彼可稱為偶數部分)。在圖3B中，奇數及偶數汲極選擇閘極SGD odd 及SGD even 與觸點320、322、324及326係使用虛線展示以提供將在圖3B中添加之結構之一參考圖框。為清晰起見自圖3B省略該等源極及汲極區。
奇數位元線BL odd 之奇數部分可一對一地分別耦合至觸點320，例如奇數位元線BL odd1 至BL odd4 之分別地奇數部分BL odd1,1 至BL odd4,1 可與其各別觸點320直接實體接觸。此分別地將奇數位元線BL odd ,一對一地耦合至奇數汲極區302，如圖4中所展示，針對奇數位元線BL odd3 之奇數部分BL odd3,1 及單個奇數汲極區302。
奇數部分BL odd1,1 至BL odd4,1 可一對一地分別在觸點320上方實質上垂直地(例如，直接垂直地)形成，如圖3B中所展示，且在圖4中針對奇數位元線BL odd3 之奇數部分BL odd3,1 。舉例而言，奇數位元線BL odd 之奇數部分可一對一地分別與觸點320垂直對準，例如其中一垂直對準之觸點320及奇數位元線BL odd (諸如奇數位元線BL odd3 )係由同一單個垂直平面(諸如圖4之垂直平面)橫切。由於觸點320可一對一地分別與奇數汲極區302垂直對準，如圖3A中所展示，因此自圖3B顯而易見，奇數位元線BL odd 之奇數部分可一對一地與奇數汲極區302垂直對準。
奇數位元線BL odd 之奇數部分可與觸點322未對準，其中奇數位元線BL odd1 至BL odd4 之分別奇數部分BL odd1,1 至BL odd4,1 可係實質上直的(例如，直的)。此意指奇數位元線B L odd 之奇數部分與奇數源極區304未對準。此係自圖4中未出現奇數源極區304而顯而易見。
每一奇數位元線BL odd 之奇數及偶數部分可彼此偏移，例如可係未對準的。舉例而言，奇數與偶數部分BL odd1,1 與BL odd1,2 可彼此偏移；奇數與偶數部分BL odd2,1 與BL odd2,2 可彼此偏移；奇數與偶數部分BL odd3,1 與BL odd3,2 可彼此偏移；及奇數與偶數部分BL odd4,1 與BL odd4,2 可彼此偏移。舉例而言，奇數與偶數部分BL odd3,1 與BL odd3,2 之中心線336及337可係不共線的，且可偏移一特定距離d 。此可係針對每一奇數位元線BL odd 之奇數與偶數部分之情形。舉例而言，每一奇數位元線之奇數及偶數部分之中心線可係不共線的，且可偏移該特定距離d 。
針對某些實施例，奇數位元線之奇數與偶數部分之中心線336及337偏移之距離d 可與奇數汲極區302及奇數源極區304之中心線310及312偏移之距離D 實質上相同(例如，相同)。此意指一奇數位元線之一偶數部分(諸如BL odd3 之部分BL odd3,2 )可由同一垂直平面(諸如圖5之垂直平面)作為一奇數源極區304橫切。
奇數位元線BL odd1 至BL odd4 可各自包含一雙彎部338，例如形成連接各別奇數位元線BL odd1 至BL odd4 之偏移奇數及偶數部分之一部分339，如圖3B中所展示。每一部分339提供一各別奇數位元線之偏移奇數與偶數部分之間的一過渡。
奇數位元線BL odd 包含通常由形成於電介質330之上部表面上方之一或多個導電材料(例如，金屬，諸如鋁)形成之一導體340，如圖4至圖6中所展示。通常由一或多個介電材料(例如，由氮化物)形成之一保護介電頂蓋342可形成於導體340上方，如圖4至圖6中所展示，且通常由一或多個介電材料(例如，由氮化物)形成之介電間隔物344可形成於導體340及頂蓋342之側壁上，如圖6中所展示。
然後在頂蓋342及電介質330上方形成一電介質350(例如，可遵循與電介質330相同之材料指引)，如圖4至圖6中所展示。在電介質350之一上部表面上方形成資料線，諸如偶數位元線BL even (例如，偶數位元線BL even1 至BL even4 )，如圖3C及圖4至圖6中所展示。舉例而言，電介質350之上部表面可對應於圖2之層級S1 。
偶數位元線BL even1 至BL even4 分別具有部分BL even1,1 至BL even4,1 (例如，其可稱為奇數部分)及部分BL even1,2 至BL even4,2 (例如，其可稱為偶數部分)。在圖3C中，奇數及偶數汲極選擇閘極SGD odd 及SGD even 與觸點320、322、324、及326係使用虛線展示以用於提供將在圖3C中添加之結構之一參考圖框。為清晰起見自圖3C省略奇數位元線及源極與汲極區。
偶數位元線BL even 可包含形成於電介質350之上部表面上方之一導體352，例如其可遵循與奇數位元線B odd 之導體340相同之材料指引，如圖4至圖6中所展示。一保護介電頂蓋354(例如，其可遵循與奇數位元線BL odd 上方之介電頂蓋342相同之材料指引)可形成於導體352上方，如圖4至圖6中所展示，且介電間隔物356(例如，其可遵循與奇數位元線BL odd 之介電間隔物344相同之材料指引)可形成於導體352及頂蓋354之側壁上，如圖6中所展示。
偶數位元線BL even 之奇數部分可一對一地分別實質上垂直地(例如，直接垂直地)形成於觸點320上方，如圖3C中針對偶數位元線BL even1 至BL even3 之分別BL even1,1 至BL even3,1 之奇數部分及在圖4中針對BL even2,1 之奇數部分所展示。偶數位元線BL even 之奇數部分亦可一對一地分別實質上垂直地(例如，直接垂直地)形成於奇數位元線BL odd 之奇數部分上面，如結合圖3B自圖3C顯而易見，及如針對圖4中之偶數位元線BL even2 及奇數位元線BL odd3 之分別奇數部分BL even2,1 及BL odd3,1 所展示。舉例而言，偶數位元線BL even 之奇數部分可分別與奇數位元線BL odd 之奇數部分垂直對準，例如其中經垂直對準之奇數部分BL even2,1 及BL odd3,1 係由同一單個垂直平面(諸如圖4之垂直平面)橫切。
每一偶數位元線BL even 之奇數及偶數部分可彼此偏移，例如可係未對準的。舉例而言，奇數與偶數部分BL even1,1 與BL even1,2 可彼此偏移；奇數與偶數部分BL even2,1 與BL even2,2 可彼此偏移；及奇數與偶數部分BL even3,1 與BL even3,2 可彼此偏移。舉例而言，部分BL even3,1 與BL even3,2 之中心線357及358可係不共線的，且可偏移一特定距離d' 。此可係針對每一偶數位元線BL even 之奇數及偶數部分之情形。舉例而言，每一偶數位元線之奇數及偶數部分之中心線可係不共線的，且可偏移該特定距離d' 。
針對某些實施例，偶數位元線之奇數及偶數部分之中心線357及358偏移之距離d' 可與奇數位元線之奇數及偶數部分之中心線336及337偏移之距離d 實質上相同(例如，相同)，且因此與奇數汲極區302及奇數源極區304之中心線310及312偏移之距離D 相同。
該等偶數位元線可各自包含一雙彎部359，形成連接各別偶數位元線之偏移奇數及偶數部分之一部分360。每一部分360提供一各別偶數位元線之偏移奇數及偶數部分之間的一過渡。
奇數位元線BL odd 之部分339與偶數位元線BL even 之部分360之標稱斜度可實質上相同，但部分339及360之標稱斜度可具有不同正負號。舉例而言，奇數位元線BL odd 之部分339在圖3B中自左至右向下傾斜(例如，負標稱斜度)，而偶數位元線BL even 之部分360在圖3C中自左至右向上傾斜(例如，正標稱斜度)。因此，一奇數位元線BL odd 之一部分339及一偶數位元線BL even 之一部分360可彼此交叉。此致使一偶數位元線之奇數及偶數部分分別與一個奇數位元線之一奇數部分及另一奇數位元線之一偶數部分垂直對準並在其上方。
舉例而言，偶數位元線BL even1 之奇數部分BL even1,1 與奇數位元線BL odd2 之奇數部分BL odd2,1 垂直對準並在其上方，如結合圖3B自圖3C所顯而易見，而偶數位元線BL even1 之偶數部分BL even1,2 與奇數位元線BL odd1 之偶數部分BL odd1,2 垂直對準並在其上方，如結合圖3B自圖3C所顯而易見。應注意，經垂直對準之奇數部分BL even1,1 及BL odd2,1 係由同一單個垂直平面橫切，且經垂直對準之偶數部分BL even1,2 及BL odd1,2 係由同一單個垂直平面橫切，例如其與橫切經垂直對準之奇數部分BL even1,1 及BL odd2,1 之垂直平面偏移距離D 。
換言之，一奇數位元線之奇數部分及偶數部分可分別與一個偶數位元線之一奇數部分及另一偶數位元線之一偶數部分垂直對準並在其下方。舉例而言，奇數位元線BL odd3 之奇數部分BL odd3,1 與偶數位元線BL even2 之奇數部分BL even2,1 垂直對準並在其下方，如圖4中所展示且結合圖3B自圖3C中顯而易見，而奇數位元線BL odd3 之偶數部分BL odd3,2 與偶數位元線BL even3 之偶數部分BL even3,2 垂直對準並在其下方，如在圖5中所展示且結合圖3B自圖3C所顯而易見。應注意，經垂直對準之奇數部分BL odd3,1 及BL even2,1 係由同一單個垂直平面(諸如圖4之垂直平面)橫切，且經垂直對準之偶數部分BL odd3,2 及BL even3,2 係由同一單個垂直平面(諸如圖5之垂直平面)橫切，例如圖5之垂直平面與圖4之垂直平面偏移距離D 。
一電介質362(例如，其可遵循與電介質330相同之材料指引)可形成於偶數位元線BL even 之介電頂蓋354上方及電介質350上方，且可藉由化學機械平坦化(CMP)而平坦化，以使得其上部表面與介電頂蓋354之上部表面實質上齊平(例如，齊平)，如圖4中針對偶數位元線BL even2 之奇數部分BL even2,1 及圖5中針對偶數位元線BL even3 之偶數部分BL even3,2 所展示。穿過電介質362形成在觸點322、324及326之上部表面及電介質330之一上部表面上或下面停止之開口(例如，槽)，藉以暴露觸點322、324及326。然後自一導體365在該等開口內形成源極及汲極觸點，例如奇數源極觸點SCON odd 、偶數源極觸點SCON even 及偶數汲極觸點DCON even ，如圖3C、圖4、圖5及圖6中所展示。導體365可通常由一或多個導電材料形成，且可包括經導電摻雜之多晶矽、由其組成或主要由其組成，及/或可包括金屬(諸如一耐火金屬)或一含金屬材料(諸如一耐火金屬矽化物層)以及其他導電材料、由其組成或主要由其組成。
舉例而言，導體365可形成於電介質362上方以填滿該等開口。導體365可藉由(例如)CMP來平坦化，以使得奇數源極觸點SCON odd 、偶數源極觸點SCON e ven 及偶數汲極觸點DCON even 之上部表面與電介質362之上部表面及介電頂蓋354之上部表面實質上齊平(例如，齊平)。
奇數源極觸點SCON odd 、偶數源極觸點SCON even 及偶數汲極觸點DCON even 可分別耦合至觸點322、324及326(例如，藉由預期直接實體接觸)，如圖3C、圖4、圖5及圖6所展示。奇數源極觸點SCON odd 可一對一地與觸點322垂直對準並在其上；偶數源極觸點SCON even 可一對一地與觸點324垂直對準並在其上；及偶數汲極觸點DCON even 可一對一地與觸點326垂直對準並在其上，例如其中一經垂直對準之奇數源極觸點SCON odd 與觸點322係由同一垂直平面(諸如圖5之垂直平面)橫切，一經垂直對準之偶數源極觸點SCON even 與觸點324係由同一垂直平面(諸如圖4之垂直平面)橫切，及一經垂直對準之偶數汲極觸點與觸點326係由同一垂直平面(諸如圖4之垂直平面)橫切。
觸點322將奇數源極觸點SCON odd 一對一地電(例如，及實體地)耦合至奇數源極區304，如結合圖3C自圖3A所顯而易見，且如圖5中針對單個觸點322及單個奇數源極觸點SCON odd 所展示。奇數源極觸點SCON odd 可一對一地與奇數源極區304及觸點322垂直對準並在其上。
觸點324將偶數源極觸點SCON even 一對一地電(例如，及實體地)耦合至偶數源極區306，如結合圖3C自圖3A所顯而易見，且如圖4中針對單個觸點324及單個偶數源極觸點SCON even 所展示。偶數源極觸點SCON even 可一對一地與偶數源極區306及觸點324垂直對準並在其上。
在偶數源極觸點SCON even 與偶數源極區306與觸點324垂直對準並在其上且奇數源極觸點SCON odd 與奇數源極區304與觸點322垂直對準並在其上之情形中，偶數源極觸點SCON even 與奇數源極觸點SCON odd 可以實質上相同(例如，相同)距離(例如，距離D )彼此偏移(例如，未對準)，而觸點322及324以此距離彼此偏移且奇數源極區304及偶數源極區306彼此偏移。舉例而言，奇數源極觸點SCON odd 與偶數源極觸點SCON odd 之分別中心線366及367彼此偏移距離D (例如，以此距離未對準)。亦即，圖4之偶數源極觸點SCON even 與圖5之奇數源極觸點SCON odd 可彼此偏移距離D (例如，以此距離未對準)。
觸點326將偶數汲極觸點DCON even 一對一地電(例如，及實體地)耦合至偶數汲極區308，如結合圖3C自圖3A所顯而易見及在圖4及圖6中真的單個觸點326及單個偶數汲極觸點DCON even 所展示。偶數汲極觸點DCON even 可一對一地與偶數源極區308垂直對準並在其上方，如圖6中所展示，例如一經垂直對準之汲極觸點DCON even 與偶數源極區308可由同一垂直平面(諸如圖4之垂直平面)橫切。
圖6展示：偶數汲極觸點DCON even 及因此其中形成有偶數汲極觸點DCON even 之開口插入於形成於相繼毗鄰之偶數位元線BL even 之分別相繼毗鄰之偶數部分(諸如相繼毗鄰之偶數位元線BL even3 及BL even2 之分別偶數部分BL even3,2 及BL even2,2 )之側壁上之介電間隔物356之間，且插入於形成於相繼毗鄰之奇數位元線BL odd 之分別相繼毗鄰偶數部分(諸如相繼毗鄰之奇數位元線BL odd3 及BL odd2 之分別相繼毗鄰之偶數部分BL odd3,2 及BL odd2,2 )之側壁上之介電間隔物344之間。該等開口及因此偶數汲極觸點DCON even 可自對準至介電間隔物356及介電間隔物344。舉例而言，介電間隔物356及介電間隔物344使偶數汲極觸點DCON even 與偶數汲極區308對準。
偶數源極觸點SCON even 及因此其中形成有偶數源極觸點SCON even (未展示)之開口可類似地插入於形成於相繼毗鄰之偶數位元線BL even 之分別相繼毗鄰偶數部分之側壁上之介電間隔物356之間，及插入於形成於相繼毗鄰之奇數位元線BL odd 之分別相繼毗鄰之偶數部分之側壁上之介電間隔物344之間。該等開口及因此偶數源極觸點SCON even 可自對準至介電間隔物356及介電間隔物344。舉例而言，介電間隔物356及介電間隔物344使偶數源極觸點SCON even 與偶數源極區306對準。
奇數源極觸點SCON odd 及因此其中形成有奇數源極觸點SCON odd 之開口可類似地插入於形成於相繼毗鄰之偶數位元線BL even 之分別相繼毗鄰奇數部分之側壁上之介電間隔物之間及插入於形成於相繼毗鄰之奇數位元線BL odd 之分別相繼毗鄰奇數部分之側壁上之介電間隔物之間(未展示)。該等開口及因此奇數源極觸點SCON odd 可自對準至該等介電間隔物以使得源極觸點SCON odd 對準奇數源極區304。
然後可透過介電頂蓋354在每一偶數位元線之偶數部分(例如，偶數位元線BL even1 至BL even4 之分別偶數部分BL even1,2 至BL even4,2 )上方形成(例如，使用一選擇性蝕刻，諸如一氮化物蝕刻)一開口，停止於各別偶數位元線之各別偶數部分之導體352之一上表面上或下面且曝露一毗鄰偶數汲極觸點DCON even 之一側壁之一部分。然後可在每一開口中形成一導體(例如，一導電帶)370，如圖3C、圖5及圖6中所展示。導電帶370將導體352電(例如，及實體地)耦合至毗鄰偶數汲極觸點DCON even 且可自偶數汲極觸點DCON even 橫向延伸至導體352，例如導電帶370可以與圖4及圖5之平面實質上正交(例如，正交地)之一方向延伸且因此至偶數汲極觸點DCON even 。此使得將各別觸點326及因此各別偶數汲極區308電耦合至各別偶數位元線B even ，如圖6中針對偶數位元線BL even3 之偶數部分BL even3,2 所展示。在圖4中，導體370、導體365(偶數汲極觸點DCON even )及觸點326之系列可被視為一導體(例如，導電路徑)373，其將偶數位元線BL even3 電耦合至偶數汲極區308且因此至偶數汲極選擇閘極SGD even 。
導體365通常可由一或多個導電材料形成，且可包括經導電摻雜之多晶矽、由其組成或主要由其組成，及/或可包括金屬(諸如一耐火金屬)或一含金屬材料(諸如一耐火金屬矽化物層)以及其他導電材料、由其組成或主要由其組成。
然後一電介質375(例如，其可遵循與電介質330相同之材料指引)可形成於電介質362、介電頂蓋354、及因此偶數位元線BL even 、奇數及偶數源極觸點SCON odd 及SCON even 及偶數汲極觸點DCON even 上，如圖4及圖5中所展示。然後一導體378(其通常可由一或多個導電材料形成，例如由諸如鋁、耐火金屬等等之金屬)可形成於電介質375上方。然後一半導體380(例如，其可遵循與半導體300相同之材料指引)形成於導體378上方(例如，耦合至其，諸如與其直接實體接觸)。半導體380之上部表面可對應於圖2之層級L1 。
然後可藉由(例如)蝕刻而穿過半導體380、導體378及電介質375形成開口，停止於奇數及偶數源極觸點SCON odd 及SCON even 之一上部表面上或下面。可(例如)使用對導體378係選擇性之一等向性蝕刻移除額外導體378，如圖4及圖5中所展示。然後可在導體378上方形成一電介質382(其通常可由一或多個介電材料形成)。舉例而言，電介質382可係熱生長於導體378上方之氧化物。然後，在電介質375及半導體380上方之開口內形成一電介質384(其通常可由一或多個介電材料形成，諸如氮化物及/或氧化物)。應注意，某些電介質384亦可形成於電介質382上方。
導體386odd 及386even 係形成於電介質384上方以使得導體386odd 及386even 通過半導體380、導體378及電介質375，分別停止於奇數及偶數源極觸點SCON odd 及SCON even 之上、內或下面。導體386通常可由一或多個導電材料形成，且可包括經導電摻雜之多晶矽、由其組成或主要由其組成，及/或可包括金屬(諸如一耐火金屬)或一含金屬材料(諸如一耐火金屬矽化物層)以及其他導電材料、由其組成或主要由其組成。
串聯耦合之記憶體單元串(諸如記憶體單元408之NAND串406even1L1 、406even2L1 、406odd1L1 、及406odd2L1 )可隨後形成於半導體380上方，如圖4及圖5中所展示。每一記憶體單元408可包含一電介質410L1 ，諸如形成(例如，熱生長)於半導體380上方之一隧穿電介質，例如一隧穿氧化物。針對某些實施例，電介質410可係在半導體380上方之一連貫(例如，連續)結構。電介質410通常可由一或多個介電材料形成。
然後可在電介質410L1 上方形成一電荷儲存結構412。電荷儲存結構412(其通常可由一或多種材料形成，該一或多種材料能夠一起儲存及釋放一電荷)可係一浮動閘極、一電荷設陷等等。一實例性浮動閘極可包括經導電摻雜之多晶矽、由其組成或主要由其組成。一實例性電荷設陷可係一電介質，例如一高介電常數(高K)電介質，諸如具有K約為10之氧化鋁(Al2 O3 )，具有嵌入式導電顆粒(例如，奈米點)，諸如嵌入式金屬顆粒或嵌入式奈米晶體(例如，矽、鍺或金屬晶體)，一富矽電介質或SiON/Si3 N4 。
針對某些實施例，可在電荷儲存結構412上方形成一電介質414(例如，一層間電介質)。電介質414通常可由一或多個介電材料形成，例如氧化矽、氮化物、氮氧化物、氧化物-氮化物-氧化物(ONO)或其他介電材料。舉例而言，電介質414可係一高介電常數(高K)電介質，諸如具有K約為20之氧化鋁、二氧化鉿(HfO2 )或氧化鋯(ZrO2 )或具有K約為30之氧化鐠(Pr2 O3 )。
在電介質414上方形成一控制閘極416。控制閘極416通常可由一或多個導電材料形成且可包括經導電摻雜之多晶矽、由其組成或主要由其組成，及/或可包括金屬(諸如一耐火金屬)或一含金屬材料(諸如一耐火金屬矽化物層)以及其他導電材料、由其組成或主要由其組成。
NAND串406even1L1 、406even2L1 、406odd1L1 、及406odd2L1 中之每一者之記憶體單元408係藉由源極/汲極區420L1 串聯耦合，例如在形成記憶體單元408之後形成於半導體380中。舉例而言，在半導體380具有p型導電性時源極/汲極區420L1 可具有n型導電性，或在半導體380具有n型導電性時其可具有p型導電性。儘管將實例性記憶體單元闡述為浮動閘極或電荷設陷記憶體單元，但在各種實施例中亦可使用其他記憶體單元。舉例而言，亦可與本文所闡述之陣列架構一起使用能夠在不使用一電荷儲存結構之情況下指示一資料值之鐵電記憶體單元、磁性記憶體單元或其他記憶體單元。
NAND串406even1L1 及406odd1L1 形成一堆疊式記憶體陣列之一部分，諸如圖2之堆疊式記憶體陣列200之非揮發性NAND快閃記憶體陣列2011 之層級L1 之一部分，且NAND串406even2L1 及406odd2L1 形成該堆疊式記憶體陣列之另一部分，諸如堆疊式記憶體陣列200之非揮發性NAND快閃記憶體陣列2012 之層級L1 之一部分。
一源極/汲極區422evenL1 可形成於半導體380中在偶數NAND串406even1L1 與406even2L1 之間並電耦合至偶數NAND串406even1L1 與406even2L1 ，如圖4中所展示，且一源極/汲極區422oddL1 可形成於半導體380中在奇數NAND串406odd1L1 與406odd2L1 之間並電耦合至奇數NAND串406odd1L1 與406odd2L1 ，如圖5中所展示。舉例而言，源極/汲極區422evenL1 與422oddL1 可與源極/汲極區420L1 實質上同時(例如，同時)形成。源極/汲極區422evenL1 與422oddL1 可具有與源極/汲極區420相同之傳導性類型。
應注意，源極/汲極區422evenL1 與422oddL1 經形成以使得導體386even 與386odd 可分別通過其，如圖4及圖5中所展示。其上形成有導體386even 與386odd 之電介質384亦可通過源極/汲極區422evenL1 與422oddL1 。進一步應注意，源極/汲極區422evenL1 與422oddL1 可分別與偶數源極觸點SCON even 及奇數源極觸點SCON odd 垂直對準且因此分別與偶數源極區306及奇數源極區304對準，例如其中經垂直對準之源極/汲極區422evenL1 、偶數源極觸點SCON even 及偶數源極區306係由同一垂直平面(諸如圖4之垂直平面)橫切且其中經垂直對準之源極/汲極區422oddL1 、奇數源極觸點SCON odd 及奇數源極區304係由同一垂直平面(諸如圖5之垂直平面)橫切。
然後一電介質430(例如，其可遵循與電介質330相同之材料指引)可形成於電介質410、NAND串406even1L1 、406even2L1 、406odd1L1 及406odd2L1 及源極/汲極區420L1 、422evenL1 及422oddL1 上方。開口可形成於電介質430中，曝露導體386odd 及386even 與源極/汲極區422evenL1 及422oddL1 。導體435even 及435odd 可形成於該等開口內，分別停止於導體386even 及386odd 與源極/汲極區422evenL1 及422oddL1 上、內或下面。導體435even 及435odd 可遵循與導體386even 及386odd 相同之材料指引。
源極/汲極區422evenL1 將導體435even 電耦合至偶數NAND串406even1L1 及406even2L1 。導體386even 、偶數源極觸點SCON even 及觸點324之系列將偶數汲極選擇閘極SGD even 之偶數源極區306電耦合至導體435even 以使得偶數源極區306電耦合至偶數NAND串406even1L1 及406even2L1 。一偶數位元線(諸如偶數位元線BL even3 )藉由導電路徑373(圖6)電耦合至偶數源極區308。因此，偶數汲極選擇閘極SGD even 將偶數位元線BL even3 選擇性地電耦合至偶數NAND串406even1L1 及406even2L1 。
源極/汲極區422oddL1 將導體435odd 電耦合至奇數NAND串406odd1L1 及406odd2L1 。導體386odd 、奇數源極觸點SCON odd 及觸點322之系列將奇數汲極選擇閘極SGD odd 之奇數源極區304電耦合至導體435odd 以使得奇數汲極選擇閘極SGD odd 之奇數源極區304電耦合至奇數NAND串406odd1L1 及406odd2L1 (圖5)。一奇數位元線(諸如奇數位元線BL odd3 )藉由一觸點320電耦合至奇數汲極選擇閘極SGD odd 之一奇數汲極區302，如圖3C及圖4中所展示。因此，奇數汲極選擇閘極SGD odd 選擇性地將奇數位元線BL odd3 耦合至奇數NAND串406odd1L1 及406odd2L1 。
然後一電介質450(例如，其可遵循與電介質330相同之材料指引)可形成於電介質430及導體435上方，如圖4及圖5中所展示。一導體452(其通常可由一或多個導電材料形成，例如由諸如鋁、耐火金屬等等之金屬)可形成於電介質450上方。然後一半導體455(例如，其可遵循與半導體300相同之材料指引)可形成於導體452上方(例如，耦合至其，諸如與其直接實體接觸)。半導體455之上部表面可對應於圖2之層級L2 。
然後可藉由(例如)蝕刻而穿過半導體455、導體452及電介質450形成開口，停止於導體435odd 及435even 上、內或下面。可使用對導體452係選擇性之一等向性蝕刻移除額外導體452，如圖4及圖5中所展示。然後一電介質460可形成於導體452上方。舉例而言，通常可由一或多個介電材料形成之電介質460可係熱生長於導體452上方之氧化物。然後，通常可由一或多個介電材料(諸如氮化物或氧化物)形成之一電介質465可形成於電介質450及半導體455上方之開口內。應注意，某些電介質465亦可形成於電介質460上方。
然後導體470odd 及470even 形成於電介質465上方以使得導體470odd 及470even 通過半導體455、導體452及電介質450，分別停止於導體435odd 及435even 上、內或下面。導體470odd 及470even 通常可由一或多個導電材料形成且可包括經導電摻雜之多晶矽、由其組成或主要由其組成，及/或可包括金屬(諸如一耐火金屬)或一含金屬材料(諸如一耐火金屬矽化物層)以及其他導電材料、由其組成或主要由其組成。
然後經串聯耦合之記憶體單元串(諸如記憶體單元408之NAND串406even1L2 、406even2L2 、406odd1L2 、及406odd2L2 )可形成於半導體455上方，如圖4及圖5中所展示。針對某些實施例，電介質410L2 (例如，具有與電介質410L1 相同之材料)可係在半導體455上方之一連貫(例如，連續)結構。
NAND串406even1L2 、406even2L2 、406odd1L2 、及406odd2L2 之每一者之記憶體單元408藉由源極/汲極區420L2 串聯耦合，例如在形成記憶體單元408之後形成於半導體455中。舉例而言，在半導體455具有p型導電性時源極/汲極區420L2 可具有n型導電性，或在半導體455具有n型導電性時其可具有p型導電性。
NAND串406even1L2 及406odd1L2 形成一堆疊式記憶體陣列之一部分，諸如圖2之堆疊式記憶體陣列200之非揮發性NAND快閃記憶體陣列2011 之層級L2 之一部分，且NAND串406even2L2 及406odd2L2 形成該堆疊式記憶體陣列之另一部分，諸如堆疊式記憶體陣列200之非揮發性NAND快閃記憶體陣列2012 之層級L2 之一部分。
一源極/汲極區422evenL2 可形成於半導體455中在偶數NAND串406even1L2 與406even2L2 之間並電耦合至偶數NAND串406even1L2 與406even2L2 ，如圖4中所展示，且一源極/汲極區可形成於半導體455中在奇數NAND串406odd1L2 與406odd2L2 之間並電耦合至奇數NAND串406odd1L2 與406odd2L2 ，如圖5中所展示。舉例而言，源極/汲極區422oddL2 及422evenL2 可與源極/汲極區420L2 實質上同時(例如，同時)形成。源極/汲極區422oddL2 及422evenL2 可與源極/汲極區420L2 具有相同導電性類型。
應注意，源極/汲極區422evenL2 及422oddL2 可經形成以使得導體470even 及470odd 分別通過其，如圖4及圖5中所展示。其上形成有導體470even 及470odd 之電介質465亦可通過源極/汲極區422evenL2 及422oddL2 。源極/汲極區422evenL2 與422oddL2 可分別與偶數源極觸點SCON even 及奇數源極觸點SCON odd 垂直對準且因此分別與偶數源極區306及奇數源極區304垂直對準。源極/汲極區422evenL2 及422oddL2 亦可分別與源極/汲極區422evenL1 及422oddL1 垂直對準。
然後一電介質475(其通常可由一或多個介電材料形成，例如，其可具有與電介質330相同之材料)可形成於電介質410L2 、NAND串406even1L2 、406even2L2 、406odd1L2 、及406odd2L2 與源極/汲極區420L2 、422evenL2 、及422oddL2 上方。可在電介質475中形成開口，曝露導體470odd 及470even 與源極/汲極區422evenL2 及422oddL2 。導體480even 及480odd 可形成於該等開口內，分別停止於導體470even 及470odd 與源極/汲極區422evenL2 及422oddL2 上、內或下面。導體480even 及480odd 可遵循與導體470even 及470odd 相同之材料指引。
源極/汲極區422evenL2 將導體480even 電耦合至偶數NAND串406even1L2 及406even2L2 。導體470even 將導體480even 電耦合至導體435even 。如上文結合圖4所指示，偶數汲極選擇閘極SGD even 之偶數源極區306電耦合至導體435even ，意指偶數源極區306電耦合至偶數NAND串406even1L2 及406even2L2 。如上文進一步所指示，偶數位元線BL even3 電耦合至偶數汲極選擇閘極SGD even 之偶數汲極區308。因此，除偶數NAND串406even1L1 及406even2L1 外，偶數汲極選擇閘極SGD even 亦將偶數位元線BL even3 選擇性地耦合至偶數NAND串406even1L2 及406even2L2 。
源極/汲極區422oddL2 將導體480odd 電耦合至奇數NAND串406odd1L2 及406odd2L2 。導體470odd 將導體480odd 電耦合至導體435odd 。如上文結合圖5所指示，奇數汲極選擇閘極SGD odd 之一奇數源極區304電耦合至導體435odd ，意指奇數汲極選擇閘極SGD odd 之奇數源極區304電耦合至奇數NAND串406odd1L2 及406odd2L2 。如結合圖3C及圖4在上文進一步指示，奇數位元線BL odd3 電耦合至奇數汲極選擇閘極SGD odd 之奇數汲極區302。因此，除奇數NAND串406odd1L1 及406odd2L1 外，奇數汲極選擇閘極SGD odd 亦將奇數位元線BL odd3 選擇性地耦合至奇數NAND串406odd1L2 及406odd2L2 。
在圖4中，觸點324、偶數源極觸點SCON even 、導體386even 、導體435even 、導體470even 及導體480even 之系列可視為一實質上垂直(例如，垂直)之導體(例如，導電路徑)485even 。偶數汲極選擇閘極SGD even 之偶數源極區306與源極/汲極區422evenL1 及422evenL2 及因此偶數NAND串406evenL1 及406evenL2 共同地電耦合至導電路徑485even 。在圖5中，觸點322、奇數源極觸點SCON odd 、導體386odd 、導體435odd 導體470odd 及導體480odd 可視為一實質上垂直(例如，垂直)導體(例如，導電路徑)485odd 。奇數汲極選擇閘極SGD odd 之奇數源極區304與源極/汲極區422oddL1 及422oddL2 及因此奇數NAND串406oddL1 及406oddL2 共同地電耦合至導電路徑485odd 。導電路徑485even 及485odd 可以距離D 偏移。
針對某些實施例，奇數/偶數NAND串之間距(例如，相繼毗鄰之奇數與偶數NAND串406odd 與406even 之間的中心至中心距離，諸如在NAND串406odd1L1 與406even1L1 之間、在NAND串406odd2L1 與406even2L1 之間、在NAND串406odd1L2 與406even1L2 之間及在NAND串406odd2L2 與406even2L2 之間)係間距P Blodd (例如，相繼毗鄰之奇數位元線之間的中心至中心距離，諸如在奇數位元線BL odd3 與BL odd4 之間，圖3B)與間距P BLeven (例如，相繼毗鄰之偶數位元線之間的中心至中心距離，諸如在奇數位元線BL even1 與BL even2 之間，圖3C)之約一半。應注意，間距P BLodd 與間距P BLeven 可係實質上相同(例如，相同)。
圖4中之偶數NAND串406even1L1 及406even2L1 與偶數NAND串406even1L2 、406even2L2 可與圖4中之彼此電耦合之偶數源極觸點SCON even 、觸點324及偶數源極區306實質上垂直(例如，垂直)對準。圖5中之奇數NAND串406odd1L1 、406odd2L1 與奇數NAND串406odd1L2 、406odd2L2 可與圖5中之彼此電耦合之奇數源極觸點SCON odd 、觸點322及奇數源極區304實質上垂直(例如，垂直)對準並與其電耦合。
偶數NAND串406even 、源極/汲極區422evenL1 及422evenL2 、一偶數源極觸點SCON even 、一偶數汲極觸點DCON even 、一觸點324、一偶數源極區306、一偶數汲極區308、一觸點320、一奇數汲極區302及導電路徑485even 可由圖4之同一單個垂直平面橫切。奇數NAND串406odd 、源極/汲極區422oddL1 及422oddL2 、奇數源極觸點SCON odd 、一觸點322、一奇數源極區304及導電路徑485odd 可由圖5之同一單個垂直平面橫切，其中圖4及圖5之垂直平面係以距離D 分離(例如，偏移)，例如其可係與奇數/偶數NAND串406odd /406even 之間距約相同(例如，相同)。特定而言，應注意，一奇數汲極區302及奇數源極區304分別由橫切一偶數NAND串406even 及一偶數NAND串406odd 之同一垂直平面橫切。
圖5中之奇數源極區304與圖4中之偶數源極區306偏移(見圖3A)、圖5中之觸點322及圖4中之觸點324偏移(見圖3A)及圖5中之奇數源極觸點SCON odd 與圖4中之偶數源極觸點SCON even 偏移(見圖3C)之距離D可與奇數/偶數NAND串之間距實質上相等。該偏移允許圖5中之源極/汲極區422oddL1 及422oddL2 、及因此奇數NAND串406odd 與圖5中之奇數源極觸點SCON odd 、觸點322及奇數源極區304之垂直對準，例如該偏移允許奇數導電路徑485odd 與奇數NAND串406odd 及奇數源極區304之垂直對準，且因此促進奇數源極選擇閘極SGD odd 及(藉此)奇數位元線BL odd3 與奇數NAND串406odd 之耦合。該偏移亦允許圖4中之源極/汲極區422evenL1 及422evenL2 及因此偶數NAND串406even 與圖4中之偶數源極觸點SCON even 、觸點324及偶數源極區306之垂直對準，例如該偏移允許偶數導電路徑485even 與偶數NAND串406even 及偶數源極區306之垂直對準，且因此促進偶數汲極選擇閘極SGD even 及(藉此)偶數位元線BLeven3 與偶數NAND串406even 之耦合。
在記憶體陣列中之不同垂直層級處形成奇數位元線及偶數位元線並將該等奇數位元線及偶數位元線分別耦合至奇數源極觸點SCON odd 及偶數源極觸點SCON even (其以(例如)實質上等於奇數/偶數NAND串之間距之距離偏移，且分別與奇數NAND串406odd 及偶數NAND串406even 垂直對準)允許奇數位元線及偶數位元線具有比奇數/偶數NAND串大之一間距(例如，約其間距之兩倍)。此使得奇數及偶數位元線比其在形成於各別奇數及偶數NAND串上方之情況下將呈現的更寬，致使奇數/偶數位元線之間距具有約與奇數/偶數NAND串相同之間距，如在先前技術中所常見。舉例而言，減小的間距將導致較窄的位元線。較寬的位元線具有一較低電阻及因此一較小的延遲(例如，減小的RC時間常數)。
分別在圖5及圖4中之奇數NAND串406odd 及偶數NAND串406even 形成一對奇數/偶數NAND串406。位元線BLodd3 及BLeven3 形成對應於該對奇數/偶數NAND串406之一對位元線BLodd3 /BLeven3 ，其中位元線BLodd3 耦合至該對奇數/偶數NAND串406之奇數NAND串406odd ，且位元線BLeven3 耦合至該對奇數/偶數NAND串406之偶數NAND串406even 。位元線BLodd3 之第一部分BLodd3,1 與偶數NAND串406even (圖4)垂直對準，且位元線BLodd3 之第二部分BLodd3,2 與奇數NAND串406odd (圖5)垂直對準。位元線BLeven3 之第二部分BLeven3,2 與奇數NAND串406odd 及位元線BLodd3 之第二部分BLodd3,2 (圖5)垂直對準。位元線BLeven3 之第一部分BLeven3,1 與另一對奇數/偶數NAND串之偶數NAND串(未展示)垂直對準。
應注意，存在複數個此等對之奇數/偶數NAND串及對應對之位元線。舉例而言，位元線BLodd2 /BLeven2 對應於另一對奇數/偶數NAND串(未展示)，其中位元線BLodd2 耦合至該另一對NAND串之一奇數NAND串且位元線BLeven2 耦合至該另一對NAND串之一偶數NAND串。應注意，位元線BLeven2 之第一部分BLeven2,1 與圖4中之偶數NAND串406even 垂直對準，但此等NAND串並非分別耦合至位元線BLodd2 及BLeven2 之另一對奇數/偶數NAND串之部分。
一奇數汲極選擇閘極SGD odd 及一偶數汲極選擇閘極SGD even 對應於每一對奇數/偶數NAND串，且分別耦合至一對對應奇數/偶數NAND串之奇數及偶數NAND串。位元線BLodd3 之第一部分BLodd3,1 可與該對對應奇數/偶數NAND串之偶數NAND串406even 垂直對準，且可與圖4中之對應奇數汲極選擇閘極SGD odd 之奇數汲極區302垂直對準及耦合至其。該對應奇數汲極選擇閘極SGD odd 之奇數源極區304可與圖5中之該對對應奇數/偶數NAND串之奇數NAND串406odd 垂直對準並耦合至其。對應偶數汲極選擇閘極SGD even 之偶數源極區306及偶數汲極區308可與該對對應奇數/偶數NAND串之偶數NAND串406even 垂直對準，且對應偶數汲極選擇閘極SGD even 之偶數源極區306耦合至該對對應奇數/偶數NAND串之偶數NAND串406even 。
如上文結合圖4及圖5所指示，源極選擇閘極(諸如奇數源極選擇閘極SGS odd,1 及SGS odd,2 與偶數源極選擇閘極SGS even,1 及SGS even,2 )可與形成奇數汲極選擇閘極SGD odd 及偶數汲極選擇閘極SGD even (例如)實質上同時地(例如，同時地)形成於半導體300上方(例如，上)。一奇數源極選擇閘極SGS odd,1 可耦合至位於奇數汲極選擇閘極SGD odd 耦合至之末端之相反處之奇數NAND串406odd1L1 及406odd1L2 之末端。舉例而言，奇數源極選擇閘極SGS odd,1 之一源極/汲極(例如，汲極)(例如，與該等奇數及偶數汲極選擇閘極之源極/汲極實質上同時地(例如，同時地)形成於半導體300中)可耦合至形成於半導體380及455中之源極/汲極，分別毗鄰及耦合至位於奇數汲極選擇閘極SGD odd 耦合至之末端之相反處之奇數NAND串406odd1L1 及406odd1L2 之末端。奇數源極選擇閘極SGS odd,1 之汲極與奇數NAND串406odd1L1 及406odd1L2 可由同一垂直平面橫切，諸如圖5之垂直平面。
一奇數源極選擇閘極SGS odd,2 可耦合至位於奇數汲極選擇閘極SGD odd 耦合至之末端之相反處之奇數NAND串406odd2L1 及406odd2L2 之末端。舉例而言，奇數源極選擇閘極SGS odd,2 之源極/汲極(例如，汲極)(例如，與奇數及偶數汲極選擇閘極之源極/汲極實質上同時地(例如，同時地)形成於半導體300中)可耦合至形成於半導體380及455中之源極/汲極，分別毗鄰及耦合至位於奇數汲極選擇閘極SGD odd 耦合至之末端之相反處之奇數NAND串406odd2L1 及406odd2L2 之末端。奇數源極選擇閘極SGS odd,2 之汲極與奇數NAND串406odd2L1 及406odd2L2 可由同一垂直平面(諸如圖5之垂直平面)橫切。奇數源極選擇閘極SGS odd,1 及SGS odd,2 之每一者之另一源極/汲極區(例如，源極)(例如，與奇數及偶數汲極選擇閘極之源極/汲極實質上同時地(例如，同時地)形成於半導體300中)可耦合至一源極線，諸如分別至圖2中之源極線2201 及2202 (例如，形成於電介質330中)。
一偶數源極選擇閘極SGS even,1 可耦合至位於偶數汲極選擇閘極SGD even 所耦合至之末端之相反處之偶數NAND串406even1L1 及406even1L2 之末端。舉例而言，偶數源極選擇閘極SGS even,1 之一源極/汲極(例如，汲極)(例如，與該等奇數及偶數汲極選擇閘極之源極/汲極實質上同時地(例如，同時地)形成於半導體300中)可耦合至形成於半導體380及455中之源極/汲極，分別毗鄰及耦合至位於偶數汲極選擇閘極SGD even 所耦合至之末端之相反處之偶數NAND串406even1L1 及406even1L2 之末端。偶數源極選擇閘極SGS even,1 與偶數NAND串406even1L1 及406even1L2 可由同一垂直平面(諸如圖4之垂直平面)橫切。
一偶數源極選擇閘極SGS even,2 可耦合至位於偶數汲極選擇閘極SGD even 所耦合至之末端之相反處之偶數NAND串406even2L1 及406even2L2 之末端。舉例而言，偶數源極選擇閘極SGS even,2 之一源極/汲極(例如，汲極)(例如，與該等奇數及偶數汲極選擇閘極之源極/汲極實質上同時地(例如，同時地)形成於半導體300中)可耦合至形成於半導體380及455中之源極/汲極，分別毗鄰及耦合至位於偶數汲極選擇閘極SGD even 所耦合至之末端之相反處之偶數NAND串406even2L1 及406even2L2 之末端。偶數源極選擇閘極SGS even,2 之汲極與偶數NAND串406even2L1 及406even2L2 可由同一垂直平面(諸如圖4之垂直平面)橫切。偶數源極選擇閘極SGS even,1 及SGS even,2 中之每一者之另一源極/汲極區(例如，源極)(例如，與該等奇數及偶數汲極選擇閘極之源極/汲極實質上同時地(例如，同時地)形成於半導體300中)可耦合至一源極線，諸如分別至源極線2201 及2202 。
奇數源極選擇閘極(諸如奇數源極選擇閘極SGS odd,1 及SGS odd,2 )與偶數源極選擇閘極(諸如偶數源極選擇閘極SGS even,1 及SGS even,2 )之汲極可使用導體(未展示)耦合至其各別NAND串，例如，該等導體形成一導電路徑，其類似於導體485(圖4及圖5)且與其實質上同時地(例如，同時地)形成。舉例而言，每一導體可包含穿過電介質330與導體485odd 及485even 之觸點322及324實質上同時地(例如，同時地)形成之一部分(例如，與一各別源極選擇閘極之一汲極直接接觸)。每一導體可包含穿過電介質350及362與導體485odd 及485even 之奇數源極觸點SCON odd 及偶數源極觸點SCON even 實質上同時地(例如，同時地)形成之一部分。每一導體可包含穿過電介質375、導體378及半導體380與導體485odd 及485even 之導體386odd 及386even 實質上同時地(例如，同時地)形成之一部分，其中此部分以與導體386odd 及386even (圖4及圖5)實質上相同之方式形成於電介質382及384上方，且其中此部分通過耦合至在垂直層級L1 處之一各別奇數或偶數NAND串(諸如一各別奇數NAND串406odd1L1 或406odd2L1 或一各別偶數NAND串406even1L1 或406even2L1 )之一源極/汲極。每一導體可包含穿過電介質430與導體485odd 及485even 之導體435odd 及435even 實質上同時地(例如，同時地)形成之一部分。每一導體可包含穿過電介質450、導體452及半導體455與導體485odd 及485even 之導體470odd 及470even 實質上同時地(例如，同時地)形成之一部分，其中此部分係以與導體470odd 及470even (圖4及圖5)實質上相同之方式形成於電介質460及465上方，且其中此部分通過耦合至在垂直層級L2 處之一各別奇數或偶數NAND串(諸如一各別奇數NAND串406odd1L2 或406odd2L2 或一各別偶數NAND串406even1L2 或406even2L2 )之一源極/汲極。
在與NAND串不同之垂直層級處形成選擇閘極並為多於一個NAND串使用單個選擇閘極會減少任務數目且因此減少處理時間，否則，如通常所做，將需要處理時間來在每一NAND串之相反末端處形成一源極及汲極閘極。
總論
儘管本文已圖解說明及闡述具體實施例，但熟習此項技術者將顯而易見，可針對所展示之具體實施例替代經計算以達成相同目的之任何配置。熟習此項技術者將顯而易見該等實施例之諸多調適。相應地，此申請案意欲涵蓋該等實施例之任何調適或變化形式。
100．．．NAND快閃記憶體裝置
104．．．記憶體單元
108．．．列解碼器
110．．．行解碼器
112．．．輸入/輸出控制電路
114．．．位址暫存器
116．．．控制邏輯
118．．．快取暫存器
120．．．資料暫存器
122．．．狀態暫存器
124．．．命令暫存器
130．．．處理器
132．．．控制鏈路
134．．．多工輸入/輸出匯流排
200．．．堆疊式記憶體陣列
2011 ．．．堆疊式非揮發性NAND快閃記憶體陣列
2012 ．．．堆疊式非揮發性NAND快閃記憶體陣列
2021,L1 ．．．記憶體陣列
2021,L2 ．．．記憶體陣列
2021,L3 ．．．記憶體陣列
2021,L4 ．．．記憶體陣列
2022,L1 ．．．記憶體陣列
2022,L2 ．．．記憶體陣列
2022,L3 ．．．記憶體陣列
2022,L4 ．．．記憶體陣列
2041 ．．．記憶體單元
204N ．．．記憶體單元
206even ．．．NAND串
206odd ．．．NAND串
2081 ．．．記憶體單元
208N ．．．記憶體單元
210even ．．．偶數垂直平面
210odd ．．．奇數垂直平面
215even ．．．偶數汲極選擇線
215odd ．．．奇數汲極選擇線
2171 ．．．源極選擇線
2172 ．．．源極選擇線
2201 ．．．源極線
2202 ．．．源極線
230．．．源極
232．．．汲極
234．．．電荷儲存結構
236．．．控制閘極
300．．．半導體
302．．．源極/汲極區
304．．．源極/汲極區
305．．．閘極電介質
306．．．源極/汲極區
307．．．控制閘極
308．．．源極/汲極區
309．．．保護介電頂蓋
310．．．中心線
311．．．保護介電間隔物
312．．．中心線
314．．．中心線
316．．．中心線
317．．．隔離區
320．．．觸點
322．．．觸點
324．．．觸點
326．．．觸點
330．．．電介質
336．．．中心線
337．．．中心線
338．．．雙彎部
339．．．部分
340．．．導體
342．．．保護介電頂蓋
344．．．介電間隔物
350．．．電介質
352．．．導體
354．．．介電頂蓋
356．．．介電間隔物
357．．．中心線
358．．．中心線
359．．．雙彎部
360．．．部分
362．．．電介質
365．．．導體
366．．．中心線
367．．．中心線
370．．．導電帶
373．．．導體
375．．．電介質
378．．．導體
380．．．半導體
382．．．電介質
384．．．電介質
386even ．．．導體
386odd ．．．導體
406even1L1 ．．．NAND串
406even1L2 ．．．NAND串
406even2L1 ．．．NAND串
406even2L2 ．．．NAND串
408．．．記憶體單元
410L1 ．．．電介質
410L2 ．．．電介質
412．．．電荷儲存結構
414．．．電介質
416．．．控制閘極
420L1 ．．．源極/汲極區
420L2 ．．．源極/汲極區
406odd1L1 ．．．NAND串
406odd1L2 ．．．NAND串
406odd2L1 ．．．NAND串
406odd2L2 ．．．NAND串
422evenL1 ．．．源極/汲極區
422evenL2 ．．．源極/汲極區
422oddL1 ．．．源極/汲極區
422oddL2 ．．．源極/汲極區
430．．．電介質
435even ．．．導體
435odd ．．．導體
450．．．電介質
452．．．半導體
455．．．半導體
460．．．電介質
465．．．電介質
470even ．．．導體
470odd ．．．導體
475．．．電介質
480even ．．．導體
480odd ．．．導體
485even ．．．導體
485odd ．．．導體
ALE．．．位址鎖存啟用
BLeven ．．．偶數位元線
BLeven1 ．．．偶數位元線
BLeven1,1 ．．．偶數部分
BLeven1,2 ．．．偶數部分
BLeven2 ．．．偶數位元線
BLeven2,1 ．．．偶數部分
BLeven2,2 ．．．偶數部分
BLeven3 ．．．偶數位元線
BLeven3,1 ．．．偶數部分
BLeven3,2 ．．．偶數部分
BLeven4 ．．．偶數位元線
BLeven4,2 ．．．偶數部分
BLodd ．．．奇數位元線
BLodd1 ．．．奇數位元線
BLodd1,1 ．．．奇數部分
BLodd1,2 ．．．奇數部分
BLodd2 ．．．奇數位元線
BLodd2,1 ．．．奇數部分
BLodd2,2 ．．．奇數部分
BLodd3 ．．．奇數位元線
BLodd3,1 ．．．奇數部分
BLodd3,2 ．．．奇數部分
BLodd4 ．．．奇數位元線
BLodd4,1 ．．．奇數部分
BLodd4,2 ．．．奇數部分
CE#．．．晶片啟用
CLE．．．命令鎖存啟用
DCONeven ．．．偶數汲極觸點
L1．．．垂直層級
L2．．．垂直層級
L3．．．垂直層級
L4．．．垂直層級
PBLeven ．．．間距
PBLodd ．．．間距
Pdodd ．．．間距
Peven．．．間距
Psodd ．．．間距
S1．．．垂直層級
S2．．．垂直層級
S3．．．垂直層級
SCONeven ．．．偶數源極觸點
SCONodd ．．．奇數源極觸點
SGDeven ．．．偶數汲極選擇閘極
SGDodd ．．．奇數汲極選擇閘極
SGSeven,1 ．．．偶數源極選擇閘極
SGSeven,2 ．．．偶數源極選擇閘極
SGSodd,1 ．．．奇數源極選擇閘極
SGSodd,2 ．．．奇數源極選擇閘極
WE#．．．寫入啟用
圖1係根據一實施例之一記憶體系統之一簡化方塊圖。
圖2係根據另一實施例之一堆疊式NAND記憶體陣列之一示意圖。
圖3A至圖3C係根據另一實施例在各種製造階段之一記憶體陣列之一部分之平面圖。
圖4係根據另一實施例之沿圖3C之線4-4截取之一剖面圖。
圖5係根據另一實施例沿圖3C之線5-5截取之一剖面圖。
圖6係根據另一實施例沿圖3C之線6-6截取之一剖面圖。
200．．．堆疊式記憶體陣列
2011 ．．．堆疊式非揮發性NAND快閃記憶體陣列
2012 ．．．堆疊式非揮發性NAND快閃記憶體陣列
2021,L1 ．．．記憶體陣列
2021,L2 ．．．記憶體陣列
2021,L3 ．．．記憶體陣列
2021,L4 ．．．記憶體陣列
2022,L1 ．．．記憶體陣列
2022,L2 ．．．記憶體陣列
2022,L3 ．．．記憶體陣列
2022,L4 ．．．記憶體陣列
2041 ．．．記憶體單元
204N ．．．記憶體單元
206even ．．．NAND串
206odd ．．．NAND串
2081 ．．．記憶體單元
208N ．．．記憶體單元
210even ．．．偶數垂直平面
210odd ．．．奇數垂直平面
215even ．．．偶數汲極選擇線
215odd ．．．奇數汲極選擇線
2171 ．．．源極選擇線
2172 ．．．源極選擇線
2201 ．．．源極線
2202 ．．．源極線
230．．．源極
232．．．汲極
234．．．電荷儲存結構
236．．．控制閘極
BLeven ．．．偶數位元線
BLodd ．．．奇數位元線
L1．．．垂直層級
L2．．．垂直層級
L3．．．垂直層級
L4．．．垂直層級
S1．．．垂直層級
S2．．．垂直層級
S3．．．垂直層級
SGDeven ．．．偶數汲極選擇閘極
SGDodd ．．．奇數汲極選擇閘極
SGSeven,1 ．．．偶數源極選擇閘極
SGSeven,2 ．．．偶數源極選擇閘極
SGSodd,1 ．．．奇數源極選擇閘極
SGSodd,2 ．．．奇數源極選擇閘極

Claims (18)

  1. 一種記憶體，其包括：在該記憶體之一第一垂直層級處之第一及第二記憶體單元；在該記憶體之一第二垂直層級處之第一及第二記憶體單元；選擇性地耦合至在該等第一及第二垂直層級處之該等第一記憶體單元之一第一資料線；在該第一資料線上方且選擇性地耦合至在該等第一及第二垂直層級處之該等第二記憶體單元之一第二資料線；及一選擇閘極，該選擇閘極包括耦合至該第一資料線之一第一源極/汲極及耦合至在該等第一及第二垂直層級處之該等第一記憶體單元之一第二源極/汲極，該第一源極/汲極與在該等第一及第二垂直層級處之該等第二記憶體單元實質上垂直對準，且該第二源極/汲極與在該等第一及第二垂直層級處之該等第一記憶體單元實質上垂直對準。
  2. 如請求項1之記憶體，其進一步包括在該等第一及第二垂直層級處之源極/汲極，在該等第一及第二層級處之該等源極/汲極分別耦合至在該等第一及第二垂直層級處之該等第一記憶體單元，在該等第一及第二層級處之該等源極/汲極與該選擇閘極之該第二源極/汲極共同耦合至一導體。
  3. 如請求項1之記憶體，其中該第一資料線之一第一部分與該選擇閘極之該第一源極/汲極實質上垂直對準，且該第一資料線之一第二部分自該第一資料線之該第一部分偏移。
  4. 如請求項3之記憶體，其中該第二資料線之一第一部分與該第一資料線之該第二部分實質上垂直對準，且該第二資料線之一第二部分自該第一資料線之該第一部分偏移。
  5. 如請求項4之記憶體，其中該第二資料線之該第二部分自該第一資料線之該第一部分偏移一中心至中心距離，該中心至中心距離約為在該等第一及第二垂直層級處之該等第一及第二記憶體單元之間的一中心至中心距離之兩倍。
  6. 如請求項1之記憶體，其中該選擇閘極係一第一選擇閘極，且該記憶體進一步包括一第二選擇閘極，該第二選擇閘極包括耦合至該第二資料線之一第一源極/汲極及耦合至在該等第一及第二垂直層級處之該等第二記憶體單元之一第二源極/汲極。
  7. 如請求項6之記憶體，其中該第二選擇閘極之該等第一及第二源極/汲極與在該等第一及第二垂直層級處之該等第二記憶體單元實質上垂直對準。
  8. 如請求項7之記憶體，其進一步包括將與該等第一記憶體單元實質上垂直對準的第二資料線之一部分耦合至該第二選擇閘極之該第一源極/汲極之一導體。
  9. 如請求項1之記憶體，其中該第二資料線之一部分橫跨該第一資料線之一部分。
  10. 如請求項1之記憶體，其中在該記憶體之該第一垂直層級處之該等第一及第二記憶體單元分別與在該記憶體之該第一垂直層級處之其他第一及第二記憶體單元串聯耦合，且在該記憶體之該第二垂直層級處之該等第一及第二記憶體單元分別與在該記憶體之該第二垂直層級處之其他第一及第二記憶體單元串聯耦合。
  11. 如請求項1之記憶體，其中在該記憶體之該第一垂直層級處之該等第一記憶體單元中之至少一者與該等第二記憶體單元中之至少一者共同耦合至一單個存取線，且在該記憶體之該第二垂直層級處之該等第一記憶體單元中之至少一者與該等第二記憶體單元中之至少一者共同耦合至另一單個存取線。
  12. 如請求項1之記憶體，其中在該記憶體之該第一垂直層級處之該等第一及第二記憶體單元係形成於一第一半導體上方，該第一半導體係形成於一第一金屬層上方，且在該記憶體之該第二垂直層級處之該等第一及第二記憶體單元係形成於一第二半導體上方，該第二半導體係形成於該第一半導體上方所形成之一第二金屬層上方。
  13. 如請求項1之記憶體，其中該第二資料線位於該等第一及第二垂直層級下方。
  14. 一種形成一記憶體之方法，其包括：在該記憶體之一第一垂直層級處形成一第一資料線； 在該第一垂直層級上方該記憶體之一第二垂直層級處形成一第二資料線；在該第二垂直層級上方該記憶體之一第三垂直層級處形成第一及第二記憶體單元，其中在該第三垂直層級處之該第一記憶體單元選擇性地耦合至該第一資料線且在該第三垂直層級處之該第二記憶體單元選擇性地耦合至該第二資料線；及在該第三垂直層級上方該記憶體之一第四垂直層級處形成第一及第二記憶體單元，其中在該第四垂直層級處之該第一記憶體單元選擇性地耦合至該第一資料線且在該第四垂直層級處之該第二記憶體單元選擇性地耦合至該第二資料線；及進一步包括：在形成該第一資料線之前，在該第一垂直層級下方之一垂直層級處形成一選擇閘極，該選擇閘極包括與在該等第三及第四垂直層級處之該等第一記憶體單元實質上垂直對準之一第一源極/汲極，及形成於該半導體中之與在該等第三及第四垂直層級處之該等第二記憶體單元實質上垂直對準之一第二源極/汲極；其中該第一源極/汲極耦合至該等第一記憶體單元且該第二源極/汲極耦合至該第一資料線。
  15. 如請求項14之方法，其中該選擇閘極係一第一選擇閘極，且該方法進一步包括：在形成該第一資料線之前，在其處形成有該第一選擇閘極之該垂直層級處形成一第二選擇閘極，該第二選擇 閘極包括與在該等第三及第四垂直層級處之該等第二記憶體單元實質上垂直對準之第一及第二源極/汲極；其中該第二選擇閘極之該第一源極/汲極耦合至該等第二記憶體單元，且該第二選擇閘極之該第二源極/汲極耦合至該第二資料線。
  16. 如請求項15之方法，其進一步包括形成耦合至在該第三垂直層級處之該等第一及第二記憶體單元之一單個存取線，及形成耦合在該記憶體之該第四垂直層級處之該等第一及第二記憶體單元之另一單個存取線。
  17. 一種形成一記憶體之方法，其包括：在該記憶體之一第一垂直層級處形成一第一資料線；在該第一垂直層級上方該記憶體之一第二垂直層級處形成一第二資料線；在該第二垂直層級上方該記憶體之一第三垂直層級處形成第一及第二記憶體單元，其中在該第三垂直層級處之該第一記憶體單元選擇性地耦合至該第一資料線且在該第三垂直層級處之該第二記憶體單元選擇性地耦合至該第二資料線；及在該第三垂直層級上方該記憶體之一第四垂直層級處形成第一及第二記憶體單元，其中在該第四垂直層級處之該第一記憶體單元選擇性地耦合至該第一資料線且在該第四垂直層級處之該第二記憶體單元選擇性地耦合至該第二資料線；其中形成該第一記憶體單元包括將該第一記憶體單元 形成為與該第一資料線之一第一部分實質上垂直對準，其中形成該第二記憶體單元包括將該第二記憶體單元形成為與該第一資料線之一第二部分實質上垂直對準。
  18. 如請求項17之方法，其進一步包括將該第一記憶體單元形成為與該第二資料線之一第一部分實質上垂直對準，且其中形成該第二資料線包括將該第二資料線之一第二部分形成為自該第二資料線之該第一部分偏移。
TW100123395A 2010-07-02 2011-07-01 記憶體及其形成 TWI429020B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/829,860 US8446767B2 (en) 2010-07-02 2010-07-02 Memories and their formation

Publications (2)

Publication Number Publication Date
TW201212160A TW201212160A (en) 2012-03-16
TWI429020B true TWI429020B (zh) 2014-03-01

Family

ID=45399630

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100123395A TWI429020B (zh) 2010-07-02 2011-07-01 記憶體及其形成

Country Status (4)

Country Link
US (1) US8446767B2 (zh)
CN (1) CN102959632B (zh)
TW (1) TWI429020B (zh)
WO (1) WO2012003224A2 (zh)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8811077B2 (en) * 2011-01-19 2014-08-19 Macronix International Co., Ltd. Memory architecture of 3D array with improved uniformity of bit line capacitances
US8559231B2 (en) 2011-03-08 2013-10-15 Micron Technology, Inc. Sense operation in a stacked memory array device
KR20130088348A (ko) * 2012-01-31 2013-08-08 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자
US9111620B2 (en) 2012-03-30 2015-08-18 Micron Technology, Inc. Memory having memory cell string and coupling components
JP2014063556A (ja) * 2012-09-24 2014-04-10 Toshiba Corp 不揮発性半導体記憶装置
CN103928054B (zh) * 2013-01-15 2017-08-15 旺宏电子股份有限公司 一种包含叠层式存储器结构的存储器及其操作方法
US9214351B2 (en) 2013-03-12 2015-12-15 Macronix International Co., Ltd. Memory architecture of thin film 3D array
US9070442B2 (en) 2013-08-29 2015-06-30 Micron Technology, Inc. Memory devices with local and global devices at substantially the same level above stacked tiers of memory cells and methods
US9019768B1 (en) * 2013-10-24 2015-04-28 Macronix International Co., Ltd. Split page 3D memory array
CN104701321B (zh) * 2013-12-09 2017-12-08 旺宏电子股份有限公司 具有存储器阵列的集成电路及其操作方法
US11387245B2 (en) 2020-04-17 2022-07-12 Micron Technology, Inc. Electronic devices including pillars in array regions and non-array regions, and related systems and methods
US11723194B2 (en) 2021-03-05 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit read only memory (ROM) structure
TWI785764B (zh) * 2021-08-30 2022-12-01 旺宏電子股份有限公司 三維and快閃記憶體元件及其製造方法
US11903203B2 (en) 2021-08-30 2024-02-13 Macronix International Co., Ltd. 3D and flash memory device and method of fabricating the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888750B2 (en) 2000-04-28 2005-05-03 Matrix Semiconductor, Inc. Nonvolatile memory on SOI and compound semiconductor substrates and method of fabrication
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7112815B2 (en) 2004-02-25 2006-09-26 Micron Technology, Inc. Multi-layer memory arrays
US7177191B2 (en) * 2004-12-30 2007-02-13 Sandisk 3D Llc Integrated circuit including memory array incorporating multiple types of NAND string structures
US7776715B2 (en) 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7551466B2 (en) * 2006-02-23 2009-06-23 Micron Technology, Inc. Bit line coupling
US7633786B2 (en) 2006-04-18 2009-12-15 Micron Technology, Inc. Couplings within memory devices and methods
US7838864B2 (en) 2006-08-08 2010-11-23 Ovonyx, Inc. Chalcogenide switch with laser recrystallized diode isolation device and use thereof in three dimensional memory arrays
JP2008140912A (ja) 2006-11-30 2008-06-19 Toshiba Corp 不揮発性半導体記憶装置
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP5259242B2 (ja) * 2008-04-23 2013-08-07 株式会社東芝 三次元積層不揮発性半導体メモリ
US7838342B2 (en) * 2008-06-06 2010-11-23 Spansion Llc Memory device and method
KR20100059655A (ko) * 2008-11-25 2010-06-04 삼성전자주식회사 3차원 반도체 장치 및 그 동작 방법
US8148763B2 (en) * 2008-11-25 2012-04-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US20100187660A1 (en) 2009-01-26 2010-07-29 Sanh Tang Method To Create SOI Layer For 3D-Stacking Memory Array
US8198172B2 (en) 2009-02-25 2012-06-12 Micron Technology, Inc. Methods of forming integrated circuits using donor and acceptor substrates

Also Published As

Publication number Publication date
US8446767B2 (en) 2013-05-21
CN102959632B (zh) 2015-09-23
WO2012003224A3 (en) 2012-03-01
CN102959632A (zh) 2013-03-06
WO2012003224A2 (en) 2012-01-05
TW201212160A (en) 2012-03-16
US20120002477A1 (en) 2012-01-05

Similar Documents

Publication Publication Date Title
TWI429020B (zh) 記憶體及其形成
US9391082B2 (en) Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
US9147681B2 (en) Electronic systems having substantially vertical semiconductor structures
KR101688598B1 (ko) 3차원 반도체 메모리 장치
KR101543331B1 (ko) 메탈 소스 라인을 갖는 수직 구조의 비휘발성 메모리 소자의 제조방법
KR101549858B1 (ko) 수직 채널 구조의 플래쉬 메모리 소자
KR101916222B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
US7643345B2 (en) Semiconductor memory device which includes stacked gate having charge accumulation layer and control gate
US8378412B2 (en) Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
US8564046B2 (en) Vertical semiconductor devices
US20140087534A1 (en) Methods of manufacturing vertical structure nonvolatile memory devices
US10720447B2 (en) Integrated circuit memory devices having impurity-doped dielectric regions therein and methods of forming same
US9312266B2 (en) Memories with memory arrays extending in opposite directions from a semiconductor and their formation
US20110227141A1 (en) Non-volatile memory devices having vertical channel structures and related fabrication methods
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US7781822B2 (en) Nonvolatile semiconductor memory
US9070421B2 (en) Page buffer circuit and nonvolatile memory device having the same
JP5613203B2 (ja) 半導体装置