CN110911396A - 使用堆叠薄膜晶体管的双晶体管存储器单元 - Google Patents

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T·加尼
U·阿尔斯兰
T·W·拉乔伊
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Abstract

本文描述的是使用TFT作为存取和增益晶体管的双晶体管(2T)存储器单元。当2T存储器单元的一个或两个晶体管被实现为TFT时，这些晶体管可以设置在衬底上方的不同层中，从而实现堆叠架构。示例性2T存储器单元包括设置在衬底上方的第一层中的存取TFT，以及设置在衬底上方的第二层中的增益TFT，所述第一层在所述衬底和所述第二层之间(即，所述增益TFT堆叠在所述存取TFT上方的层中)。基于堆叠TFT的2T存储器单元允许具有给定占用面积的存储器阵列中的存储器单元的密度增大，或相反地，在给定存储器单元密度的情况下，减小存储器阵列的占用面积。

Description

使用堆叠薄膜晶体管的双晶体管存储器单元
背景技术
在处理器中，存储器对于执行许多功能至关重要。静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)是存储器技术的示例。
附图说明
通过以下结合附图的详细描述将容易理解实施例。为了便于描述，相似的附图标记标明相似的结构元件。在附图的图中，通过示例而非限制的方式示出了实施例。
图1是根据本公开内容的一些实施例的示例性集成电路(IC)器件的横截面图的示意图。
图2是根据本公开内容的一些实施例的具有两个堆叠的薄膜晶体管(TFT)的双晶体管(2T)存储器单元的示例性配置的示意图。
图3是根据本公开内容的一些实施例的实现具有两个堆叠TFT的多个2T存储器单元的存储器阵列的示例性配置的示意图。
图4A-4B是根据本公开内容的一些实施例的使用两个堆叠TFT实现2T存储器单元的示例性IC器件的截面(y-z和x-z)图。
图5A-5B是根据本文公开的任何实施例的晶圆和管芯的俯视图，晶圆和管芯包括利用堆叠TFT实现2T存储器单元的一个或多个存储器阵列。
图6是根据本文公开的任何实施例的IC器件的截面侧视图，该IC器件可以包括利用堆叠TFT实现2T存储器单元的一个或多个存储器阵列。
图7是根据本文公开的任何实施例的IC封装的截面侧视图，该IC封装可以包括利用堆叠TFT实现2T存储器单元的一个或多个存储器阵列。
图8是根据本文公开的任何实施例的IC器件组件的截面侧视图，该IC器件组件可以包括利用堆叠TFT实现2T存储器单元的一个或多个存储器阵列。
图9是根据本文公开的任何实施例的示例性计算设备的框图，该示例计算设备可以包括利用堆叠TFT实现2T存储器单元的一个或多个存储器阵列。
具体实施方式
概述
SRAM可以特别用于高速存储器应用。SRAM电路通常与逻辑电路嵌入到相同的管芯中，但也可以使用分立的SRAM管芯。对于嵌入式应用，SRAM可以与处理器构建在相同的管芯上，其中与互补金属氧化物半导体(CMOS)逻辑电路的兼容性可以实现成本降低。然而，典型的SRAM电路或单个存储器单元具有六个晶体管(6T)，因此大量生产是昂贵的。SRAM还需要频繁的刷新循环(refresh cycle)，这会消耗功率并产生热量。
作为SRAM的替代品，DRAM可以用于某些应用。DRAM没有6T SRAM那么快，但成本较低，需要不太频繁的刷新循环。DRAM单元将存储器状态存储在电容器中，因此为了获得最佳性能，DRAM建立在单独的管芯上，针对该单独的管芯优化了电容器的设计。利用单独的管芯，DRAM可以使用可用于DRAM的最佳或最低成本技术制造，而无需考虑逻辑电路。然而，仍存在高的截止状态泄漏，限制了相应存储器单元的保持时间。因此，需要恒定的刷新循环来保持存储在存储器中的状态。刷新循环需要功率，因此传统DRAM也需要恒定功率并产生相当大的热量。为了减少截止状态泄漏并缩小感测电路所需的面积，可以在DRAM架构中使用2T存储器增益单元。
一些存储器设备可以被认为是“独立”设备，因为它们被包括在不包括计算逻辑(例如，用于执行处理操作的晶体管)的芯片中。其他存储器设备可以与计算逻辑一起被包括在芯片中，并且可以被称为“嵌入式”存储器设备。使用嵌入式存储器来支持计算逻辑可以通过使存储器和计算逻辑更紧密地在一起并消除增加延迟的接口来提高性能。本公开内容的各种实施例涉及嵌入式和独立存储器阵列，以及相应的方法和设备。
标准2T存储器单元包括两个晶体管，其通常被称为“存取晶体管”和“增益晶体管”。每个晶体管是具有两个源极/漏极(S/D)端子和栅极端子的三端子器件(在下文中，术语“端子”和“电极”可互换使用)。存取晶体管的两个S/D端子中的第一个耦合到增益晶体管的栅极端子，而第二S/D端子耦合到写入位线(WBL)，存取晶体管的栅极端子耦合到写入字线(WWL)。增益晶体管的S/D端子中的第一个耦合到读取字线(RWL)，第二个耦合到读取位线(RBL)。这种存储器单元的存储器状态或位值(即逻辑“1”或“0”)由表示位值的电荷表示，存储在增益晶体管的栅极端子和存取晶体管的第一S/D端子之间(即，耦合到)的所谓的“储存节点”中的有意或寄生电容中。存取晶体管用于编程2T存储器单元中的位值(即，通过在储存节点中存储指示位值的电荷将位值写入存储器单元)，因此也可称为“写入晶体管”。增益晶体管用于读取2T存储器单元(即，确定存储在存储器单元中的位值)，因此也可称为“读取晶体管”。因为2T存储器单元可以用少至两个晶体管来制造，它可以在相同的工艺技术中提供比SRAM更高的密度和更低的待机功率。
传统上，各种2T存储器单元利用存取和增益晶体管实现，存取和增益晶体管是在半导体衬底的最上层中实现的前段制程(FEOL)、基于逻辑进程的晶体管。使用标准逻辑晶体管作为2T存储器单元的存取和增益晶体管产生了几个挑战。
一个挑战涉及这种晶体管的泄漏，即当存取晶体管处于“截止”状态时在存取晶体管的源极和漏极之间流动的电流。由于在微缩技术中减小逻辑晶体管的泄漏是困难的，因此在先进技术节点(例如，10纳米(nm)、7nm、5nm和更小)中实现2T存储器单元可能是具有挑战性的。特别地，假设在一定的晶体管泄漏的情况下，2T存储器单元的尺寸应足够大，以便可以存储足够的电荷以满足相应的刷新时间。然而，减小电子部件尺寸的持续期望决定了存储器阵列的宏区域不断减小，限制了允许给定存储器单元的顶部区域(即，占用面积)的大小。
与在2T存储器单元中使用逻辑晶体管相关联的另一挑战涉及存取晶体管的第一S/D电极与增益晶体管的栅电极之间的距离。即，使用实现为FEOL晶体管的逻辑晶体管无助于减小所述距离，减小所述距离在减少寄生路径和提供2T存储器单元的保持时间改进方面是有利的。
另一个挑战在于，在给定衬底的可用表面积的情况下，在该区域中仅可形成如此多的FEOL晶体管，极大地限制了存储器阵列的2T存储器单元的密度。
本公开内容的实施例可以改进至少一些上述挑战和问题。与上述FEOL方法相反，本公开内容的各种实施例提供2T存储器单元、阵列以及相关联的方法和设备，其使用TFT作为2T存储器单元的存取和增益晶体管中的至少一个但优选地两者。TFT是一种特殊类型的场效应晶体管，通过在可以是非导电层的支撑层(或简称为“支撑”)上方沉积有源半导体材料的薄膜，以及介电层和金属触点而制成。至少一部分有源半导体材料形成TFT的沟道。这与传统的非TFT FEOL逻辑晶体管不同，其中有源半导体沟道材料通常是半导体衬底的一部分，例如硅晶圆的一部分。
使用TFT作为2T存储器单元的存取和增益晶体管提供了几个优点，并实现了传统FEOL逻辑晶体管无法实现的独特架构。一个优点是TFT可以具有比逻辑晶体管低得多的泄漏，从而允许放宽与放置在2T存储器单元上的大电荷储存相关的要求。此外，存取和增益TFT都可以移动到高级CMOS工艺的后段制程(BEOL)层/堆叠，这减少了存储器阵列的占用面积，并为用于嵌入式存储器应用的FEOL逻辑晶体管留下了更多空间。
此外，在将2T存储器单元的一个或两个晶体管实现为TFT时，这些晶体管可以设置在衬底上方的不同层中(即，可以在衬底上方的不同层中设置单元的不同部分)，从而实现堆叠架构。在本上下文中，术语“上方”是指更远离IC器件的衬底或FEOL，而术语“下方”是指更靠近IC器件的衬底或FEOL。
根据本公开内容的一个方面，在衬底上方提供2T存储器单元，其中TFT用作在衬底上方的不同层中彼此堆叠的存储器单元的存取和增益晶体管。具体地，示例性2T存储器单元包括设置在衬底上方的第一层中的存取TFT，以及设置在衬底上方的第二层中的增益TFT，第一层在衬底和第二层之间(即，第二层在第一层上方，即增益TFT堆叠在存取TFT上方的层中，因此，这种存储器单元的存取和增益TFT可以称为“堆叠”TFT)。
在各种实施例中，使用堆叠TFT的2T存储器单元可以提供以下优点中的一个或多个。
使用两个堆叠TFT而不是FEOL逻辑(即，非薄膜)晶体管，允许将通过减小存取晶体管的S/D与增益晶体管的栅极之间的距离消除寄生路径、存取晶体管的低泄漏、以及增益晶体管的栅极的低泄漏相结合，这可以提供存储器单元的保持时间的改进。
在一些实施例中，存取TFT的第一S/D电极可以利用单过孔工艺连接到增益TFT的栅电极，这在简化制造方面可能是有益的。然而，可能存在其他架构，其中存取TFT的第一S/D电极可以通过比单过孔工艺更复杂的方式连接到增益TFT的栅电极。
由于储存节点与增益晶体管的栅极之间的距离减小，在存取晶体管上方的层中堆叠增益晶体管可以在面积效率和减小储存节点的非预期泄露路径的可能性方面提供优点。例如，如本文所述的堆叠的基于TFT的2T存储器单元架构可以允许显著增大具有给定占用面积的存储器阵列中的2T存储器单元的密度(该占用面积被定义为衬底平面或者平行于衬底平面的平面中的面积，即本公开内容的附图中所示的示例坐标系的xy平面)，或者相反地，允许在给定的存储器单元密度的情况下显著减小存储器阵列的占用面积。
此外，根据本公开内容的至少一些实施例，通过在上部金属层(即，在BEOL层中)中嵌入至少一些但优选全部的2T存储器单元的基于TFT的存取和增益晶体管，控制存储器操作的外围电路可以隐藏在存储器区域下方，以实质上减小存储器宏阵列(即，减小占用面积)。其他嵌入式存储器设计的外围电路占总存储器宏面积的很大百分比，因此将外围电路移动到存储器阵列下方可以显著减小存储器占用面积。
例如，可以使用本文所述的具有堆叠TFT的2T存储器单元来解决基于逻辑晶体管(例如，FEOL)的嵌入式DRAM(eDRAM)技术的缩放挑战，并且在高级CMOS工艺中实现高密度嵌入式存储器。其他技术效果将依据此处描述的各种实施例而显而易见。
本公开内容的系统、方法和设备各自具有几个创新方面，其中没有一个方面单独负责本文公开的所有期望属性。在下面的说明和附图中阐述了本说明书中描述的主题的一个或多个实施方式的细节。
虽然本文提供的一些说明参考了利用垂直存取TFT和底栅控制水平增益TFT的2T存储器单元，但是本公开内容的实施例不仅限于各个TFT的这些架构，并且包括用于具有各种其他架构或不同架构的混合的不同存储器单元的存取和增益TFT。例如，在各种实施例中，本文描述的基于堆叠TFT的2T存储器单元的各层的任何存取或增益TFT可以包括底栅控制TFT、顶栅控制TFT、垂直TFT、纳米线TFT等，所有这些都在本公开内容的范围内。此外，使用术语“基于堆叠TFT的存储器”来指代包括使用如本文所述的堆叠TFT的2T存储器单元的特定IC器件，但并不排除IC器件包括除了存储器之外的其他类型的器件，或者除了使用堆叠TFT的2T存储器单元之外的其他类型的存储器单元。例如，在一些实施例中，本文描述的基于堆叠TFT的存储器件还可以包括任何层中的SRAM存储器单元。
在以下详细描述中，可以使用本领域技术人员通常采用的术语来描述说明性实施方式的各个方面，以将其工作的实质传达给本领域其他技术人员。例如，术语“连接”表示相连的物体之间的直接电气或磁性连接，没有任何中间设备，而术语“耦合”表示相连的物体之间的直接电气或磁性连接，或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”表示一个或多个无源和/或有源部件，其被布置成彼此协作以提供期望的功能。如本文所使用的，存储器单元的“逻辑状态”(可替换地，“状态”或“位”值)可以指代单元可以具有的有限数量的状态之一，例如，逻辑状态“1”和“0”，每个状态由存储在单元的储存节点中的不同电荷或电荷范围表示，而“读取”和“写入”存储器存取或操作分别指代确定/感测存储器单元的逻辑状态和编程/设置存储器单元的逻辑状态。
如果在本文中使用，术语“氧化物”、“碳化物”、“氮化物”等指代分别含有氧、碳、氮等的化合物，术语“高k电介质”指代具有比氧化硅更高的介电常数(k)的材料，而术语“低k电介质”指代具有比氧化硅低的k的材料。术语“基本上”、“靠近”、“大约”、“接近”和“约”通常指代在基于如本文所述的特定值的上下文或本领域已知的目标值的+/-20％内。类似地，指示各种元件的取向的术语，例如“共面”、“垂直”、“正交”、“平行”或元件之间的任何其他角度，通常指代在基于如本文所述的特定值的上下文或本领域已知的目标值的+/-5-20％内。
本文使用的术语“在……上方”、“在……下方”、“在……之间”和“在……上”指代一个材料层或部件相对于其他层或部件的相对位置。例如，设置在另一层上方或下方的一层可以与另一层直接接触，或者可以具有一个或多个中间层。此外，设置在两层之间的一层可以与所述两层直接接触，或者可以具有一个或多个中间层。相反，第二层“上”的第一层与第二层直接接触。类似地，除非另有明确说明，否则设置在两个特征之间的一个特征可以与相邻特征直接接触，或者可以具有一个或多个中间层。
出于本公开内容的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开内容的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)、或(A、B和C)。当参考测量范围使用时，术语“在……之间”包括测量范围的端值。如本文所用，表示法“A/B/C”表示(A)、(B)和/或(C)。
使用短语“在一个实施例中”或“在实施例中”的描述可以各自指代相同或不同实施例中的一个或多个。此外，关于本公开内容的实施例使用的术语“包括”、“包含”、“具有”等是同义的。本公开内容可以使用基于透视的描述，例如“上方”、“下方”、“顶部”、“底部”和“侧面”；这些描述用于有助于讨论，并不旨在限制所公开实施例的应用。附图不一定按比例绘制。除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同的对象，仅仅表示引用了相同对象的不同实例，并且不旨在暗示如此描述的对象必须在时间上、空间上、排序中或以任何其他方式处于给定的序列中。
在以下具体实施方式中，参考形成其一部分的附图，并且其中通过图示的方式示出了可以实践的实施例。应该理解，可以使用其他实施例，在不脱离本公开内容的范围的情况下，可以进行结构或逻辑上的改变。因此，以下具体实施方式不应被视为具有限制性意义。为方便起见，如果存在用不同字母标明的图集合，例如，图4A-4B，这样的集合在本文可以无字母地被称为例如“图4”。
在附图中，可以以精确的直角和直线示出本文描述的各种设备和组件的示例性结构的一些示意图，但是应该理解，这样的示意图可能不反映实际的工艺限制，当使用例如扫描电子显微镜(SEM)图像或透射电子显微镜(TEM)图像检查本文所述的任何结构时，实际的工艺限制可能导致特征看起来不那么“理想”。在这种真实结构的图像中，也可能看到可能的加工缺陷，例如，材料的非完美直边、锥形过孔或其他开口、角的无意倒圆或不同材料层厚度的变化、结晶区域内的偶尔的螺旋位错、边缘位错或组合位错，和/或单个原子或原子集群的偶尔位错缺陷。可能存在此处未列出的但在器件制造领域中是常见的其他缺陷。
可以以最有助于理解所要求保护的主题的方式将各种操作依次描述为多个离散动作或操作。然而，描述的顺序不应被解释为暗示这些操作必须依赖于顺序。特别地，这些操作可能不按呈现顺序执行。所描述的操作可以以与所描述的实施例不同的顺序执行。可以执行各种附加操作，和/或在另外的实施例中可以省略所描述的操作。
本文描述的具有堆叠TFT的各种2T存储器单元布置可以在与IC相关联的一个或多个部件中实现或与之相关联，和/或可以在各种这样的部件之间实现。在各种实施例中，与IC相关联的部件包括例如晶体管、二极管、电源、电阻器、电容器、电感器、传感器、收发机、接收机、天线等。与IC相关联的部件可以包括安装在IC上的部件，或那些连接到IC的部件。IC可以是模拟的或数字的，并且可以用于许多应用中，例如微处理器、光电子器件、逻辑块、音频放大器等，这取决于与IC相关的部件。IC可以用作芯片组的一部分，用于在计算机中执行一个或多个相关功能。
示例性架构考虑
图1提供了根据本公开内容的一些实施例的示例性IC器件(例如，芯片)100的截面图的示意图。图1示出了具有轴x-y-z的示例性坐标系105，使得可以参考该坐标系描述图1(以及在一些后续图中)中所示的各个平面，例如，图1中所示的视图在y-z平面中，如用图1的左下角所示的y轴和z轴所指示的。坐标系105未在后续图中示出，以免使附图混乱。
IC器件100可以被称为“基于堆叠TFT的2T存储器单元布置”100，因为如下所述，它将包括具有包括图1中所示的至少两个不同层的不同部分(例如，存取TFT和增益TFT)的基于TFT的2T存储器单元。
如图1所示，IC器件100可以包括FEOL 110，其包括大多数的用于驱动和控制逻辑IC的各种逻辑层、电路和器件。同样如图1所示，IC器件100还包括BEOL120，其在本公开内容的一个实施例的示例图中包括九个金属互连层：金属1(M1)层125、金属2(M2)层130、金属3(M3)层135、金属4(M4)层140、金属5(M5)层145、金属6(M6)层150、金属7(M7)层155、金属8(M8)层160和金属9(M9)165。尽管图1中示出了九个金属互连层，但在各种实施例中，IC器件100可以包括任何其他数量的两个或多个这样的金属互连层。BEOL 120的各种金属层可以用于互连FEOL 110的各种输入和输出，并且根据本公开内容的实施例，可以用于容纳如本文所述的基于堆叠TFT的2T存储器单元的不同部分。
一般而言，BEOL 120的每个金属层，例如，图1中所示的层M1-M9中的每一个，可以包括过孔部分和沟槽/互连部分。通常，金属层的沟槽部分位于过孔部分上方，其在后续附图的一些截面图中示出，但是在其他实施例中，沟槽部分可以设置在BEOL 120的任何给定金属层的过孔部分下方。金属层的沟槽部分可以被配置用于沿着在xy平面中(例如，在x或y方向上)延伸的金属线(有时也称为“沟槽”)传输信号和电力，而金属层的过孔部分可以被配置用于通过在z方向上延伸的金属过孔传输信号和电力，例如，传输到上方或下方的任何相邻金属层。因此，过孔将金属结构(例如，金属线或过孔)从一个金属层连接到相邻金属层的金属结构。虽然被称为“金属”层，但是BEOL 120的各个层，例如图1中所示的层M1-M9，，仅包括导电金属的某些图案，例如铜(Cu)或铝(Al)，或金属合金，或更一般地，导电材料的图案，形成在诸如层间电介质(ILD)的绝缘介质中。绝缘介质可以包括任何合适的ILD材料，例如氧化硅、氮化硅、氧化铝和/或氮氧化硅。
同样如图1所示，IC器件100可以进一步分为存储器阵列190和存储器外围电路180。存储器外围电路180可以构建在FEOL 110和BEOL 120的较低金属层中，例如M1-M4层，用以控制(例如，存取(读/写)、存储、刷新)存储器阵列190的存储器单元。存储器阵列190可以包括使用本文所述的堆叠TFT的2T存储器单元，其构件在BEOL 120的较高金属层中，例如，在M5-M9层中。这样，存储器阵列190可以包括低泄漏存取和增益TFT、电容器，以及字线和位线，构成具有堆叠TFT的2T存储器单元，如下面更详细描述的。
与将存储器控制电路定位在与存储器阵列相同的层中但位于除存储器阵列之外的IC的不同宏(或x-y)区域(例如在存储器的外围)中的其他存储器设计相比，IC器件100可以有利地将存储器外围电路180定位在存储器阵列190下方(例如，基本上在相同的x-y区域中)，从而在完成的IC中节省有价值的x-y区域。更详细地，IC器件100可以将基于堆叠TFT的2T存储器单元嵌入各种较高金属层中，例如图1中所示的M5、M6、M7、M8和M9层。例如，M5-M7层可以包含多个2T存储器单元中的一个或多个的存取TFT，而M7-M9层可以包含多个2T存储器单元中的一个或多个的增益TFT。在各种实施例中，耦合到不同存储器单元的存取和/或增益TFT的位线和字线可以设置在与这种TFT相同或不同的金属层中。
在IC器件100的其他实施例中，存储器外围电路180和存储器阵列190可以占用BEOL 120中的其他数量和/或其他金属层，而不是图1的示例中所示的。在IC器件100的其他实施例中，存储器外围电路180和存储器阵列190的至少一部分可以占用BEOL 120中的相同金属层中的一个或多个。在IC器件100的一些实施例中，可以在BEOL 120中的相同的一个或多个金属层中设置存储器外围电路180和存储器阵列190。
在一些实施例中，给定行或列中的不同存储器单元中的存取和增益TFT的各端子可以连接到下面的连续金属线，例如基于铜(Cu)的金属线，其与在IC器件100的下(例如，FEOL)部中形成的金属线相比，可以提供低得多的电阻。连续金属线可以用作存储器阵列190的写入字线(WWL)，读取字线(RWL)，写入位线(WBL)和/或读取位线(RBL)，并且可以被包括诸如氮化硅、碳化硅等的电介质层的扩散阻挡或扩散阻挡层覆盖，其中过孔填充有金属扩散阻挡膜，如氮化钽(TaN)、钽(Ta)、氮化锆钛(例如TiXZr1-XN，例如X＝0.53)、氮化钛(例如TiN)、钛钨(TiW)等。金属层可以覆盖扩散阻挡膜填充的过孔，其将铜(Cu)线电连接到存取和增益TFT的相应端子，扩散阻挡膜防止或有助于防止铜(Cu)从线扩散或迁移到IC器件100的其余部分。形成存取TFT和增益TFT中的每一个的沟道层的有源薄膜层(例如，铟镓锌氧化物(IGZO))以及薄膜层上方的存取和增益TFT的其他端子可以使用上面的金属层。源极和漏极端子之间的空间决定了给定TFT的栅极长度。
图2是根据本公开内容的一些实施例的具有两个堆叠TFT的2T存储器单元200的示例性配置的示意图。如图2所示，存储器单元200包括第一晶体管210和第二晶体管220。第一晶体管210和第二晶体管220中的每一个可以实现为TFT。此外，第二晶体管220可以设置在第一晶体管210上方的BEOL层中，从而实现堆叠架构，在图4的截面图中更详细地示出。
如图2所示，第一晶体管210包括第一S/D电极211、第二S/D电极212和栅电极213，类似地，第二晶体管220包括第一S/D电极221、第二S/D电极222和栅电极223。如图2进一步所示，第一晶体管210的第一S/D电极211经由储存节点230耦合到第二晶体管220的栅电极223；第一晶体管210的第二S/D电极212耦合到写入位线(WBL)214；第一晶体管210的栅电极213耦合到写入字线(WWL)215；第二晶体管220的第一S/D电极221耦合到读取字线(RWL)225；第二晶体管220的第二S/D电极222耦合到读取位线(RBL)224。因此，第一晶体管210是存取晶体管，第二晶体管220是增益晶体管。
存储器单元200的存储器状态或位值(即逻辑“1”或“0”)可以由指示位值的电荷表示，电荷存储在增益晶体管220的栅电极223和存取晶体管210的第一S/D电极211之间(即，耦合到)的储存节点230的寄生电容中。图2还示出了在一些实施例中，存储器单元200还可以包括可选的电容器232，其也可以用于存储表示位值的电荷，即，在存储器单元200的一些实施例中，电容器232可以是用作代替储存节点230或者除储存节点230之外的储存节点，其中电容器232上的电容指示存储器单元200的存储器状态。电容器232可以具有耦合到存取晶体管210的第一电极211和/或储存节点230的第一电容器电极，并且具有耦合到电容器板线(PL)234的第二电容器电极。在一些实施例中，电容器232可以实现为三维金属-绝缘体-金属(MIM)电容器。
众所周知，源极和漏极端子在晶体管中是可互换的(因此，有时使用表示法“S/D”端子，表示源极和漏极端子的可互换性)。因此，虽然此处可以参考存取晶体管210的第一S/D电极211和增益晶体管220的第一S/D电极221作为相应的源极端子，并且存取晶体管210的第二S/D电极212和增益晶体管220的第二S/D电极222作为相应的漏极端子来呈现一些示例和图示，但在其他实施例中，可以反转存取和/或增益晶体管的任何S/D端子。
图3是根据本公开内容的一些实施例的实现具有两个堆叠TFT的多个2T存储器单元(即实现多个存储器单元200)的存储器阵列300的示例性配置的示意图。存储器阵列300可以是IC器件100的存储器阵列190的示例性实施方式。图3示出了如上所述的多个存储器单元200，按行和列布置，其中如上所述的存储器单元200的不同实例在图3中示出为存储器单元200-11、200-12、200-21和200-22。如图3所示，存储器单元200-11和200-12可被视为形成第一行，存储器单元200-21和200-22可被视为形成第二行，存储器单元200-11和200-21可被视为形成第一列，存储器单元200-12和200-22可被视为形成第二列。仅针对存储器单元200-11而没有针对图3中所示的其他存储器单元200以附图标记标记了存取晶体管210和增益晶体管220的各个端子以及可选的电容器232，以免使图混乱。对于其他存储器单元，晶体管端子的示例性名称仅用标记“S”(源极端子)，“D”(漏极端子)和“G”(栅极端子)示出，并且可选电容器232用标记“COB”示出。对于存储器阵列300的所有存储器单元，关于图2的存储器单元200提供的描述是适用的，并且为了简洁起见，此处不再重复。
图3进一步示出，在各种实施例中，存储器阵列300内的一些存储器单元200的存取和增益晶体管的一些端子可以耦合到公共/共享字线或位线，现在将描述其不同实例。
在一些实施例中，给定行的存储器单元的存取晶体管的栅极端子可以耦合到公共写入字线，如图3所示，第一行的存储器单元200-11和200-12的存取晶体管的栅极端子耦合到公共第一写入字线(WWL1)，公共第一写入字线(WWL1)然后可以耦合到第一WWL驱动器(WWL驱动器1)，并且如图3中进一步所示，第二行的存储器单元200-21和200-22的存取晶体管的栅极端子耦合到公共第二写入字线(WWL2)，公共第二写入字线(WWL2)然后可以耦合到第二WWL驱动器(WWL驱动器2)。因此，图3的存储器阵列300中所示的WWL1是图2中针对存储器单元200-11和200-12中的每一个所示的WWL 215的示例，而图3的存储器阵列300中所示的WWL2是图2中针对存储器单元200-21和200-22中的每一个所示的WWL 215的示例。
在一些实施例中，给定行的存储器单元的增益晶体管的源极端子可以耦合到公共读取字线，如图3所示，第一行的存储器单元200-11和200-12的增益晶体管的源极端子耦合到公共第一读取字线(RWL1)，公共第一读取字线(RWL1)然后可以耦合到第一RWL驱动器(RWL驱动器1)，并且如图3中进一步所示，第二行的存储器单元200-21和200-22的增益晶体管的源极端子耦合到公共第二读取字线(RWL2)，公共第二读取字线(RWL2)然后可以耦合到第二RWL驱动器(RWL驱动器2)。因此，图3的存储器阵列300中所示的RWL1是图2中针对存储器单元200-11和200-12中的每一个所示的RWL 225的示例，而图3的存储器阵列300中所示的RWL2是图2中针对存储器单元200-21和200-22中的每一个所示的RWL 225的示例。
在一些实施例中，给定列的存储器单元的存取晶体管的漏极端子可以耦合到公共写入位线，如图3所示，第一列的存储器单元200-11和200-21的存取晶体管的漏极端子耦合到公共第一写入位线(WBL1)，公共第一写入位线(WBL1)然后可以耦合到第一输入/输出(IO)电路(WIO 1)，并且如图3中进一步所示，第二列的存储器单元200-12和200-22的存取晶体管的漏极端子耦合到公共第二写入位线(WBL2)，公共第二写入位线(WBL2)然后可以耦合到第二IO电路(WIO 2)。因此，图3的存储器阵列300中所示的WBL1是图2中针对存储器单元200-11和200-21中的每一个所示的WBL 214的示例，而图3的存储器阵列300中所示的WBL2是图2中针对存储器单元200-12和200-22中的每一个所示的WBL 214的示例。
在一些实施例中，给定列的存储器单元的增益晶体管的漏极端子可以耦合到公共读取位线，如图3所示，第一列的存储器单元200-11和200-21的增益晶体管的漏极端子耦合到公共第一读取位线(RBL1)，公共第一读取位线(RBL1)然后可以耦合到第一IO电路(RIO1)，例如，感测放大器，并且如图3中进一步所示，第二列的存储器单元200-12和200-22的增益晶体管的漏极端子耦合到公共第二读取位线(RBL2)，公共第二读取位线(RBL2)然后可以耦合到第二IO电路(RIO 2)，例如，感测放大器。因此，图3的存储器阵列300中所示的RBL1是图2中针对存储器单元200-11和200-21中的每一个所示的RBL 224的示例，而图3的存储器阵列300中所示的RBL2是图2中针对存储器单元200-12和200-22中的每一个所示的RBL 224的示例。
图3中所示的存储器阵列300还示出了当可选电容器232包括在存储器单元200中时，未耦合到存储器单元的储存节点的电容器232的电极可以耦合到板电压发生器线，其可以在给定列的存储器单元之间共享：图3示出了第一列的存储器单元200-11和200-21的这种电容器电极耦合到第一板线(PL1；也可互换地称为“电容器的顶板”或“PCT”)，第一板线然后可以耦合到第一PL电压发生器(PLV发生器1)，并且进一步示出第二列的存储器单元200-12和200-22的这种电容器电极耦合到第二板线(PL2)，第二板线(PL2)然后可以耦合到第二PL电压发生器(PLV发生器2)。因此，图3的存储器阵列300中所示的PL1是图2中针对存储器单元200-11和200-21中的每一个所示的PL 234的示例，而图3的存储器阵列300中所示的PL2是图2中针对存储器单元200-12和200-22中的每一个所示的PL234的示例。
同样，如上所述，现在图3中所示的存储器单元200的源极和漏极名称在其他实施例中可以颠倒。此外，“行”和“列”的名称仅仅是就如何寻址存储器阵列300的不同存储器单元200而不是在给定设计中如何实际布设存储器单元200而言的。当然，图3中所示的行数和列数纯粹是说明性的，在其他实施例中，可以使用任意数量的行和列，每个行和列包含任意数量的一个或多个存储器单元200。从图3中看不到的是存储器阵列300的每个存储器单元200可以包括两个堆叠TFT，其分别实现存取和增益晶体管。具体地，存储器阵列300的各存储器单元200的存取晶体管可以在衬底上方的第一xy平面中实现，并且存储器阵列300的各存储器单元200的增益晶体管可以在堆叠在第一平面上方的衬底上方的第二xy平面中实现，一起形成存储器单元200的三维阵列，不仅在xy平面中延伸而且在z方向上延伸，因为不同的xy平面阵列上下堆叠，例如，存储器阵列300的不同存储器单元200的增益晶体管的阵列堆叠在存储器阵列300的不同存储器单元200的存取晶体管的阵列上方(即，处于不同的z高度)。虽然没有具体示出，但是在其他实施例中，附加存储器单元200的附加xy平面阵列或其他器件可以堆叠在存储器阵列300的顶部和底部阵列的下方或上方。
图4A-4B是根据本公开内容的一些实施例的使用两个堆叠TFT实现2T存储器单元的示例性IC器件400的截面(y-z和x-z)图。IC器件400是IC器件100的示例，其示出了存储器阵列190的存储器单元200的两个示例。图4A-4B示出了参考图3的存储器阵列300描述的一些公共/共享线。即，图4A示出了共享公共WBL的两个存储器单元200(例如，存储器阵列300的存储器单元200-11和200-21，在这种情况下，图4A中所示的WBL是图3中所示的WBL1，或者，存储器阵列300的存储器单元200-12和200-22，在这种情况下，图4A中所示的WBL是图3中所示的WBL2)。另一方面，图4B示出了共享公共RWL的两个存储器单元200(例如，存储器阵列300的存储器单元200-11和200-12，在这种情况下，图4B中所示的RWL是图3中所示的RWL1，或者存储器阵列300的存储器单元200-21和200-22，在这种情况下，图4B中所示的RWL是图3中所示的RWL2)。在图4A-4B中，来自先前附图的附图标记旨在示出类似或相似的元件，因此，为了简洁起见，不再重复其描述。在图4A-4B的描述中提到的许多元件在这些图中用不同的图案表示，以免使附图混乱，在这些图的底部(用虚线矩形包围)的图例示出附图标记和图案之间的对应关系。
图4A和4B都示出了FEOL 110和各BEOL 120金属层，其中没有具体示出下BEOL层(用三个点示出了FEOL 110和BEOL 120之间在图中的断裂)，而仅示出上层M5-M9。在一些金属层中示出的附图标记452示出了绝缘材料，其中设置了用于提供电连接的金属线和过孔，其中绝缘材料452可以是例如本文所述的任何ILD材料，例如氧化硅、氮化硅、氧化铝和/或氮氧化硅。图4A和4B中的每一个还示出了不同金属层之间的蚀刻停止层454，设置在FEOL110中的示例性逻辑器件456，例如，示例性FEOL晶体管或其他FEOL器件，以及各种金属互连458(标记为具有相应数字的M或V，指示其中实现给定金属互连458的BEOL 120的层之一，例如“M5”表示在BEOL 120的M5层中实现的金属互连458等)。
在一些实施例中，可以为堆叠TFT 2T存储器阵列190定制存储器单元200所在的金属层以及相关的制造技术(相比于存储器阵列190外部进行的这些金属层的制造)，以考虑存储器阵列190中的专用结构。例如，在一些实施例中，与存储器阵列190外部的其余金属层相比，存储器单元200所在的金属层可以使用不同的金属，例如氮化钛(例如，TiN)或钨(W)。在一些实施例中，相同的金属(例如，铜)可用于存储器阵列190内部和外部的给定金属层。无论用于实现本文所述的各种字线、位线和储存节点230的金属的选择如何，在各种实施例中，这些结构的尺寸可以进一步从相应层的其余部分的尺寸修改，例如，以减小其中一些结构的电容。
图4A和4B中的每一个示出了存储器单元200的底部TFT(即，与顶部TFT，即增益TFT220相比，在BEOL 120的下层中实现的存取TFT 210)被实现为垂直TFT，而存储器单元的顶部TFT(即，增益TFT 220)被实现为水平底栅控制TFT的实施例，但是如本文所述的以堆叠架构布置的底部和顶部TFT的其他架构也是可能的并且在本公开内容的范围内。在图4A和4B中，仅针对存储器单元200之一显示了示出存取TFT 210、增益TFT220和可选电容器232的标记，即针对这些图中的每一个的左侧所示的存储器单元，以免使附图混乱。
图4A中所示的垂直虚线404可以表示位于线的一侧(在图4A的示例中，在线404的右侧)的堆叠2T TFT存储器阵列190的部件的实施例与位于线的另一侧(在图4A的示例中，在线404的左侧)的常规逻辑IC的部件之间的假想边界。在其他实施例中，常规逻辑IC的部件可以在存储器阵列190下方实现，即，在图4A中所示的FEOL 110和下BEOL 120层中实现。
在图4A中，在线404的右侧，示例性堆叠TFT 2T存储器阵列示出了两个2T堆叠TFT存储器单元，例如，上述存储器阵列300的存储器单元200-11和200-21。图4A中所示的每个存储器单元包括位于底部的存取TFT210和堆叠在存取TFT 210上方的BEOL 120的一层或多层中的增益TFT202。具体地，对于每个存取TFT 210，图4A示出了实现图2和3中所示的源电极211的两个不同实例的源电极411，实现图2和3中所示的漏电极212的两个不同实例的漏电极412，实现图2和3中所示的栅电极213的两个不同实例的栅电极413。对于每个存取TFT210，图4A进一步示出了TFT沟道材料402和栅极电介质406。用于图4A中所示的增益TFT 220的这些元件的图案相同，表示相同或类似的材料组可以用于2T存储器单元200的顶部和底部TFT。即，对于每个增益TFT 220，图4A示出了实现图2和3中所示的源电极221的两个不同实例的源电极411，实现图2和3中所示的漏电极222的两个不同实例的漏电极412，实现图2和3中所示的栅电极223的两个不同实例的栅电极413，以及TFT沟道材料402和栅极电介质406。
TFT沟道材料402可以由半导体材料系统构成，包括例如N型或P型材料系统。在一些实施例中，TFT沟道材料402可以包括高迁移率氧化物半导体材料，例如氧化锡、氧化锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、IGZO、氧化镓、氮氧化钛、氧化钌或氧化钨。通常，TFT沟道材料402可以包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氧氮化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、IGZO、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨、N-或P-型非晶硅或多晶硅、锗、砷化铟镓、硅锗、氮化镓、铝氮化镓、亚磷酸铟和黑磷中的一种或多种，它们中的每一种都可以掺杂有镓、铟、铝、氟、硼、磷、砷、氮、钽、钨和镁等中的一种或多种。特别地，TFT沟道材料402可以由薄膜材料形成。一些这样的材料可以在相对低的温度下沉积，这允许在施加在后端制造上的热预算内沉积它们，以避免损坏诸如FEOL 110的前端部件。在一些实施例中，TFT沟道材料402可以具有约5和30纳米之间的厚度，包括其中的所有值和范围。
存取TFT 210和增益TFT 220的S/D电极可以包括任何合适的导电材料、合金或多个导电材料的叠层。在一些实施例中，存取TFT 210和增益TFT 220的S/D电极可以包括一种或多种金属或金属合金，其中金属例如是铜、钌、钯、铂、钴、镍、铪、锆、钛、钽、铝、氮化钽、氮化钛、钨、掺杂硅、掺杂锗，或这些的合金和混合物。在一些实施例中，存取TFT 210和增益TFT 220的S/D电极可以包括一种或多种金属的一种或多种导电合金、氧化物或碳化物。在一些实施例中，存取TFT 210和增益TFT 220的S/D电极可以包括掺杂半导体，例如掺杂有N型掺杂剂或P型掺杂剂的硅或另一半导体。金属可以提供更高的导电性，而掺杂半导体在制造期间更易于图案化。在一些实施例中，存取TFT 210和增益TFT 220的S/D电极可以具有在约2纳米和1000纳米之间的厚度(即，沿图中所示的示例性坐标系的z轴测量的尺寸)，优选地，在约2纳米和100纳米之间。
可以为存取TFT 210和增益TFT 220中的每一个提供栅极电介质406，以分离(即，位于其间)TFT沟道材料402和相应的栅电极413。在各种实施例中，栅极电介质406可以包括一种或多种高k电介质材料，并且可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌的元素。可以在栅极电介质406中使用的高k材料的示例可以包括但不限于氧化铪、硅氧化铪、氧化镧、氧化镧铝、氧化锆、硅氧化锆、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽、硅氧化钽、钽酸钪铅和铌酸锌铅。在一些实施例中，可以在制造存取TFT 210和/或增益TFT 220期间在栅极电介质406上执行退火工艺，以改善栅极电介质406的质量。在一些实施例中，栅极电介质406可以具有约0.5纳米和3纳米之间的厚度，包括其中的所有值和范围，例如，在约1和3纳米之间，或在约1和2纳米之间。
在一些实施例中，栅极电介质406可以是多层栅极电介质，例如，它可以包括一层中的任何高k电介质材料和IGZO层。在一些实施例中，可以布置栅极叠层(即，栅极电介质406和栅极电极413的组合)，使得IGZO设置在高k电介质和TFT沟道材料402之间。在这样的实施例中，IGZO可以与TFT沟道材料402接触，并且可以在TFT沟道材料402与多层栅极电介质406的其余部分之间提供界面。IGZO可以具有1:1的镓与铟比率，大于1的镓与铟比率(例如，2:1、3:1、4:1、5:1、6:1、7:1、8:1、9:1或10:1)，和/或小于1的镓与铟比率(例如，1:2、1:3、1:4、1:5、1:6、1:7、1:8、1:9或1:10)。
根据相应的TFT是P型金属氧化物半导体(PMOS)晶体管还是N型金属氧化物半导体(NMOS)晶体管，栅电极413可以包括至少一种P型功函数金属或N型功函数金属。对于PMOS晶体管，可以用于栅电极413的金属可以包括但不限于钌、钯、铂、钴、镍和导电金属氧化物(例如，氧化钌)。对于NMOS晶体管，可以用于栅电极413的金属包括但不限于铪、锆、钛、钽、铝，这些金属的合金以及这些金属的碳化物(例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝)。在一些实施例中，栅电极413可以包括两个或多个金属层的叠层，其中一个或多个金属层是功函数金属层，并且至少一个金属层是填充金属层。可以包括其他金属层用于其他目的，例如用作如下所述的扩散阻挡层。
图4A中所示的示例示出了存储器单元200-11的存取晶体管210的漏电极412(即，图4A的左侧所示的存取晶体管210的漏电极412)和存储器单元200-21的存取晶体管210的漏电极412(即，图4A右侧所示的存取晶体管210的漏电极412)耦合到公共WBL，例如，图3中所示的WBL1。在一些实施例中，如图4A所示，公共WBL可以在BEOL 120的M5层中实现。
图4A中所示的示例还示出了存储器单元200-11的增益晶体管220的源电极411(即，图4A左侧所示的增益晶体管220的源电极411)和存储器单元200-21的增益晶体管220的源电极411(即，图4A右侧所示的增益晶体管220的源电极411)分别耦合到不同的相应RWL，例如，耦合到RWL1和RWL2，如图3所示。在一些实施例中，如图4A所示，RWL1和RWL2中的每一个可以在BEOL 120的M9层中实现。
此外，在一些实施例中，如图4A所示，存储器单元200-11和存储器单元200-21中的每一个的相应储存节点230(在图4A中标记为SN1和SN2)可以在BEOL 120的M7层中实现。
图4A中所示的示例还示出了存储器单元200-11的增益晶体管220的漏电极412(即，图4A左侧所示的增益晶体管220的漏电极412)和存储器单元200-21的增益晶体管220的漏电极412(即，图4A右侧所示的增益晶体管220的漏电极412)耦合到公共RBL，例如，图3中所示的RBL1。RBL在图4A中用虚线示出轮廓，表示RBL位于图平面的后面(即，它没有连接到图平面中所示的源电极411，而是连接到图4A的视图中看不到的漏电极412)。
图4A进一步示出了每个存取晶体管210的源电极411可以耦合到电容器232，其中电容器232在图4A的实施例中示出为三维MIM电容器(图4A的实施例的电容器232的特定实施方式)，包括第一电容器电极460和第二电容器电极462，由电容器电介质464分开(仅针对图4A中所示的电容器232之一标记，以免使附图混乱)。
图4A还示出了在一些实施例中，存储器单元200-11的存取晶体管210(即，图4A的左侧所示的存取晶体管210)的电容器232的第二电容器电极462和存储器单元200-21的存取晶体管210(即，图4A右侧所示的存取晶体管210)的电容器232的第二电容器电极462可以耦合到公共PL 466。换言之，图4A示出了可以在位线方向上共享不同存储器单元的PL(即，PL可以与BL平行并与WL垂直)，与图3的图示一致。然而，本公开内容的实施例不限于PL的这种实施方式，在其他实施例中(未在图中具体示出)，可以在字线方向上共享不同存储器单元的PL(即，PL可以与WL平行并与BL垂直)。
在一些实施例中，MIM电容器232可以通过在给定金属层的过孔部分中蚀刻(例如，通过光刻)深且窄的开口(例如，沟槽)来制造，并且用薄导体(例如底部电容器电极460)、薄绝缘体(例如电容器电介质464)和另一薄导体(例如顶部电容器电极462)衬垫开口，薄绝缘体将一个薄导体与另一个薄导体隔离，从而形成电容器。在一些实施例中，MIM电容器232可以在与金属层制造的其余部分分开的工艺中制造，例如，考虑到其较高的高度以及可能与金属层的其余部分不同的电极材料。这有利地允许通过使端子(例如，顶部电极460和底部电极462)的相对大的表面积由相对少量的绝缘体(例如，电介质464)分开，而在MIM电容器232中产生相对大的电容。电容器232的三层可以通过例如原子级沉积(ALD)衬垫在开口内。例如，底部电极460可以使用导电材料(例如，金属、导电金属氮化物或碳化物等)衬垫至约20-40纳米的厚度，接着是薄电介质464(以增加电容，例如，大约3-40纳米)，然后再次是使用金属的顶部电极462(例如约20-40纳米厚)，其可以使用相应的电容器板PL 234耦合到至少一些其他MIM电容器232的顶部电极，例如，如图3的存储器阵列300中所示。在一些实施例中，MIM电容器232在一些实施例中可以例如约300纳米高(在z方向上)，以提供足够的电容。
例如，在一个实施例中，电容器232的底部电极460可以是钽(Ta)。在另一个实施例中，电容器232的底部电极460可以是氮化钛(TiN)。在一些实施例中，电容器232的底部电极460可以是氮化钛铝(例如，TiAlN，其中钛的摩尔量至少是铝的摩尔量)。在另一个实施例中，电容器232的底部电极460可以是碳化钽铝(TaAlC)。在另一个实施例中，电容器232的底部电极460可以是TaN。例如，在一个实施例中，电容器232的顶部电极462可以是TiN。例如，在一个实施例中，电容器232的电介质464可以是氧化硅。在一些实施例中，例如为了减少隧道效应(例如，当电介质464非常薄时)，电介质464可以是高k材料，例如，上面参考栅极电介质406描述的任何高k材料。
图4A中进一步所示的是标记为“VCBt”的结构，其分别将每个增益晶体管220的源电极411耦合到相应的RWL。即，图4A示出了作为将存储器单元200-11的增益晶体管220的源电极411耦合到其相应的RWL1的金属互连的第一结构VCBt，并且进一步示出了作为将存储器单元200-21的增益晶体管220的源电极411耦合到其相应的RWL2的金属互连的第二结构VCBt。
现在将通过仅描述相对于图4的差异来描述图4B。换言之，为图4A提供的描述适用于图4B，除非另有说明或依据本文提供的描述是明确的。
与图4A不同，图4B示出了共享公共RWL的两个存储器单元200。例如，考虑图4B示出了存储器阵列300的存储器单元200-11和200-12，在这种情况下，图4B中所示的RWL是图3中所示的RWL1。因此，图4B示出了存储器单元200-11的增益晶体管220(即，图4B左侧所示的增益晶体管220)的源电极411和存储器单元200-12的增益晶体管220(即，图4B右侧所示的增益晶体管220)的源电极411耦合到单个共享RWL，例如图3中所示的RWL1。
还与图4A不同，图4B示出了两个存储器单元200的存取晶体管210具有在两个单元之间电连续(即，共享)的栅电极，其耦合到公共WWL，公共WWL例如可连接到BEOL 120的M6层。因此，图4B示出了存储器单元200-11的存取晶体管210(即，图4B左侧所示的存取晶体管210)的栅电极413和存储器单元200-12的存取晶体管210(即，图4B右侧所示的存取晶体管210)的栅电极413是电连续的，并且可以耦合到单个共享WWL，例如，图3中所示的WWL1。
进一步与图4A不同，图4B示出了该图中所示的两个存储器单元200不共享公共RBL。相反，存储器单元200-11的增益晶体管220的漏电极412(即，图4B左侧所示的增益晶体管220的漏电极412)耦合到其自己的RBL，例如，图3中所示的RBL1，存储器单元200-12的增益晶体管220的漏电极412(即，图4B右侧所示的增益晶体管220的漏电极412)耦合到另一个RBL，例如图3中所示的RBL2。
此外，存储器单元200-11的存取晶体管210(即，图4B左侧所示的存取晶体管210)的电容器232的第二电容器电极462和存储器单元200-12的存取晶体管210(即，图4B右侧所示的存取晶体管210)的电容器232的第二电容器电极462耦合到不同的PL 466。
在图4B中还可以见到，对于所示的两个存储器单元200中的每一个，将存取晶体管210的源电极411与增益晶体管220的栅电极413耦合的是金属互连468。在一些实施例中，这种金属互连468可以被实现为深过孔，如图4B所示，为每个存储器单元形成SN 230。因为增益晶体管220堆叠在存取晶体管210上方，并且由于这些晶体管各自的架构(即，分别是水平底栅控制的和垂直的)，在一些这样的实施例中，存取晶体管210的源电极411可以使用单过孔工艺与增益晶体管220的栅电极413耦合，有利地使得能够使用相对容易的制造工艺。然而，在其他实施例中，存取晶体管210的源电极411可以使用比单过孔工艺更复杂的工艺与增益晶体管220的栅电极413耦合。此外，如果存取晶体管210和增益晶体管220中的任何一个或两者具有除图4B中所示的架构之外的架构，则所述耦合也可以不同地执行。金属互连468未在图4A中具体示出，因为它位于图平面的后面，但是根据图2和3的示意图，那里也存在这样的互连，因此，本文提供的所有描述都适用于图4A所示的实施例。
变化和实施方式
图1-4中所示的各种器件组件不表示穷举的具有如本文所述的具有堆叠TFT的2T存储器单元的IC器件集合，而是仅提供这种结构/组件的示例。特别地，图1-4中所示的各种元件的数量和位置纯粹是说明性的，在各种其他实施例中，可以根据本文描述的一般架构考虑，使用在相对于彼此的其他位置中提供的其他数量的这些元件。例如，尽管图1示出了BEOL 120的金属层M1-M9，在其他实施例中，可以包括其他数量的金属层。在另一示例中，尽管图3和4示出了特定数量的存储器单元和特定数量的堆叠晶体管(即，形成存储器阵列的底部的两个存取晶体管和堆叠在存储器阵列的底部上方并且形成存储器阵列的顶部的两个增益晶体管)，但在其他实施例中，任何其他数量的存储器单元可以包括在IC器件中，该IC器件实现具有如本文所述的具有堆叠TFT的2T存储器单元的三维存储器阵列，具有任意数量的存取和增益晶体管的两个或多个堆叠的xy平面阵列。
此外，图1-4旨在在其中示出元件的相对布置，这些图的器件组件可以包括未具体示出的其他元件(例如，各种界面层)。类似地，尽管参考图1-4讨论了材料的特定布置，但中间材料可以包括在这些图的组件中。更进一步，尽管在图4中将各种截面图的一些元件示出为梯形是或者平面矩形或由矩形固体形成，但这仅仅是为了便于图示，按照用于制造半导体器件组件的制造工艺所规定的或者由于制造工艺的原因有时是不可避免的，这些组件的实施例可以是弯曲的，圆形的，或者不规则地形状的。
更进一步，上述各种实施例示出了可以实现存储器单元200的各部件的特定金属层。然而，这些描述适用于任何其他金属层，其中通常例如图4中所示的金属层可以用金属层Mx、Mx+1等代替。在各种这样的实施例中，通过使用设置在衬底上方的不同层中的两个TFT来实现2T存储器单元可以提供本文描述的各种优点，例如，受益于存取晶体管的低泄漏和增益晶体管的栅极的低泄漏的组合，通过减小存取晶体管的S/D电极与增益晶体管的栅极之间的距离消除寄生路径等，所有这些都能够改善2T存储器单元的保持时间。
使用例如光学显微镜、TEM或SEM检查器件的部件的布设和掩模数据以及进行逆向工程以重建电路，和/或使用例如物理故障分析(PFA)检查器件的横截面以检测本文描述的各种器件元件的形状和位置将允许确定如本文所述的TFT-eDRAM存储器阵列。
具有如本文所述的具有堆叠TFT的2T存储器单元的IC器件可以使用任何合适的技术制造，例如减成、加成、镶嵌、双镶嵌等，所有这些技术都在本公开内容的范围内。一些这样的技术可以包括合适的沉积和图案化技术。如本文所用，“图案化”可以指使用任何合适的技术在一种或多种材料中形成图案(例如，施加抗蚀剂，使用光刻图案化抗蚀剂，然后使用干法蚀刻、湿法蚀刻或任何适当的技术蚀刻一种或多种材料)。
示例性电子设备
具有如本文所公开的具有堆叠TFT的2T存储器单元的布置可以包括在任何合适的电子设备中。图5-9示出了可以包括如本文所公开的具有堆叠TFT的一个或多个2T存储器单元的设备和部件的各种示例。
图5A-5B是可以包括根据本文公开的任何实施例的具有堆叠TFT的一个或多个2T存储器单元的晶圆2000和管芯2002的俯视图。在一些实施例中，根据本文公开的任何实施例，管芯2002可以包括在IC封装中。例如，任何管芯2002可以用作图7所示的IC封装2200中的任何管芯2256。晶圆2000可以由半导体材料构成，并且可以包括具有形成在晶圆2000的表面上的IC结构的一个或多个管芯2002。每个管芯2002可以是包括任何合适的IC(例如，包括如本文所述的具有堆叠TFT的一个或多个2T存储器单元的IC)的半导体产品的重复单元。在完成半导体产品的制造之后(例如，在制造如本文所述的具有堆叠TFT的一个或多个2T存储器单元之后，例如IC器件100的存储器阵列190的任何实施例，或存储器单元200的任何实施例)，晶圆2000可以经历切单工艺，其中每个管芯2002彼此分离以提供半导体产品的分立“芯片”。特别地，包括如本文所公开的具有堆叠TFT的一个或多个2T存储器单元的器件可以采用晶圆2000的形式(例如，未被切单)或管芯2002的形式(例如，被切单)。管芯2002可以包括多个晶体管(例如，一个或多个存取TFT和一个或多个增益TFT，用于如本文所述的存储器阵列190，以及图6的零或多个FEOL晶体管2140，如下所述)和/或用以将电信号路由到晶体管的支持电路，以及任何其他IC部件。在一些实施例中，晶圆2000或管芯2002可以实现或包括存储器件(例如，SRAM器件)、逻辑器件(例如AND、OR、NAND或NOR门)或任何其他合适的电路元件。这些器件中的多个器件可以组合在单个管芯2002上。例如，由多个存储器件形成的存储器阵列可以与处理器件(例如，图9的处理器件2402)或者被配置为将信息存储在存储器件中或执行存储在存储器阵列中的指令的其他逻辑形成在相同的管芯2002上。
图6是可以包括根据本文公开的任何实施例的具有堆叠TFT的一个或多个2T存储器单元的IC器件2100的截面侧视图。例如，IC器件2100可以是或可以包括上述IC器件100，其实现可以包括根据本文公开的任何实施例的具有堆叠TFT的一个或多个2T存储器单元的一个或多个存储器阵列190。具体地，如本文所述的具有堆叠TFT的一个或多个2T存储器单元的不同晶体管可以在IC器件2100的任何BEOL层中实现，例如，在图6中所示的任何互连层2106-2110中。因为存在这种具有堆叠TFT的2T存储器单元可以集成在IC器件2100中的各种可能性，所以具有堆叠TFT的2T存储器单元未在图6中具体示出。在一些实施例中，IC器件2100可以用作IC封装2300中的任何管芯2256。
如图6所示，IC器件2100可以形成在衬底2102(例如，图5A的晶圆2000)上，并且可以包括在管芯(例如，图5B的管芯2002)中。衬底2102可以包括可以用作IC器件2100的基础的任何材料，或者通常作为用于形成根据本文描述的任何实施例的具有堆叠TFT的一个或多个2T存储器单元的基础。在一些实施例中，衬底2102可以是由包括例如N型或P型材料系统的半导体材料系统构成的半导体衬底。衬底可以包括例如使用体硅或绝缘体上硅(SOI)结构形成的晶体衬底。在一些实施例中，衬底2102可以使用替代材料形成，所述替代材料可以与硅结合或不结合，包括但不限于锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、砷化铝镓、砷化铝、砷化铝铟、锑化铝铟、砷化铟镓、氮化镓、氮化铟镓、氮化铝铟或锑化镓，或III-N族或IV族材料的其他组合。分类为II-VI族或III-V族的其他材料也可用于形成衬底2102，在该衬底2102上可以形成逻辑器件，例如图4所示的FEOL器件456，例如图6所示的晶体管2140。在一些实施例中，衬底2102可以是非晶体的。在一些实施例中，衬底2102可以是印刷电路板(PCB)衬底。尽管此处描述了衬底2102的一些示例，但是可以用作可以在其上构建IC器件2100的基础的任何材料或结构都落在本公开内容的精神和范围内。衬底2102可以是经切单的管芯(例如，图5B的管芯2002)或晶圆(例如，图5A的晶圆2000)的一部分。
IC器件2100可以包括设置在衬底2102上的一个或多个器件层2104。器件层2104可以包括形成在衬底2102上的一个或多个晶体管2140(例如，金属氧化物半导体场效应晶体管(MOSFET))的特征。器件层2104可以包括例如一个或多个S/D区2120，用于控制晶体管2140中的S/D区2120之间的电流流动的栅极2122，以及用于向S/D区2120发送电信号/发送来自S/D区2120的电信号的一个或多个S/D触点2124。晶体管2140可以包括为了清楚起见未示出的附加特征，例如器件隔离区域、栅极触点等。
每个晶体管2140可以包括由至少两层形成的栅极2122，栅极电介质层和栅电极层。通常，晶体管2140的栅极电介质层可以包括一层或叠层，并且可以包括上面参考栅极电介质406描述的任何材料。在一些实施例中，当使用高k材料时，可以对栅极2122的栅极电介质执行退火工艺，以改善其质量。
根据晶体管2140是PMOS还是NMOS晶体管，栅电极可以形成在栅极电介质上并且可以包括至少一种P型功函数金属或N型功函数金属。在一些实施方式中，栅电极可以包括两个或多个金属层的堆叠，其中一个或多个金属层是功函数金属层且至少一个金属层是填充金属层。可以包括其他金属层用于其他目的，例如阻挡层。栅极2122的栅电极可以包括上面参考栅电极413描述的任何材料。
在一些实施例中，当沿源极-沟道-漏极方向观察晶体管2140的截面时，栅极2122的栅电极可以包括U形结构，该U形结构包括基本平行于衬底的表面的底部和基本上垂直于衬底顶面的两个侧壁部分。在其他实施例中，形成栅电极的金属层中的至少一个可以简单地是基本平行于衬底的顶表面的平面层，并且不包括基本垂直于衬底的顶表面的侧壁部分。在其他实施例中，栅电极可以包括U形结构和平面非U形结构的组合。例如，栅电极可以包括形成在一个或多个平面非U形层顶上的一个或多个U形金属层。在一些实施例中，栅电极可以包括V形结构(例如，当FinFET的鳍状物不具有“平坦”上表面，而是具有圆形峰时)。
在一些实施例中，一对侧壁间隔物可以形成在栅极叠层的相对侧上以支撑栅极叠层。侧壁间隔物可以由诸如氮化硅、氧化硅、碳化硅、掺杂碳的氮化硅和氮氧化硅的材料形成。用于形成侧壁间隔物的工艺在本领域中是公知的，并且通常包括沉积和蚀刻工艺步骤。在一些实施例中，可以使用多个间隔物对；例如，两对，三对或四对侧壁间隔物可以形成在栅极叠层的相对侧上。
可以在衬底2102内形成S/D区2120，例如，与每个晶体管2140的栅极相邻。可以使用注入/扩散工艺或蚀刻/沉积工艺来形成S/D区2120，例如。在前一工艺中，可以将诸如硼、铝、锑、磷或砷的掺杂剂离子注入到衬底2102中以形成S/D区2120。激活掺杂剂并使它们进一步扩散到衬底2102中的退火工艺可以在离子注入工艺之后。在后一工艺中，可以首先蚀刻衬底2102以在S/D区2120的位置处形成凹槽。然后可执行外延沉积工艺以利用用于制造S/D区2120的材料填充凹槽。在一些实施方式中，S/D区2120可使用硅合金(例如硅锗或碳化硅)制造。在一些实施例中，外延沉积的硅合金可以用诸如硼、砷或磷的掺杂剂原位掺杂。在一些实施例中，S/D区2120可以使用一种或多种替代半导体材料形成，例如锗或III-V族材料或合金。在进一步的实施例中，可以使用一层或多层金属和/或金属合金来形成S/D区2120。
各种晶体管2140不限于图6中示出的类型和配置，可以包括各种其他类型和配置，例如平面晶体管、非平面晶体管(例如，FinFET、纳米线或纳米带晶体管)，或两者的组合。
可以通过设置在器件层2104上的一个或多个互连层(在图6中示为互连层2106-2110)向器件层2104的晶体管2140发送和/或发送来自晶体管2140的诸如电力和/或IO信号之类的电信号。例如，器件层2104的导电特征(例如，栅极2122和S/D触点2124)可以与互连层2106-2110的互连结构2128电耦合。一个或多个互连层2106-2110可以形成IC器件2100的ILD叠层2119。
互连结构2128可以布置在互连层2106-1210内，以根据各种设计来发送电信号(具体地，该布置不限于图6中所示的互连结构2128的特定配置)。尽管图6中示出了特定数量的互连层2106-1210，但本公开内容的实施例包括具有比所示的更多或更少的互连层的IC器件。
在一些实施例中，互连结构2128可以包括填充有导电材料(例如金属)的沟槽结构2125A(有时称为“线”)和/或过孔结构2125B(有时称为“孔”)。沟槽结构2125A可以被布置成在平面的方向上发送电信号，该平面基本上与其上形成器件层2104的衬底2102的表面平行。例如，沟槽结构2125A可以从图6的视角沿进出页面的方向发送电信号。过孔结构2125B可以布置成在基本上与其上形成器件层2104的衬底2102的表面垂直的平面的方向上发送电信号。在一些实施例中，过孔结构2125B可以将不同互连层2106-2110的沟槽结构2125A电耦合在一起。
互连层2106-2110可以包括设置在互连结构2128之间的电介质材料2126，如图6所示。在一些实施例中，设置在互连层2106-2110中的不同互连层中的互连结构2128之间的电介质材料2126可以具有不同的成分；在其他实施例中，不同互连层2106-2110之间的电介质材料2126的成分可以是相同的。电介质材料2126可以包括上面参考电介质材料252描述的任何材料。
可以在器件层2104上直接形成第一互连层2106(称为金属1或“M1”)。在一些实施例中，第一互连层2106可以包括沟槽结构2125A和/或过孔结构2125B，如图所示。第一互连层2106的沟槽结构2125A可以与器件层2104的触点(例如，S/D触点2124)耦合。
可以在第一互连层2106上直接形成第二互连层2108(称为金属2或“M2”)。在一些实施例中，第二互连层2108可以包括过孔结构2125B以将第二互连层2108的沟槽结构2125A与第一互连层2106的沟槽结构2125A耦合。尽管为了清楚起见，沟槽结构2125A和过孔结构2125B在结构上用每个互连层内(例如，在第二互连层2108内)的线示出，但在一些实施例中，沟槽结构2125A和过孔结构2125B可以在结构上和/或材料上连续(例如，在双镶嵌工艺期间同时填充)。
根据结合第二互连层2108或第一互连层2106所述的类似技术和配置，可以在第二互连层2108上连续形成第三互连层2110(称为金属3或“M3”)(以及根据需要的附加互连层)。
互连层2106-2110可以是金属层M1-M3，如上所述并在图1中示出。尽管未在图6中具体示出，IC器件2100中可以存在另外的金属层，例如，如上所述并且例如图1和4中所示的金属层M4-M9。
IC器件2100可以包括形成在IC器件的顶部互连层上方(例如，在图1和图4中示出的金属层M9上方)的阻焊剂材料2134(例如，聚酰亚胺或类似材料)和一个或多个接合焊盘2136。接合焊盘2136可以与互连结构2128电耦合并且被配置为将晶体管2140的电信号发送到其他外部设备。例如，焊料接合可以形成在一个或多个接合焊盘2136上，以将包括IC器件2100的芯片与另一个部件(例如，电路板)机械和/或电耦合。在其他实施例中，IC器件2100可以具有除所示之外的其他替代配置，以发送来自互连层2106-2110的电信号。例如，接合焊盘2136可以被将电信号发送到外部部件的其他类似特征(例如，柱)替换或者可以进一步包括其他类似特征。
图7是根据本文公开的任何实施例的示例性IC封装2200的截面侧视图，IC封装2200可以包括具有堆叠TFT的一个或多个2T存储器单元。在一些实施例中，IC封装2200可以是系统级封装(SiP)。
封装衬底2252可以由电介质材料(例如，陶瓷、增层膜、其中具有填充颗粒的环氧膜等)形成，并且可以具有延伸穿过面2272和面2274之间，或面2272上的不同位置之间，和/或面2274上的不同位置之间的电介质材料的导电通路。这些导电通路可以采用上面参考图6所讨论的任何互连结构2128的形式。
封装衬底2252可以包括导电触点2263，其通过封装衬底2252耦合到导电通路2262，允许管芯2256和/或内插体2257内的电路电耦合到导电触点2264中的各个导电触点(或者包括在封装衬底2252中的其他器件(未示出))。
IC封装2200可以包括内插体2257，内插体2257经由内插体2257的导电触点2261，第一级互连2265和封装衬底2252的导电触点2263耦合到封装衬底2252。图7中所示的第一级互连2265是焊料凸块，但是可以使用任何合适的第一级互连2265。在一些实施例中，IC封装2200中可以不包括内插体2257；相反，管芯2256可以通过第一级互连2265在面2272处直接耦合到导电触点2263。
IC封装2200可以包括一个或多个管芯2256，管芯2256通过管芯2256的导电触点2254，第一级互连2258和内插体2257的导电触点2260耦合到内插体2257。导电触点2260可以通过内插体2257耦合到导电通路(未示出)，允许管芯2256内的电路电耦合到导电触点2261中的各个导电触点(或包括在内插体2257中的其他器件(未示出))。图7中所示的第一级互连2258是焊料凸块，但是可以使用任何合适的第一级互连2258。如本文所用，“导电接触”可以指用作不同部件之间的接口的导电材料(例如，金属)的一部分；导电触点可以凹入部件表面，与部件表面齐平或从部件表面延伸出去，并且可以采用任何合适的形式(例如，导电焊盘或插口)。
在一些实施例中，底部填充材料2266可以围绕第一级互连2265设置在封装衬底2252和内插体2257之间，并且模制化合物2268可以围绕管芯2256和内插体2257设置并且与封装衬底2252接触。在一些实施例中，底部填充材料2266可以与模制化合物2268相同。如果合适的话，可以用于底部填充材料2266和模制化合物2268的示例性材料是环氧树脂模制材料。第二级互连2270可以耦合到导电触点2264。图7中所示的第二级互连2270是焊球(例如，用于球栅阵列布置)，但是可以使用任何合适的第二级互连2270(例如，针栅阵列布置中的引脚或触点栅格阵列布置中的触点)。第二级互连2270可用于将IC封装2200耦合到另一部件，例如电路板(例如，主板)、内插体或另一IC封装，如本领域中已知的并且如下文参考图8所述的。
管芯2256可以采用本文所讨论的管芯2002的任何实施例的形式(例如，可以包括图1的IC器件100、图4的IC器件400，以及图6的IC器件2100的任何实施例，或这些IC器件的任何组合)。在IC封装2200包括多个管芯2256的实施例中，IC封装2200可以被称为多芯片封装(MCP)。管芯2256可以包括执行任何期望功能的电路。例如，管芯2256中的一个或多个可以是逻辑管芯(例如，基于硅的管芯)，并且管芯2256中的一个或多个可以是存储器管芯(例如，高带宽存储器)，包括具有如本文所述的IC器件的管芯。在一些实施例中，任何管芯2256可以包括例如如上所述具有堆叠TFT的一个或多个2T存储器单元；在一些实施例中，管芯2256中的至少一些可以不包括任何具有堆叠TFT的2T存储器单元。
图7中所示的IC封装2200可以是倒装芯片封装，尽管可以使用其他封装架构。例如，IC封装2200可以是球栅阵列(BGA)封装，例如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装2200可以是晶圆级芯片规模封装(WLCSP)或面板扇出(FO)封装。尽管在图7的IC封装2200中示出了两个管芯2256，但IC封装2200可以包括任何期望数量的管芯2256。IC封装2200可以包括附加的无源部件，例如设置在封装衬底2252的第一面2272或第二面2274上的或内插体2257的任一面上的表面贴装电阻器、电容器和电感器。更一般地，IC封装2200可以包括本领域中已知的任何其他有源或无源部件。
图8是根据本文公开的任何实施例的IC器件组件2300的截面侧视图，IC器件组件2300可以包括具有具有堆叠TFT的一个或多个2T存储器单元的部件。IC器件组件2300包括设置在电路板2302(可以是例如主板)上的多个部件。IC器件组件2300包括设置在电路板2302的第一面2340和电路板2302的相对的第二面2342上的部件；通常，部件可以设置在一个或两个面2340和2342上。具体地，IC器件组件2300的任何合适的部件可以包括具有根据本文公开的任何实施例的具有堆叠TFT的一个或多个2T存储器单元中的任何一个；例如，下面参考IC器件组件2300讨论的任何IC封装可以采用上面参考图7所讨论的IC封装2200的任何实施例的形式(例如，可以包括具有设置在管芯2256上的堆叠TFT的一个或多个2T存储器单元)。
在一些实施例中，电路板2302可以是包括多个金属层的PCB，多个金属层通过电介质材料层彼此分开并通过导电过孔互连。可以以期望的电路图案形成任何一个或多个金属层，以在耦合到电路板2302的部件之间发送电信号(可选地与其他金属层结合)。在其他实施例中，电路板2302可以是非PCB衬底。
图8中所示的IC器件组件2300包括通过耦合部件2316耦合到电路板2302的第一面2340的内插体上封装结构2336。耦合部件2316可以将内插体上封装结构2336电和机械地耦合到电路板2302，并且可以包括焊球(例如，如图8所示)，插口的凸部和凹部，粘合剂，底部填充材料和/或任何其他合适的电和/或机械耦合结构。
内插体上封装结构2336可以包括通过耦合部件2318耦合到内插体2304的IC封装2320。耦合部件2318可以采用对于应用来说任何合适的形式，例如上面参考耦合部件2316讨论的形式。IC封装2320可以是或包括例如管芯(图5B的管芯2002)、IC器件(例如，图1的IC器件100，图4的IC器件400，图6的IC器件2100，或这些IC器件的任何组合)，或任何其他合适的部件。具体地，IC封装2320可以包括具有如本文所述的堆叠TFT的一个或多个2T存储器单元。尽管图8中示出了单个IC封装2320，但多个IC封装可以耦合到内插体2304；实际上，附加内插体可以耦合到内插体2304。内插体2304可以提供用于桥接电路板2302和IC封装2320的居间衬底。通常，内插体2304可以将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，内插体2304可以将IC封装2320(例如，管芯)耦合到耦合部件2316的BGA，以便耦合到电路板2302。在图8所示的实施例中，IC封装2320和电路板2302附接到内插体2304的相对侧；在其他实施例中，IC封装2320和电路板2302可以附接到内插体2304的同一侧。在一些实施例中，三个或多个部件可以通过内插体2304互连。
内插体2304可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在一些实施方式中，内插体2304可由交替的刚性或柔性材料形成，所述材料可包括上文所述的用于半导体衬底中的相同材料，例如硅、锗和其他III-V族和IV族材料。内插体2304可以包括金属互连2308和过孔2310，包括但不限于通硅过孔(TSV)2306。内插体2304还可以包括嵌入式器件2314，包括无源器件和有源器件二者。这些器件可以包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器、静电放电(ESD)保护器件和存储器件。诸如射频(RF)设备、功率放大器、电源管理设备、天线、阵列、传感器和微机电系统(MEMS)设备的更复杂的设备也可以形成在内插体2304上。内插体上封装结构2336可以采用本领域已知的任何内插体上封装结构的形式。
IC器件组件2300可以包括通过耦合部件2322耦合到电路板2302的第一面2340的IC封装2324。耦合部件2322可以采用上面参考耦合部件2316所讨论的任何实施例的形式，IC封装2324可以采用上面参考IC封装2320讨论的任何实施例的形式。
图8中所示的IC器件组件2300包括通过耦合部件2328耦合到电路板2302的第二面2342的堆叠式封装结构2334。堆叠式封装结构2334可以包括通过耦合部件2330耦合在一起的IC封装2326和IC封装2332，使得IC封装2326设置在电路板2302和IC封装2332之间。耦合部件2328和2330可以采用上面讨论的耦合部件2316的任何实施例的形式，IC封装2326和2332可以采用上面讨论的IC封装2320的任何实施例的形式。可以根据本领域中已知的任何堆叠式封装结构来配置堆叠式封装结构结构2334。
图9是可以包括一个或多个部件的示例性计算设备2400的框图，所述一个或多个部件包括根据本文公开的任何实施例的具有堆叠TFT的一个或多个2T存储器单元。例如，计算设备2400的任何合适的部件可以包括管芯(例如，图5B的管芯2002)，其包括根据本文公开的任何实施例的具有堆叠TFT的一个或多个2T存储器单元。计算设备2400的任何部件可以包括图1的IC器件100、图4的IC器件400、图6的IC器件2100、这些IC器件的任何组合和/或图7的IC封装2200。计算设备2400的任何部件可以包括图8的IC器件组件2300。
图9中示出了多个部件包括在计算设备2400中，但是可以省略或重复这些部件中的任何一个或多个，以适合于应用。在一些实施例中，计算设备2400中包括的一些或所有部件可以附接到一个或多个主板。在一些实施例中，这些部件中的一些或全部被制造到单个片上系统(SoC)管芯上。
另外，在各实施例中，计算设备2400可以不包括图9中所示的部件中的一个或多个，但计算设备2400可以包括用于耦合到一个或多个部件的接口电路。例如，计算设备2400可以不包括显示设备2406，但是可以包括显示设备2406可以耦合的显示设备接口电路(例如，连接器和驱动器电路)。在另一组示例中，计算设备2400可以不包括音频输入设备2418或音频输出设备2408，但是可以包括音频输入设备2418或音频输出设备2408可以耦合的音频输入或输出设备接口电路(例如，连接器和支撑电路)。
计算设备2400可以包括处理设备2402(例如，一个或多个处理设备)。如本文所使用的，术语“处理设备”或“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以将该电子数据转变为可以存储在寄存器和/或存储器中的其他电子数据。处理设备2402可以包括一个或多个数字信号处理器(DSP)、专用IC(ASIC)、中央处理单元(CPU)、图形处理单元(GPU)、加密处理器(在硬件内执行加密算法的专用处理器)、服务器处理器或任何其他合适的处理设备。计算设备2400可以包括存储器2404，其本身可以包括一个或多个存储器设备，例如易失性存储器(例如，DRAM)、非易失性存储器(例如，只读存储器(ROM))、闪存、固态存储器，和/或硬盘驱动器。在一些实施例中，存储器2404可以包括与处理设备2402共享管芯的存储器。该存储器可以用作高速缓冲存储器，并且可以包括嵌入式存储器，例如具有如本文所述的具有堆叠TFT的2T存储器单元的存储器，和/或自旋转移矩磁随机存取存储器(STT-MRAM)。
在一些实施例中，计算设备2400可以包括通信芯片2412(例如，一个或多个通信芯片)。例如，通信芯片2412可以被配置用于管理用于向计算设备2400传输数据和传输来自计算设备2400的数据的无线通信。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。
通信芯片2412可以实现多种无线标准或协议中的任何一种，包括但不限于电气和电子工程师协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)，IEEE 802.16标准(例如，IEEE802.16-2005修订)，长期演进(LTE)项目以及任何修订、更新和/或修正(例如，高级LTE项目，超移动宽带(UMB)项目(也称为“3GPP2”)等))。IEEE 802.16兼容宽带无线接入(BWA)网络通常被称为WiMAX网络，其是代表全球微波接入互操作性的首字母缩写词，并且是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2412可以根据全球移动通信系统(GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演进的HSPA(E-HSPA)或LTE网络来操作。通信芯片2412可以根据GSM演进的增强数据(EDGE)、GSM EDGE无线电接入网络(GERAN)、通用地面无线电接入网络(UTRAN)或演进UTRAN(E-UTRAN)来操作。通信芯片2412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳通信(DECT)、演进数据优化(EV-DO)及其派生物以及任何其他指定为3G、4G、5G及更高版本的无线协议来操作。在其他实施例中，通信芯片2412可以根据其他无线协议来操作。计算设备2400可以包括天线2422以有助于无线通信和/或接收其他无线通信(例如AM或FM无线电传输)。
在一些实施例中，通信芯片2412可以管理有线通信，例如电、光或任何其他合适的通信协议(例如，以太网)。如上所述，通信芯片2412可以包括多个通信芯片。例如，第一通信芯片2412可以专用于诸如Wi-Fi或蓝牙的短程无线通信，第二通信芯片2412可以专用于诸如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的远程无线通信。在一些实施例中，第一通信芯片2412可以专用于无线通信，第二通信芯片2412可以专用于有线通信。
计算设备2400可以包括电池/电源电路2414。电池/电源电路2414可以包括一个或多个能量储存设备(例如，电池或电容器)和/或用于将计算设备2400的部件耦合到与计算设备2400分离的能量源(例如，AC线路电源)的电路。
计算设备2400可以包括显示设备2406(或相应的接口电路，如上所述)。显示设备2406可以包括任何视觉指示器，例如抬头显示器、计算机监视器、投影仪、触摸屏显示器、液晶显示器(LCD)、发光二极管显示器或例如平板显示器。
计算设备2400可以包括音频输出设备2408(或相应的接口电路，如上所述)。音频输出设备2408可以包括产生听觉指示器的任何设备，例如扬声器、耳机或例如耳塞。
计算设备2400可以包括音频输入设备2418(或相应的接口电路，如上所述)。音频输入设备2418可以包括产生表示声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如，具有乐器数字接口(MIDI)输出的乐器)。
计算设备2400可以包括GPS设备2416(或相应的接口电路，如上所述)。GPS设备2416可以与基于卫星的系统通信，并且可以接收计算设备2400的位置，如本领域中已知的。
计算设备2400可以包括其他输出设备2410(或相应的接口电路，如上所述)。其他输出设备2410的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线或无线发射机，或其他储存设备。
计算设备2400可以包括其他输入设备2420(或相应的接口电路，如上所述)。其他输入设备2420的示例可以包括加速度计、陀螺仪、罗盘、图像捕获设备、键盘、诸如鼠标的光标控制设备、触控笔、触摸板、条形码读取器、快速响应(QR)码阅读器、任何传感器或射频识别(RFID)阅读器。
计算设备2400可以具有任何期望的形状因子，诸如手持或移动计算设备(例如，蜂窝电话、智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超极本计算机、个人数字助理(PDA)、超移动个人计算机等)、桌面计算设备、服务器或其他联网计算部件、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或可穿戴计算设备。在一些实施例中，计算设备2400可以是处理数据的任何其他电子设备。
选择示例
以下段落提供了本文公开的实施例的各种示例。
示例1提供了一种存储器单元，包括存取TFT和增益TFT。在这样的单元中，存取TFT的第一S/D电极耦合到增益TFT的栅电极，存取TFT位于衬底上方的第一层中，增益TFT位于衬底上方的第二层中，第一层位于衬底和第二层之间。
示例2提供根据示例1所述的存储器单元，其中，存取TFT包括沟道材料和第二S/D电极，存取TFT的第一S/D电极位于存取TFT的沟道材料上方，存取TFT的沟道材料位于存取TFT的第二S/D电极上方。
示例3提供根据示例2所述的存储器单元，其中，增益TFT包括沟道材料、第一S/D电极和第二S/D电极，增益TFT的栅电极位于衬底和增益TFT的沟道层之间，增益TFT的沟道层位于增益TFT的栅电极和增益TFT的第一和第二S/D电极之间。
示例4提供根据示例2或3所述的存储器单元，其中，沟道包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、IGZO、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨和黑磷中的一种或多种。
示例5提供根据前述示例中任一个所述的存储器单元，其中，存取TFT的栅电极耦合到写入字线。
示例6提供根据前述示例中任一个所述的存储器单元，其中，存取TFT的第二S/D电极耦合到写入位线。
示例7提供根据前述示例中任一个所述的存储器单元，其中，增益TFT的第一S/D电极耦合到读取字线。
示例8提供根据前述示例中任一个所述的存储器单元，其中，增益TFT的第二S/D电极耦合到读取位线。
示例9提供根据前述示例中任一个所述的存储器单元，其中，通过将存取TFT的第一S/D电极耦合到存储器单元的储存节点，并且将增益TFT的栅电极耦合到储存节点而将存取TFT的第一S/D电极耦合到增益TFT的栅电极。
示例10提供根据示例9所述的存储器单元，还包括电容器，该电容器包括第一电容器电极、第二电容器电极，以及第一电容器电极和第二电容器电极之间的电介质，其中，第一电容器电极是耦合到储存节点。
示例11提供根据示例10所述的存储器单元，其中，第二电容器电极耦合到电容器板线。
示例12提供根据示例10或11所述的存储器单元，其中，电容器是三维MIM电容器。
示例13提供了一种存储器单元，包括衬底；第一TFT，在衬底上方的BEOL叠层中；第二TFT，在BEOL叠层中耦合到第一TFT，其中，第二TFT比第一TFT更远离衬底。
示例14提供根据示例13所述的存储器单元，其中，第一TFT是垂直TFT。
示例15提供根据示例13或14所述的存储器单元，其中，第二TFT是水平TFT。
示例16提供根据示例15所述的存储器单元，其中，水平TFT是水平底栅控制TFT。
示例17提供根据示例13-16中任一个所述的存储器单元，其中，第一TFT的第一源/漏电极耦合到第二TFT的栅电极。
示例18提供根据示例13-17中任一个所述的存储器单元，其中，第一TFT和第二TFT中的一个或两个包括沟道材料，该沟道材料包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、氧化铟镓锌(IGZO)、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨和黑磷中的一种或多种。
示例19提供根据示例13-18中任一个所述的存储器单元，其中，第一TFT是根据示例1-12中任一个所述的存取TFT，第二TFT是增益TFT，并且其中，根据示例13-18中任一个所述的存储器单元是根据示例1-12中任一个所述的存储器单元。
示例20提供了一种存储器阵列，包括按行和列布置的多个存储器单元，每个存储器单元包括存取TFT和增益TFT，其中，存取TFT的第一S/D电极耦合到增益TFT的栅电极，存取TFT位于衬底上方的第一层中，增益TFT位于衬底上方的第二层中，第一层位于衬底和第二层之间；并且其中，对于布置在行i中的多个存储器单元的每个子集，相应写入字线(WWLi)，耦合到布置在该行中的多个存储器单元的子集的每个存储器单元的存取TFT的栅电极。
示例21提供根据示例20所述的存储器阵列，进一步包括，对于布置在行i中的多个存储器单元的每个子集，相应读取字线(RWLi)耦合到布置在该行中的多个存储器单元的子集的每个存储器单元的增益TFT的第一S/D电极。
示例22提供根据示例20或21所述的存储器阵列，其中，每个存储器单元还包括电容器，该电容器包括第一电容器电极、第二电容器电极，以及第一电容器电极和第二电容器电极之间的电介质，其中，每个存储器单元的第一电容器电极耦合到每个存储器单元的存取TFT的第一S/D电极；并且存储器阵列还包括，对于布置在行i中的多个存储器单元的每个子集，相应电容器板线(PLi)耦合到布置在该行中的多个存储器单元的子集的每个存储器单元的第二电容器电极。
示例23提供根据示例20-22中任一个所述的存储器阵列，还包括：对于布置在列j中的多个存储器单元的每个子集，相应写入位线(WBLj)，耦合到布置在该列中的多个存储器单元的子集的每个存储器单元的存取TFT的第二S/D电极。
示例24提供根据示例20-23中任一个所述的存储器阵列，还包括：对于布置在列j中的多个存储器单元的每个子集，相应读取位线(RBLj)耦合到布置在该列中的多个存储器单元的子集的每个存储器单元的增益TFT的第二S/D电极。
示例25提供了一种IC封装，其包括IC管芯，所述IC管芯包括根据示例1-19中任一个所述的存储器单元和/或根据示例20-24中任一个所述的存储器阵列中的一个或多个，其中，IC封装还包括耦合到IC管芯的其他部件。
示例26提供根据示例25所述的IC封装，其中，所述其他部件是封装衬底、柔性衬底或内插体中的一个。
示例27提供根据示例25或26所述的IC封装，其中，所述其他部件经由一个或多个第一级互连耦合到IC管芯。
示例28提供根据示例27所述的IC封装，其中，所述一个或多个第一级互连包括一个或多个焊料凸块、焊料柱或接合线。
示例29提供了一种计算设备，包括电路板；器件，耦合到电路板，其中，所述器件包括以下中的一个或多个：根据示例1-19中任一个所述的存储器单元、根据示例20-24中任一个所述的存储器阵列，以及根据示例25-28中任一个所述的IC封装中的一个或多个。
示例30提供了根据示例29所述的计算设备，其中，计算设备是可穿戴计算设备(例如，智能手表)或手持计算设备(例如，移动电话)。
示例31提供了根据示例29或30所述的计算设备，其中，计算设备是服务器处理器。
示例32提供了根据示例29或30所述的计算设备，其中，计算设备是主板。
示例33提供了根据示例29-32中任一个所述的计算设备，其中，计算设备还包括一个或多个通信芯片和天线。
本公开内容的所示实施方式的上述描述(包括摘要中所描述的内容)并非旨在穷举或将本公开内容限制于所公开的精确形式。尽管出于说明性目的在本文中描述了本公开内容的具体实施方式和示例，但是如相关领域的技术人员将认识到的，在本公开内容的范围内可以进行各种等同修改。根据以上详细描述，可以对本公开内容做出这些修改。

Claims (25)

1.一种存储器单元，包括：
存取薄膜晶体管(TFT)；以及
增益TFT；
其中，
所述存取TFT的第一源/漏(S/D)电极耦合到所述增益TFT的栅电极，
所述存取TFT位于衬底上方的第一层中，并且
所述增益TFT位于所述衬底上方的第二层中，所述第一层位于所述衬底和所述第二层之间。
2.根据权利要求1所述的存储器单元，其中：
所述存取TFT包括沟道材料和第二S/D电极，
所述存取TFT的所述第一S/D电极位于所述存取TFT的所述沟道材料上方，并且
所述存取TFT的所述沟道材料位于所述存取TFT的所述第二S/D电极上方。
3.根据权利要求2所述的存储器单元，其中：
所述增益TFT包括沟道材料、第一S/D电极以及第二S/D电极，
所述增益TFT的所述栅电极位于所述衬底和所述增益TFT的所述沟道材料之间，并且
所述增益TFT的所述沟道材料位于所述增益TFT的所述栅电极和所述增益TFT的所述第一S/D电极之间，并且还位于所述增益TFT的所述栅电极和所述增益TFT的所述第二S/D电极之间。
4.根据权利要求2所述的存储器单元，其中所述沟道材料包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、氧化铟镓锌(IGZO)、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨和黑磷中的一种或多种。
5.根据权利要求1-4中的任一项所述的存储器单元，其中所述存取TFT的栅电极耦合到写入字线。
6.根据权利要求1-4中的任一项所述的存储器单元，其中所述存取TFT的第二S/D电极耦合到写入位线。
7.根据权利要求1-4中的任一项所述的存储器单元，其中所述增益TFT的第一S/D电极耦合到读取字线。
8.根据权利要求1-4中的任一项所述的存储器单元，其中所述增益TFT的第二S/D电极耦合到读取位线。
9.根据权利要求1-4中的任一项所述的存储器单元，其中所述存取TFT的所述第一S/D电极耦合到所述存储器单元的储存节点，并且所述增益TFT的所述栅电极耦合到所述储存节点。
10.根据权利要求9所述的存储器单元，还包括电容器，所述电容器包括第一电容器电极、第二电容器电极以及所述第一电容器电极和所述第二电容器电极之间的电介质，其中所述第一电容器电极耦合到所述储存节点。
11.根据权利要求10所述的存储器单元，其中所述第二电容器电极耦合到电容器板线。
12.根据权利要求10所述的存储器单元，其中所述电容器是三维金属-绝缘体-金属电容器。
13.一种存储器单元，包括：
衬底；
第一薄膜晶体管(TFT)，其在所述衬底上方的后段制程(BEOL)叠层中；以及
第二TFT，其在所述BEOL叠层中并且耦合到所述第一TFT，
其中所述第二TFT比所述第一TFT更远离所述衬底。
14.根据权利要求13所述的存储器单元，其中所述第一TFT是垂直TFT。
15.根据权利要求13所述的存储器单元，其中所述第二TFT是水平TFT。
16.根据权利要求15所述的存储器单元，其中所述水平TFT是水平底栅控制TFT。
17.根据权利要求13-16中的任一项所述的存储器单元，其中所述第一TFT的第一源/漏电极耦合到所述第二TFT的栅电极。
18.根据权利要求13-16中的任一项所述的存储器单元，其中所述第一TFT和所述第二TFT中的一者或两者包括沟道材料，所述沟道材料包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、氧化铟镓锌(IGZO)、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨和黑磷中的一种或多种。
19.一种存储器阵列，包括：
按行和列布置的多个存储器单元，各个所述存储器单元包括：
存取薄膜晶体管(TFT)，以及
增益TFT，
其中：
所述存取TFT的第一源/漏(S/D)电极耦合到所述增益TFT的栅电极，
所述存取TFT位于衬底上方的第一层中，并且
所述增益TFT位于所述衬底上方的第二层中，所述第一层位于所述衬底和所述第二层之间；并且
对于布置在行i中的所述存储器单元，相应写入字线(WWLi)耦合到所述行i中的各个所述存储器单元的所述存取TFT的栅电极。
20.根据权利要求19所述的存储器阵列，还包括：
对于布置在所述行i中的所述存储器单元，相应读取字线(RWLi)耦合到所述行i中的各个所述存储器单元的所述增益TFT的第一S/D电极。
21.根据权利要求19所述的存储器阵列，其中：
各个所述存储器单元还包括电容器，所述电容器包括第一电容器电极、第二电容器电极以及所述第一电容器电极和所述第二电容器电极之间的电介质，其中各存储器单元的所述第一电容器电极耦合到所述各存储器单元的所述存取TFT的所述第一S/D电极；并且
所述存储器阵列还包括，对于布置在所述行i中的所述存储器单元，相应电容器板线(PLi)耦合到所述行i中的各个所述存储器单元的所述第二电容器电极。
22.根据权利要求19-21中的任一项所述的存储器阵列，还包括：
对于布置在列j中的所述存储器单元，相应写入位线(WBLj)耦合到所述列j中的各个所述存储器单元的所述存取TFT的第二S/D电极。
23.根据权利要求19-21中的任一项所述的存储器阵列，还包括：
对于布置在列j中的所述存储器单元，相应读取位线(RBLj)耦合到所述列j中的各个所述存储器单元的所述增益TFT的第二S/D电极。
24.一种计算设备，包括：
电路板；以及
器件，耦合到所述电路板，其中所述器件包括一个或多个双晶体管(2T)存储器单元，各个所述2T存储器单元包括：
存取薄膜晶体管(TFT)，其在衬底上方的后段制程(BEOL)叠层中；以及
增益TFT，其在所述BEOL叠层中并且耦合到所述存取TFT，
其中所述增益TFT比所述存取TFT更远离所述衬底。
25.根据权利要求24所述的计算设备，其中所述计算设备是可穿戴计算设备或手持计算设备。
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