JPS6151964A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6151964A JPS6151964A JP59174651A JP17465184A JPS6151964A JP S6151964 A JPS6151964 A JP S6151964A JP 59174651 A JP59174651 A JP 59174651A JP 17465184 A JP17465184 A JP 17465184A JP S6151964 A JPS6151964 A JP S6151964A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film layer
- type
- thin film
- insulation film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に係り、特に集積回路半導体装置に
おけるトランジスタ及び電気的容量の形成に関する。
おけるトランジスタ及び電気的容量の形成に関する。
半導体基板、特にシリコン半導体基板上に形成する集積
回路は、高集積化及び′大容量化の方向をたどり、写真
蝕刻法等を用いた半導体表面の微細加工技術の開発が種
々になされている。この様な中にあってＩＣメモリを搭
載した半導体ペレット寸法の縮小化の可能性及び大容量
化の可能性も種々に追求されている。これ等の目的達成
のだめに回路面からの情報蓄積方法の検討、又は、製造
材料物質からの種々の情報蓄積方法の検討が進められ、
現在ダイナミックＲＡＭのようなＩＣメモリに於いては
、慣報蓄積部（以下セルと称す）を１個のトランジスタ
と１個の情報蓄積容量部で構成するのが最も上記目的に
適したものと考えられている。該方法での情報蓄積方式
では、該半導体べレフトの大部分を占めるのけ前記セル
部の情報蓄積容量部面積である。この理由からこの方式
によるダイナミックＲＡＭのペレット面積の縮小化又は
該ＲＡ Ｍの大容量化を容易にするためには、該情報蓄
積容量部の面積の縮小が最も有効な手段となる。しかし
、この情報蓄積容量部面積を単純に縮小することは、当
容量の値を減少させ、この容量部に蓄積するＰｆＩ報の
ための電荷量を小さくする。
回路は、高集積化及び′大容量化の方向をたどり、写真
蝕刻法等を用いた半導体表面の微細加工技術の開発が種
々になされている。この様な中にあってＩＣメモリを搭
載した半導体ペレット寸法の縮小化の可能性及び大容量
化の可能性も種々に追求されている。これ等の目的達成
のだめに回路面からの情報蓄積方法の検討、又は、製造
材料物質からの種々の情報蓄積方法の検討が進められ、
現在ダイナミックＲＡＭのようなＩＣメモリに於いては
、慣報蓄積部（以下セルと称す）を１個のトランジスタ
と１個の情報蓄積容量部で構成するのが最も上記目的に
適したものと考えられている。該方法での情報蓄積方式
では、該半導体べレフトの大部分を占めるのけ前記セル
部の情報蓄積容量部面積である。この理由からこの方式
によるダイナミックＲＡＭのペレット面積の縮小化又は
該ＲＡ Ｍの大容量化を容易にするためには、該情報蓄
積容量部の面積の縮小が最も有効な手段となる。しかし
、この情報蓄積容量部面積を単純に縮小することは、当
容量の値を減少させ、この容量部に蓄積するＰｆＩ報の
ための電荷量を小さくする。
このため該ダイナミックＲＡＭ動作が行われなくなる。
本発明はかかる点を改良し、セル部の容量値を減少する
ことなく該セル部の占める面積の縮少を可能とし、情報
蓄積の大容量化、ペレｙ）寸法の縮小化に適したダイナ
ミックＲＡＭ等に用いられる半導体装置を提供せんとす
るものである。
ことなく該セル部の占める面積の縮少を可能とし、情報
蓄積の大容量化、ペレｙ）寸法の縮小化に適したダイナ
ミックＲＡＭ等に用いられる半導体装置を提供せんとす
るものである。
本発明はたとえば半導体基板の一主面の一部領域に設け
られた絶縁膜上に該半導体基板と同じ多結晶又は単結晶
又は無定形の半導体層を設け、更に該多結晶又は単結晶
又は無定形の半導体層上部に別の絶縁膜層を形成し該半
導体層を容量の一電極とすることにある。更に又絶縁膜
下の半導体基板表面に高濃度の不純物を注入し、該半導
体基板表面の反転を抑制する。
られた絶縁膜上に該半導体基板と同じ多結晶又は単結晶
又は無定形の半導体層を設け、更に該多結晶又は単結晶
又は無定形の半導体層上部に別の絶縁膜層を形成し該半
導体層を容量の一電極とすることにある。更に又絶縁膜
下の半導体基板表面に高濃度の不純物を注入し、該半導
体基板表面の反転を抑制する。
斯くして、情報蓄積容量部は折半し、重ね合せた縦構造
姿態に形成でき、同一の情報容量部面積で２倍以上のｔ
′Ｒ″：ｆ＃ｉ′心荷量全荷量ることが可能となる。こ
のために該情報蓄積容量部のＭ効な面積理用ができるこ
ととなり、セル邪面積の縮小化更には、ペレット寸法の
縮小化を容易とする。
姿態に形成でき、同一の情報容量部面積で２倍以上のｔ
′Ｒ″：ｆ＃ｉ′心荷量全荷量ることが可能となる。こ
のために該情報蓄積容量部のＭ効な面積理用ができるこ
ととなり、セル邪面積の縮小化更には、ペレット寸法の
縮小化を容易とする。
以下本発明の実施例で以って詳細な説明を行う。
但し以下では導電型がＰ型の半導体基体にＮチャネル型
のＭＯ８電界効果トランジスタを形成してセル弐を構成
する屹合についてのみ説明するが、半導体基体がＮ型の
ＰチャネルｇＭＯ８Ｅ界効果トランジスタを形成する場
合に関しても全く同様な手法となることに前取って言及
しておく。比１図乃至第１０図は本発明のための製造プ
ロセスを示す各ステップでの断面図であり、この図面を
もとに本発明の説明を行う。
のＭＯ８電界効果トランジスタを形成してセル弐を構成
する屹合についてのみ説明するが、半導体基体がＮ型の
ＰチャネルｇＭＯ８Ｅ界効果トランジスタを形成する場
合に関しても全く同様な手法となることに前取って言及
しておく。比１図乃至第１０図は本発明のための製造プ
ロセスを示す各ステップでの断面図であり、この図面を
もとに本発明の説明を行う。
第１図のＰ型シリコン基板１０１表面の一部領域にボロ
ン等のＰ型不純物を選択的に拡散し、１０” ａｔｏｍ
ｓ／、−、ｉ 以上の高濃度不純物を含むＰ型拡散層
１０２を形成後、第２図に示すように、該Ｐ散拡散層を
抜機する姿態に膜厚が６０〜４００人の第１の薄い絶縁
膜層１０３を堆積した後、第３図に示すように、シリコ
ン基板１０１表面を全部被復するように膜厚が５００〜
５００ ｏｆの薄いシリコン薄膜／１１０４をシリコン
のスバ、ツタニング法又けＳｉＨ４ガスを用いたＣＶＤ
法又はエピタキシャル法にて堆積する。ここで該シリコ
ン薄膜１５１０４の詰晶性け、無定形、多結晶、単結晶
のどれでもよいＵ斯くした後第４図に示すように該シリ
コン薄膜層１０４の一部領域を熱酸化し、素子の絶縁分
離領域１０５を形成する。次に第５図に示すように、第
２の薄い絶縁膜）＠ １０６を堆積後、ホトレジストマ
スク１０７をマスク材とじて用いシリコン薄膜層１０４
の一部表面領域にΩ型不純物例えば砒素イオン注入しｎ
型シリコン薄膜泗１０８を形成する。
ン等のＰ型不純物を選択的に拡散し、１０” ａｔｏｍ
ｓ／、−、ｉ 以上の高濃度不純物を含むＰ型拡散層
１０２を形成後、第２図に示すように、該Ｐ散拡散層を
抜機する姿態に膜厚が６０〜４００人の第１の薄い絶縁
膜層１０３を堆積した後、第３図に示すように、シリコ
ン基板１０１表面を全部被復するように膜厚が５００〜
５００ ｏｆの薄いシリコン薄膜／１１０４をシリコン
のスバ、ツタニング法又けＳｉＨ４ガスを用いたＣＶＤ
法又はエピタキシャル法にて堆積する。ここで該シリコ
ン薄膜１５１０４の詰晶性け、無定形、多結晶、単結晶
のどれでもよいＵ斯くした後第４図に示すように該シリ
コン薄膜層１０４の一部領域を熱酸化し、素子の絶縁分
離領域１０５を形成する。次に第５図に示すように、第
２の薄い絶縁膜）＠ １０６を堆積後、ホトレジストマ
スク１０７をマスク材とじて用いシリコン薄膜層１０４
の一部表面領域にΩ型不純物例えば砒素イオン注入しｎ
型シリコン薄膜泗１０８を形成する。
斯くシた置載ホトレジストマスク１０７を除去し、第６
図に示すように再びリン等のｎ型不純物を含む多結晶シ
リコン層１０８と公知のホトレジスト法を用いた選択的
蝕刻技術で、一部領域に形成する。駄くして、ｎ盟シリ
コン薄膜層１０８とｐ２ｘ、２シリコン基板１０１、多
結晶シリコン層１０９を対向電極とし第１の薄い絶縁膜
層１０３とＭ２の薄い絶縁膜Ｎ１０６を誘電体とするセ
ル部の情報蓄積用の容量部が形成される。
図に示すように再びリン等のｎ型不純物を含む多結晶シ
リコン層１０８と公知のホトレジスト法を用いた選択的
蝕刻技術で、一部領域に形成する。駄くして、ｎ盟シリ
コン薄膜層１０８とｐ２ｘ、２シリコン基板１０１、多
結晶シリコン層１０９を対向電極とし第１の薄い絶縁膜
層１０３とＭ２の薄い絶縁膜Ｎ１０６を誘電体とするセ
ル部の情報蓄積用の容量部が形成される。
次に第７図に示すように多結晶シリコン層１０９表面に
絶縁、模１１０を形成した後、第２の薄い絶縁膜〜１０
６の一部を除去し、第８図に示すように該第２の薄い絶
縁膜Ｗｔ １０６を除去した領域にゲート用のシリコン
酸化膜１１１を形成する。引き続いてリン等のｎ型不純
物を含むポリシリコンでゲート電極１１２を形成した後
、第９図に示すように砒素イオンのイオン注入又は熱拡
散でｎ＋領域１１３を前記シリコン？Ｊ！、膜層１０４
に形成する。斯くしてシリコン酸化膜１１１で形成した
ゲート絶縁膜、ゲート電極１１２、ｎ 領域１１３をソ
ース／ドレインとする絶線ゲート電界効果トランジスタ
が形成される。最後に第１０図に示すように層間膜１１
４を形成し、ノース／ドレイン領域に開孔ｇ１１５を設
け、アルミ電極１１６へ配線を行う。
絶縁、模１１０を形成した後、第２の薄い絶縁膜〜１０
６の一部を除去し、第８図に示すように該第２の薄い絶
縁膜Ｗｔ １０６を除去した領域にゲート用のシリコン
酸化膜１１１を形成する。引き続いてリン等のｎ型不純
物を含むポリシリコンでゲート電極１１２を形成した後
、第９図に示すように砒素イオンのイオン注入又は熱拡
散でｎ＋領域１１３を前記シリコン？Ｊ！、膜層１０４
に形成する。斯くしてシリコン酸化膜１１１で形成した
ゲート絶縁膜、ゲート電極１１２、ｎ 領域１１３をソ
ース／ドレインとする絶線ゲート電界効果トランジスタ
が形成される。最後に第１０図に示すように層間膜１１
４を形成し、ノース／ドレイン領域に開孔ｇ１１５を設
け、アルミ電極１１６へ配線を行う。
斯くシてセル部に１個のトランジスタと、単位面積轟り
通常の場合の２倍以上の容量値を持つ情報蓄積容量部が
形成される。
通常の場合の２倍以上の容量値を持つ情報蓄積容量部が
形成される。
第１図乃至第１０図は本発明の実施例の製造プロセスで
の各ステップを示す断面図である。 １０１°°°°“Ｐ型シリコン基板、１０２・・・・・
・Ｐ散拡′ｅ、眉、１０３・・・・・・第１の薄い絶欣
膜層、１０４・・・・・・シリコン薄膜層、１０５・・
・・・・素子絶縁分離頬域、１０６・・・・・−県２の
薄い絶縁膜層、１０７・・・・・・ホトレジストマスク
、１０８・・・・・・ｎ型シリコン薄フ良屓、１０９・
°・・°・多結晶７リコンノａ、１１０・・・・・・１
的縁膜、１１１・・・・・・シリコン酸化膜、１１２・
・・・・・ゲート電極、１１３・・・・・・ｎ＋惧域、
１１・１・・・・・・層間ｊ戻、１】５・・・・・・開
孔Ｌ６．１】６・・・・・・アルミ電極。 １ 冥ｌの
ｚ２図 ／Ｉ７４ 冥３図 １０、り 第４図 冨５ＧＺＪ 第６図 ７７図 篤θ２ 第ｎ図
の各ステップを示す断面図である。 １０１°°°°“Ｐ型シリコン基板、１０２・・・・・
・Ｐ散拡′ｅ、眉、１０３・・・・・・第１の薄い絶欣
膜層、１０４・・・・・・シリコン薄膜層、１０５・・
・・・・素子絶縁分離頬域、１０６・・・・・−県２の
薄い絶縁膜層、１０７・・・・・・ホトレジストマスク
、１０８・・・・・・ｎ型シリコン薄フ良屓、１０９・
°・・°・多結晶７リコンノａ、１１０・・・・・・１
的縁膜、１１１・・・・・・シリコン酸化膜、１１２・
・・・・・ゲート電極、１１３・・・・・・ｎ＋惧域、
１１・１・・・・・・層間ｊ戻、１】５・・・・・・開
孔Ｌ６．１】６・・・・・・アルミ電極。 １ 冥ｌの
ｚ２図 ／Ｉ７４ 冥３図 １０、り 第４図 冨５ＧＺＪ 第６図 ７７図 篤θ２ 第ｎ図
Claims (1)
- 半導体基板の一主面の一部に導電型が半導体基板と同じ
高濃度不純物を含む領域層を設け、該領域層を被覆する
姿態に第１の絶縁膜更に該第１の絶縁膜を被覆するよう
に半導体薄膜層を設け、該半導体薄膜層上に第２の絶縁
膜を設け、該半導体薄膜層を一電極とし半導体基板及び
第２の絶縁膜を介して設けた電極を対向電極とする容量
部が構成され、且つ該半導体薄膜層の少くとも一部が酸
化膜で囲われ、更に該半導体薄膜層上の一部領域に、チ
ャネル領域の一部が半導体基板と電気的に導通し、又ソ
ース又はドレイン領域が上記容量部の一電極と電気的に
導通した絶縁ゲート電界効果トランジスタが設けられて
いることを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174651A JPS6151964A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174651A JPS6151964A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151964A true JPS6151964A (ja) | 1986-03-14 |
Family
ID=15982316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174651A Pending JPS6151964A (ja) | 1984-08-22 | 1984-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151964A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170232U (ja) * | 1987-04-24 | 1988-11-07 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688356A (en) * | 1979-12-21 | 1981-07-17 | Fujitsu Ltd | Manufacture of memory cell |
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
| JPS56133866A (en) * | 1980-03-21 | 1981-10-20 | Fujitsu Ltd | Manufacture of semiconductor memory |
-
1984
- 1984-08-22 JP JP59174651A patent/JPS6151964A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5688356A (en) * | 1979-12-21 | 1981-07-17 | Fujitsu Ltd | Manufacture of memory cell |
| JPS56107571A (en) * | 1980-01-30 | 1981-08-26 | Fujitsu Ltd | Semiconductor memory storage device |
| JPS56133866A (en) * | 1980-03-21 | 1981-10-20 | Fujitsu Ltd | Manufacture of semiconductor memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170232U (ja) * | 1987-04-24 | 1988-11-07 | ||
| JPH0514803Y2 (ja) * | 1987-04-24 | 1993-04-20 |
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