JP2003163290A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JP2003163290A JP2001360842A JP2001360842A JP2003163290A JP 2003163290 A JP2003163290 A JP 2003163290A JP 2001360842 A JP2001360842 A JP 2001360842A JP 2001360842 A JP2001360842 A JP 2001360842A JP 2003163290 A JP2003163290 A JP 2003163290A
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semiconductor memory
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Yasuo Nakatani
康雄 中谷
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Abstract

(57)【要約】 【課題】 ディスターブ現象を防止できる不揮発性半導
体記憶装置を提供する。 【解決手段】 不揮発性半導体記憶装置は、シリコン基
板１と、シリコン基板１の上にゲート絶縁膜４を介在さ
せて形成されたフローティングゲート電極９とを備え
る。フローティングゲート電極９は、ゲート絶縁膜４上
に形成されてチャネル幅方向に第１の幅Ｗ１を有する下
部導電層７と、下部導電層７上に形成されてチャネル幅
方向に第１の幅Ｗ１よりも大きい第２の幅Ｗ２を有する
上部導電層８とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、特に、フローティ
ングゲート電極を備えた不揮発性半導体記憶装置とその
製造方法に関するものである。
【０００２】
【従来の技術】従来、たとえば特開平１１−１７０３５
号公報には、不揮発性半導体記憶装置が開示されてい
る。図２８は、上記公報に開示された従来の不揮発性半
導体記憶装置の平面図である。図２９は、図２８中のＸ
ＸＩＸ−ＸＸＩＸ線に沿った断面図である。図３０は、
図２８中のＸＸＸ−ＸＸＸ線に沿った断面図である。図
３１は、図２８中のＸＸＸＩ−ＸＸＸＩ線に沿った断面
図である。
【０００３】図２８を参照して、シリコン基板４０１の
上に、メモリ領域５００と周辺領域６００とが形成され
ている。メモリ領域５００では、コントロールゲート電
極４１０と直交するようにビット線４２０が延びてい
る。周辺領域６００では、複数本のゲート電極４３４が
形成されており、ゲート電極４３４の間に分離酸化膜４
３０が位置する。メモリトランジスタが形成されるメモ
リ領域５００と、ゲート電極４３４を有するトランジス
タが形成される周辺領域６００とはＬＯＣＯＳ(Local O
xidation of Silicon)酸化膜４４９で電気的に分離され
る。
【０００４】図２９および３０を参照して、メモリ領域
５００は、領域２００および３００で示す断面であらわ
される。メモリトランジスタは、ドレイン領域としての
ｎ型の不純物領域４１３ａおよび４１３ｂと、ソース領
域としてのｎ型の不純物領域４１４と、シリコン酸化膜
４０４と、フローティングゲート電極４０７と、ＯＮＯ
膜４０８と、シリコン酸化膜４０９と、コントロールゲ
ート電極４１０とを有している。
【０００５】不純物領域４１３ａおよび４１３ｂと不純
物領域４１４とはｐ型のシリコン基板４０１の表面に互
いに所定の距離を隔てて形成されている。フローティン
グゲート電極４０７は、不純物領域４１３ａおよび４１
３ｂと不純物領域４１４とに挟まれる領域上にシリコン
酸化膜４０４を介して形成されている。
【０００６】コントロールゲート電極４１０は、フロー
ティングゲート電極４０７上にシリコン酸化膜、シリコ
ン窒化膜およびシリコン酸化膜の３層からなるＯＮＯ膜
４０８と、シリコン酸化膜４０９を介在して延在するよ
うに形成されている。
【０００７】シリコン基板４０１には、ボトムｎウェル
４０２と、このボトムｎウェル４０２に接するｐウェル
４０３が形成されている。所定の方向に並ぶフローティ
ングゲート電極４０７の間にトレンチ４０５が形成さ
れ、このトレンチ４０５を充填するようにシリコン酸化
膜４０６が形成されている。
【０００８】シリコン酸化膜４０６の上端面は、フロー
ティングゲート電極４０７の上面と下面の間に位置す
る。このシリコン酸化膜４０６とフローティングゲート
電極４０７との上に、ＯＮＯ膜４０８、シリコン酸化膜
４０９、コントロールゲート電極４１０、およびＴＥＯ
Ｓ酸化膜４１１が形成されている。
【０００９】不純物領域４１４を取囲むようにｐ型のポ
ケット領域４１５が形成されている。フローティングゲ
ート電極４０７、ＯＮＯ膜４０８、シリコン酸化膜４０
９、コントロールゲート電極４１０、およびＴＥＯＳ酸
化膜４１１の側壁に、サイドウォール酸化膜４１２が形
成されている。
【００１０】メモリトランジスタを覆うようにシリコン
基板４０１上に層間絶縁膜４１６が形成されている。層
間絶縁膜４１６の一部に、不純物領域４１３ａおよび４
１３ｂに達するコンタクトホール４１７が形成されてい
る。コンタクトホール４１７を充填し、かつ層間絶縁膜
４１６をおおうようにドープトポリシリコン層４２０ａ
が形成されている。
【００１１】層間絶縁膜４１６に接するドープトポリシ
リコン層４２０ａとタングステンシリサイド層４２０ｂ
からなるビット線４２０が形成されている。層間絶縁膜
４１６とビット線４２０とを覆うように層間絶縁膜４２
１が形成されている。層間絶縁膜４２１上にシリコン酸
化膜４２２が形成され、このシリコン酸化膜４２２に埋
込まれるようにアルミニウム配線４２３が形成されてい
る。シリコン酸化膜４２２とアルミニウム配線４２３と
に接するようにスムースコート膜４２４が形成され、ス
ムースコート膜４２４上にさらにアルミニウム配線４２
５が形成されている。
【００１２】図３１を参照して、周辺領域６００は、図
３１で示す領域８００であらわされる。シリコン基板１
に分離酸化膜４３０が形成されている。この分離酸化膜
４３０を境にしてｐウェル４３１とｎウェル４３２が形
成されている。
【００１３】ｐウェル４３１上にはゲート電極４３４
と、シリコン酸化膜４３３と、ソース／ドレイン領域と
してのｎ型の低濃度不純物領域４３７およびｎ型の高濃
度不純物領域４３８とを有するトランジスタが形成され
ている。また、ｎウェル４３２上にはゲート電極４３４
と、シリコン酸化膜４３３と、ソース／ドレイン領域と
してのｐ型の低濃度不純物領域４３９およびｐ型の高濃
度不純物領域４４０とを有するトランジスタが形成され
ている。ゲート電極４３４の上にシリコン酸化膜４３５
が形成され、ゲート電極４３４とシリコン酸化膜４３５
の側壁にはサイドウォール酸化膜４３６が形成されてい
る。
【００１４】トランジスタを覆うように層間絶縁膜４１
６および４２１が形成されている。この層間絶縁膜４１
６および４２１にはシリコン基板４０１に達するコンタ
クトホール４４１が形成される。コンタクトホール４４
１を充填するようにプラグ４４２が形成される。層間絶
縁膜４２１およびプラグ４４２に接するようにアルミニ
ウム配線４２３がシリコン酸化膜４２２に埋込まれて形
成される。シリコン酸化膜４２２上にスムースコート膜
４２４が形成され、スムースコート膜４２４に埋込まれ
るようにアルミニウム配線４４３が形成されている。ス
ムースコート膜４２４上にアルミニウム配線４４３と接
するアルミニウム配線４２５が形成されている。
【００１５】図３２および図３３は、図３０で示す不揮
発性半導体記憶装置の製造工程を示す断面図である。図
３２を参照して、シリコン基板４０１にボトムｎウェル
４０２、ｐウェル４０３、シリコン酸化膜４６３、ドー
プトポリシリコン４６４、ＯＮＯ膜４６６を形成する。
ＯＮＯ膜４６６を覆うようにシリコン酸化膜と、ドープ
トポリシリコンと、タングステンシリサイド層と、ＴＥ
ＯＳ（Tetra Etyle Ortho Silicate）酸化膜を形成す
る。ＴＥＯＳ酸化膜を覆うようにレジストを塗布し、こ
のレジストを所定の形状にパターニングしてレジストパ
ターン４６９を形成する。レジストパターン４６９をマ
スクとしてＴＥＯＳ酸化膜とタングステンシリサイド層
とドープトポリシリコンとシリコン酸化膜をエッチング
することにより、ＴＥＯＳ酸化膜４１１とコントロール
ゲート電極４１０とシリコン酸化膜４０９を形成する。
その後レジストパターン４６９を除去する。
【００１６】図３３を参照して、シリコン基板４０１全
体をレジストで覆い、このレジストを所定の形状にパタ
ーニングしてレジストパターン４７０を形成する。レジ
ストパターン４７０に従って、ＯＮＯ膜４６６、ドープ
トポリシリコン４６４、シリコン酸化膜４６３をエッチ
ングすることにより、ＯＮＯ膜４０８、フローティング
ゲート電極４０７、シリコン酸化膜４０４を形成する。
その後レジストパターン４７０を除去する。
【００１７】不純物領域４１３ａおよび４１３ｂ、ポケ
ット領域４１５、サイドウォール酸化膜４１２、層間絶
縁膜４１６、ビット線４２０、層間絶縁膜４２１、アル
ミニウム配線４２３、シリコン酸化膜４２２、スムース
コート膜４２４、アルミニウム配線４２５を形成する。
これにより、図３０で示す不揮発性半導体記憶装置が完
成する。
【００１８】
【発明が解決しようとする課題】上述のような不揮発性
半導体記憶装置の製造方法では、図３３で示すように、
フローティングゲート電極４０７とコントロールゲート
電極４１０とが重ね合されたメモリゲートは縦長の形状
となる。エッチングプロセスにおいて、最下層に位置す
るフローティングゲート電極４０７のエッチングは高精
度な寸法制御が必要となるが、メモリゲート自体が縦長
の形状となるため寸法制御が困難であるという問題があ
った。また、隣り合うフローティングゲート電極４０７
の間にエッチング残渣がたまらないようにすることも困
難であった。そのため、精度よくフローティングゲート
電極４０７を製造することが困難であった。
【００１９】また、図２９で示す断面は、フローティン
グゲート電極４０７のチャネル幅方向の断面であるが、
不揮発性半導体記憶装置の微細化に伴い、隣り合うフロ
ーティングゲート電極４０７のチャネル幅方向の距離も
小さくなる。これより、チャネル幅方向の距離が小さく
なると、たとえば書込動作などで、書込を予定している
フローティングゲート電極の隣のフローティングゲート
電極まで書込動作がされる、いわゆるディスターブ現象
が生じる場合がある。この現象は、チャネル幅方向の断
面に分離酸化膜があらわれないＡＮＤ型の不揮発性半導
体記憶装置で起こりやすい。
【００２０】そこで、この発明は上記のような問題点を
解決するためになされたものである。
【００２１】この発明の１つの目的は、高い精度でフロ
ーティングゲート電極を製造できる不揮発性半導体記憶
装置を提供することを目的とするものである。
【００２２】また、この発明の別の目的は、ディスター
ブ現象を効果的に防止することができる不揮発性半導体
記憶装置を提供することである。
【００２３】
【課題を解決するための手段】この発明の１つの局面に
従った不揮発性半導体記憶装置は、半導体基板と、半導
体基板の上にゲート絶縁膜を介在させて形成されたフロ
ーティングゲート電極とを備える。フローティングゲー
ト電極は、ゲート絶縁膜上に形成されてチャネル幅方向
に第１の幅を有する下部導電層と、下部導電層上に形成
されてチャネル幅方向に第１の幅よりも大きい第２の幅
を有する上部導電層とを含む。
【００２４】このように構成された不揮発性半導体記憶
装置では、ゲート絶縁膜上の下部導電層は、チャネル幅
方向において、上部導電層の第２の幅よりも小さい第１
の幅を有する。そのため、隣り合うフローティングゲー
ト電極の間の距離が下部導電層の部分で大きくなる。そ
の結果、下部導電層と、他の不揮発性トランジスタのフ
ローティングゲート電極との間が確実に絶縁されること
になるため、ディスターブ現象を防止することができ
る。
【００２５】また好ましくは、不揮発性半導体記憶装置
は、フローティングゲート電極の上に誘電体膜を介在さ
せて形成されたコントロールゲート電極をさらに備え
る。
【００２６】また好ましくは、コントロールゲート電極
は、第２の幅よりも小さい第３の幅を有する。
【００２７】また好ましくは、不揮発性半導体記憶装置
は、コントロールゲート電極の側壁に接触するように誘
電体膜の上に形成された側壁絶縁層をさらに備える。側
壁絶縁層の幅は、誘電体膜から遠ざかるにつれて小さく
なる。この場合、コントロールゲート電極の側壁に側壁
絶縁層が形成されるため、コントロールゲート電極を確
実に他の導電層から絶縁することができる。
【００２８】また好ましくは、不揮発性半導体記憶装置
は、コントロールゲート電極の側壁に接触するように誘
電体膜の上に形成された側壁導電層をさらに備える。側
壁導電層の幅は、誘電体膜から遠ざかるにつれて小さく
なる。この場合、コントロールゲート電極の側壁に側壁
導電層が接触するため、この側壁導電層もコントロール
ゲート電極として機能する。その結果、コントロールゲ
ート電極の断面積が大きくなり、コントロールゲート電
極の電気抵抗を小さくすることができる。
【００２９】また好ましくは、不揮発性半導体記憶装置
は、半導体基板の上に形成された第１の絶縁膜をさらに
備える。第１の絶縁膜の頂面と下部導電層の頂面とはほ
ぼ同一平面である。この場合、下部導電層の頂面と第１
の絶縁膜の頂面とが同一平面であるため、この上に上部
導電層を形成しやすくなる。
【００３０】また好ましくは、上部導電層と下部導電層
とは、同一の材料で構成される。この場合、下部導電層
と上部導電層との密着性が向上し、信頼性の高い不揮発
性半導体記憶装置を提供することができる。
【００３１】この発明に従った不揮発性半導体記憶装置
の製造方法は、半導体基板の上にゲート絶縁膜を介在さ
せて、チャネル幅方向に第１の幅を有する、フローティ
ングゲート電極の下部導電層を形成する工程と、半導体
基板を覆い下部導電層の頂面を露出させる第１の絶縁膜
を形成する工程と、下部導電層の頂面と第１の絶縁膜と
の上に、チャネル幅方向に第１の幅よりも大きい第２の
幅を有する、フローティングゲート電極の上部導電層を
形成する工程とを備える。
【００３２】このような工程を備えた不揮発性半導体記
憶装置の製造方法に従えば、フローティングゲート電極
の下部導電層を形成した後、下部導電層の頂面を露出さ
せる第１の絶縁膜を形成する。下部導電層と第１の絶縁
膜上にフローティングゲート電極の上部導電層を形成す
るため、従来のように、コントロールゲート電極とフロ
ーティングゲート電極の下部導電層とを同一の工程でエ
ッチングすることがない。その結果、下部導電層を精度
よくエッチングすることができ、フローティングゲート
電極を精度よく形成することができる。
【００３３】また、下部導電層の幅は、上部導電層の第
２の幅より小さい第１の幅であるためディスターブ現象
を防止することができる。隣り合うフローティングゲー
ト電極の間の距離が下部導電層の部分で大きくなる。そ
の結果、下部導電層と、他の不揮発性トランジスタのフ
ローティングゲート電極との間が確実に絶縁されること
になるため、ディスターブ現象を防止することができ
る。
【００３４】また好ましくは、不揮発性半導体記憶装置
の製造方法は、下部導電層を形成する前に半導体基板の
上にゲート絶縁膜を介在させて所定の方向に延在する帯
状導電層を形成する工程と、帯状導電層をマスクとして
半導体基板に不純物を注入することにより、帯状導電層
の両側にソース・ドレイン領域を形成する工程とをさら
に備える。下部導電層を形成する工程は、帯状導電層を
パターニングすることにより、下部導電層を形成する工
程を含む。
【００３５】また好ましくは、不揮発性半導体記憶装置
の製造方法は、フローティングゲート電極の上に誘電体
膜を介在させてコントロールゲート電極を形成する工程
をさらに備える。
【００３６】また好ましくは、不揮発性半導体記憶装置
の製造方法は、コントロールゲート電極を覆う第２の絶
縁膜を形成する工程をさらに備える。
【００３７】また好ましくは、コントロールゲート電極
を形成する工程は、第２の幅よりも小さい第３の幅を有
するコントロールゲート電極を形成する工程を含む。
【００３８】また好ましくは、不揮発性半導体記憶装置
の製造方法は、コントロールゲート電極の側壁に接触す
るように誘電体膜の上に側壁絶縁層を形成する工程をさ
らに備える。側壁絶縁層の幅は、誘電体膜から遠ざかる
につれて小さくなる。
【００３９】また好ましくは、不揮発性半導体記憶装置
の製造方法は、コントロールゲート電極の側壁に接触す
るように誘電体膜の上に側壁導電層を形成する工程をさ
らに備える。側壁導電層の幅は、誘電体膜から遠ざかる
につれて小さくなる。
【００４０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。
【００４１】（実施の形態１）図１は、この発明の実施
の形態１に従った不揮発性半導体記憶装置の平面図であ
る。図２は、図１中のＩＩ−ＩＩ線に沿った断面図であ
る。図３は、図１中のＩＩＩ−ＩＩＩ線に沿った断面図
である。図１を参照して、不揮発性半導体記憶装置は、
半導体基板の上に形成されたフローティングゲート電極
の下部導電層７と、下部導電層７上に形成されたフロー
ティングゲート電極の上部導電層８と、上部導電層８と
同一の方向に延びるコントロールゲート電極１３とを備
える。
【００４２】半導体基板上には、素子が形成される能動
領域１０と、能動領域１０を互いに分離する分離領域２
０が形成されている。能動領域１０および分離領域２０
は、互いに平行に延びるように形成されている。能動領
域１０には、互いに距離を隔ててソース領域２４ｓとド
レイン領域２４ｄが形成される。ソース領域２４ｓおよ
びドレイン領域２４ｄは、ともに不純物領域により構成
される。ソース領域２４ｓとドレイン領域２４ｄとの間
に、フローティングゲート電極の下部導電層７が形成さ
れる。下部導電層７は、ドープトポリシリコンにより構
成されており、導電性を有する。下部導電層７上にフロ
ーティングゲート電極の上部導電層８が形成されてい
る。上部導電層８は、ソース領域２４ｓおよびドレイン
領域２４ｄの延びる方向と直交する方向に延び、下部導
電層７よりも広い平面積を有する。
【００４３】ソース領域２４ｓおよびドレイン領域２４
ｄと直交する方向に延びるようにコントロールゲート電
極１３が形成されている。コントロールゲート電極１３
の両側には側壁絶縁層１６が形成されている。
【００４４】分離領域２０では、シリコン基板にトレン
チ１ｈが形成されておりトレンチ１ｈに分離酸化膜３が
埋込まれている。フローティングゲート電極の上部導電
層８は、溝２８ｈにより分離される。
【００４５】図２を参照して、不揮発性半導体記憶装置
は、半導体基板としてのシリコン基板１と、シリコン基
板１の上にゲート絶縁膜４を介在させて形成されたフロ
ーティングゲート電極９とを備える。フローティングゲ
ート電極９は、ゲート絶縁膜４上に形成されてチャネル
幅方向に第１の幅Ｗ１を有する下部導電層７と、下部導
電層７上に形成されてチャネル幅方向に第１の幅よりも
大きい第２の幅Ｗ２を有する上部導電層８とを含む。な
お、図２で示す断面は、チャネル幅方向の断面である。
【００４６】不揮発性半導体記憶装置は、フローティン
グゲート電極９の上に誘電体膜１２を介在させて形成さ
れたコントロールゲート電極１３をさらに備える。コン
トロールゲート電極１３は、第２の幅Ｗ２よりも小さい
第３の幅Ｗ３を有する。不揮発性半導体記憶装置は、コ
ントロールゲート電極１３の側壁１３ｓに接触するよう
に誘電体膜１２の上に形成された側壁絶縁層１６をさら
に備える。側壁絶縁層１６の幅は、誘電体膜１２から遠
ざかるにつれて小さくなる。
【００４７】不揮発性半導体記憶装置は、シリコン基板
１の上に形成された第１の絶縁膜としての層間絶縁膜５
をさらに備える。層間絶縁膜５の頂面５ｆと、下部導電
層７の頂面７ｆとはほぼ同一平面である。上部導電層８
と下部導電層７とは、同一の材料としてのドープトポリ
シリコンで構成される。
【００４８】シリコン基板１の主表面１ｆ上には、シリ
コン酸化膜からなるゲート絶縁膜４が形成されている。
ゲート絶縁膜４の上には、互いに距離を隔てて複数個の
下部導電層７が形成されている。下部導電層７とゲート
絶縁膜４とに接触するように層間絶縁膜５が形成されて
いる。
【００４９】上部導電層８は、下部導電層７の頂面７ｆ
と層間絶縁膜５の頂面５ｆとに形成される。上部導電層
８と下部導電層７とがフローティングゲート電極９を構
成している。上部導電層８上には誘電体膜１２が形成さ
れる。誘電体膜１２はシリコン酸化膜、シリコン窒化膜
およびシリコン酸化膜の３層構造により構成される。
【００５０】コントロールゲート電極１３は、誘電体膜
１２の上に形成されて紙面の手前側から奥側へ延びるよ
うに構成されている。コントロールゲート電極１３は側
壁１３ｓを有する。コントロールゲート電極１３上にシ
リコン酸化膜からなるマスク層１４が形成されている。
コントロールゲート電極１３の側壁にはサイドウォール
スペーサ状の側壁絶縁層１６が形成されている。側壁絶
縁層１６の幅は誘電体膜１２から遠ざかるにつれて小さ
くなる。側壁絶縁層１６の幅の最大値はＷ４である。Ｗ
２と、Ｗ３と、Ｗ４との間には、Ｗ２＝Ｗ３＋２Ｗ４の
関係がある。コントロールゲート電極１３を覆うように
第２の絶縁膜としての第２の層間絶縁膜４１が形成され
ている。
【００５１】図３を参照して、チャネル長方向の断面で
は、シリコン基板１上に能動領域１０と分離領域２０と
が交互に形成されている。分離領域２０では、シリコン
基板１の表面にトレンチ１ｈが形成される。このトレン
チ１ｈを埋込むように分離酸化膜３が形成される。
【００５２】能動領域１０上では、シリコン基板１の表
面に互いに距離を隔ててソース領域２４ｓおよびドレイ
ン領域２４ｄが形成されている。ソース領域２４ｓおよ
びドレイン領域２４ｄは、不純物領域により構成され、
シリコン基板１にドープされている不純物と逆導電型の
不純物がドープされる。
【００５３】ゲート絶縁膜４はシリコン基板１の主表面
１ｆ上に形成されている。ゲート絶縁膜４上には、フロ
ーティングゲート電極９の下部導電層７が形成されてい
る。下部導電層７は、ソース領域２４ｓとドレイン領域
２４ｄの間に形成される。ソース領域２４ｓおよびドレ
イン領域２４ｄ上には、ゲート絶縁膜４を介在させて第
１の層間絶縁膜５が形成される。下部導電層７の頂面７
ｆと層間絶縁膜５の頂面５ｆとの上にフローティングゲ
ート電極９の上部導電層８が形成されている。下部導電
層７は、第１の層間絶縁膜５の開口５ｈに形成される。
上部導電層８は下部導電層７と電気的に接続されてい
る。また、上部導電層８には溝２８ｈが形成されてお
り、溝２８ｈによって隣り合う上部導電層８は互いに分
離される。
【００５４】誘電体膜１２は、上部導電層８の表面に沿
って形成されている。誘電体膜１２上にはコントロール
ゲート電極１３が一方向に延びるように形成されてい
る。コントロールゲート電極１３上にはマスク層１４が
形成されている。マスク層１４上に層間絶縁膜４１が形
成されている。
【００５５】次に、図１〜図３で示す不揮発性半導体記
憶装置の製造方法について説明する。図４から図２３
は、図１から３で示す不揮発性半導体記憶装置の製造方
法を説明するための図である。なお、図５は、図４中の
Ｖ−Ｖ線に沿った断面図である。図６は、図４中のＶＩ
−ＶＩ線に沿った断面図である。図８は、図７中のＶＩ
ＩＩ−ＶＩＩＩ線に沿った断面図である。図９は、図７
中のＩＸ−ＩＸ線に沿った断面図である。図１１は、図
１０中のＸＩ−ＸＩ線に沿った断面図である。図１２
は、図１０中のＸＩＩ−ＸＩＩ線に沿った断面図であ
る。図１４は、図１３中のＸＩＶ−ＸＩＶ線に沿った断
面図である。図１５は、図１３中のＸＶ−ＸＶ線に沿っ
た断面図である。図１９は、図１８中のＸＩＸ−ＸＩＸ
線に沿った断面図である。図２０は、図１８中のＸＸ−
ＸＸ線に沿った断面図である。図２２は、図２１中のＸ
ＸＩ−ＸＸＩ線に沿った断面図である。図２３は、図２
１中のＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図であ
る。
【００５６】図４〜図６を参照して、シリコン基板１の
主表面１ｆ上にマスク層（図示せず）を形成し、このマ
スク層をマスクとしてシリコン基板１をエッチングす
る。これによりシリコン基板１にトレンチ１ｈを形成す
る。トレンチ１ｈを埋込むようにシリコン酸化膜からな
る分離酸化膜３を形成する。
【００５７】シリコン基板１の主表面１ｆに熱酸化によ
りゲート絶縁膜４を形成する。ゲート絶縁膜４上にドー
プトポリシリコン膜、誘電体膜およびシリコン窒化膜を
形成する。シリコン窒化膜上にレジストパターンを形成
し、レジストパターンに従ってシリコン窒化膜、誘電体
膜およびドープトポリシリコン膜をエッチングすること
により、シリコン窒化膜からなるマスク層２３、シリコ
ン酸化膜２２および帯状導電層２５を形成する。マスク
層２３および帯状導電層２５をマスクとして矢印４２で
示す方向からシリコン基板１の表面に不純物イオンを注
入する。これにより帯状導電層２５の両側にソース領域
２４ｓおよびドレイン領域２４ｄを形成する。
【００５８】図７〜図９を参照して、マスク層２３上に
レジストパターン（図示せず）を形成する。レジストパ
ターンをマスクとしてマスク層２３、シリコン酸化膜２
２および帯状導電層２５をエッチングする。これにより
島状の下部導電層７を形成する。なお、下部導電層７の
厚みは１００ｎｍである。
【００５９】図１０〜図１２を参照して、シリコン酸化
膜２２およびマスク層２３を除去した後にＴＥＯＳを原
料としてシリコン基板１上に厚みが５００ｎｍのシリコ
ン酸化膜を形成する。このシリコン酸化膜をＣＭＰ（化
学的機械的研磨法）により研磨して層間絶縁膜５を形成
する。これにより下部導電層７の頂面７ｆを露出させ
る。このとき、下部導電層７の頂面７ｆと層間絶縁膜５
の頂面５ｆとが同一平面となる。
【００６０】図１３〜図１５を参照して、第１の層間絶
縁膜５および下部導電層７上に厚みが約１５０ｎｍのド
ープトポリシリコン膜２８を形成する。ドープトポリシ
リコン膜２８上にレジストパターン（図示せず）を形成
し、レジストパターンをマスクとしてドープトポリシリ
コン膜２８をエッチングする。これにより、溝２８ｈを
形成する。溝２８ｈは、図１３で示すように、ソース領
域２４ｓおよびドレイン領域２４ｄと平行に延びるよう
に形成される。
【００６１】図１６および図１７を参照して、ドープト
ポリシリコン膜２８上にシリコン酸化膜、シリコン窒化
膜およびシリコン酸化膜からなる誘電体膜３１を形成す
る。このとき、誘電体膜３１は溝２８ｈに沿うように形
成される。誘電体膜３１上にドープトポリシリコンとタ
ングステンシリサイドの２層構造の導電膜３２を形成す
る。導電膜３２上にＴＥＯＳを原料としたシリコン酸化
膜３３を形成する。
【００６２】図１８〜図２０を参照して、シリコン酸化
膜３３上にレジストパターンを形成し、このレジストパ
ターンに従ってシリコン酸化膜３３をエッチングする。
これによりマスク層１４を形成する。マスク層１４をマ
スクとして導電膜３２をエッチングする。これによりコ
ントロールゲート電極１３を形成する。
【００６３】図２１〜図２３を参照して、コントロール
ゲート電極１３およびマスク層１４を覆うようにＴＥＯ
Ｓを原料としてシリコン酸化膜を形成する。シリコン酸
化膜を全面エッチバックすることによりコントロールゲ
ート電極１３の側壁１３ｓに側壁絶縁層１６を形成す
る。側壁絶縁層１６はコントロールゲート電極１３と同
じ方向に延びる。
【００６４】図１から３を参照して、側壁絶縁層１６お
よびマスク層１４をマスクとしてドープトポリシリコン
膜２８をエッチングする。これにより上部導電層８を構
成する。コントロールゲート電極１３を覆うように第２
の層間絶縁膜４１を形成する。これにより図１〜３で示
す不揮発性半導体記憶装置が完成する。
【００６５】このような不揮発性半導体記憶装置では、
まず先に下部導電層７を形成し、その後上部導電層８お
よびコントロールゲート電極１３を形成する。そのた
め、下部導電層７を精度よく作ることができ、フローテ
ィングゲート電極９の精度が向上する。さらに、下部導
電層７のチャネル幅方向の幅Ｗ１は、上部導電層８のチ
ャネル幅方向の幅Ｗ２より小さい。これにより、隣り合
うメモリセルに対して書込を行なうディスターブ現象の
発生を防止することができる。
【００６６】（実施の形態２）図２４は、この発明の実
施の形態２に従った不揮発性半導体記憶装置の断面図で
ある。なお、図２４は、図２と同一方向の断面であり、
チャネル幅方向の断面である。図２４を参照して、この
発明の実施の形態２に従った不揮発性半導体記憶装置で
は、コントロールゲート電極１３の側壁１３ｓに側壁導
電層３６が形成されている点で、実施の形態１に従った
不揮発性半導体記憶装置と異なる。側壁導電層３６はド
ープトポリシリコンにより形成される。なお、図３で示
す断面に対応する断面では、図３と同様に構成される。
【００６７】次に、図２４に示す不揮発性半導体記憶装
置の製造方法について説明する。図２５は、図２４で示
す不揮発性半導体記憶装置の製造方法を説明するための
断面図である。なお、図２５で示す断面は、図２２で示
す工程に対応する。図２５を参照して、コントロールゲ
ート電極１３を覆うようにドープトポリシリコン膜を形
成する。ドープトポリシリコン膜を全面エッチバックす
ることにより側壁導電層３６を形成する。その後、実施
の形態１と同様の工程に従い図２４で示す不揮発性半導
体記憶装置が完成する。
【００６８】このような実施の形態２に従った不揮発性
半導体記憶装置では、まず、実施の形態１に従った不揮
発性半導体記憶装置と同様の効果がある。さらに、コン
トロールゲート電極１３の側壁１３ｓに導電性のドープ
トポリシリコンからなる側壁導電層３６が形成されるた
め、側壁導電層３６もコントロールゲート電極として作
用する。その結果コントロールゲート電極の断面積が大
きくなり、電気抵抗を低下させることができる。
【００６９】（実施の形態３）図２６は、この発明の実
施の形態３に従った不揮発性半導体記憶装置の断面図で
ある。なお、図２６で示す断面は、図２で示す断面に対
応し、チャネル幅方向の断面である。図２６を参照し
て、この発明の実施の形態３に従った不揮発性半導体記
憶装置では、側壁絶縁層１６の幅Ｗ７が実施の形態１で
の側壁絶縁層１６の幅Ｗ４よりも大きい。これに伴い、
その下に形成される上部導電層８の幅Ｗ６も、実施の形
態１の上部導電層８の幅Ｗ２より大きい。
【００７０】次に、図２６で示す不揮発性半導体記憶装
置の製造方法について説明する。図２７は、図２６で示
す不揮発性半導体記憶装置の製造方法を説明するための
断面図である。図２７を参照して、実施の形態１の図２
２で示す工程の後に、再度側壁絶縁層１６を覆うように
ＴＥＯＳの原料としてシリコン酸化膜を形成する。この
シリコン酸化膜を全面エッチバックすることにより側壁
絶縁層１６の幅が広がる。その後実施の形態１と同様に
工程を進めることにより、図２６で示す不揮発性半導体
記憶装置が完成する。
【００７１】このような実施の形態３に従った不揮発性
半導体記憶装置においても、実施の形態１に従った不揮
発性半導体記憶装置と同様の効果がある。
【００７２】また、側壁絶縁層の幅を大きくすることが
できるため、コントロールゲート電極１３を写真製版で
形成する際のずれに対する余裕を大きくすることができ
る。
【００７３】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、実施の形態において示した不
揮発性半導体記憶装置は、ＥＥＰＲＯＭ(electrically
erasable programmable read-only memory)、フラッシ
ュメモリなどとして使用することができる。さらに、コ
ントロールゲート電極１３およびフローティングゲート
電極９を構成する材料は、導電性の材料であればさまざ
まに用いることができる。また、側壁絶縁層１６をシリ
コン窒化膜で構成してもよい。
【００７４】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７５】
【発明の効果】この発明に従えば、フローティングゲー
ト電極が精度よく製造される不揮発性半導体記憶装置を
提供することができる。
【００７６】この発明に従えば、フローティングゲート
電極のディスターブ現象を防止することができる不揮発
性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１に従った不揮発性半
導体記憶装置の平面図である。
【図２】 図１中のＩＩ−ＩＩ線に沿った断面図であ
る。
【図３】 図１中のＩＩＩ−ＩＩＩ線に沿った断面図で
ある。
【図４】 図１〜３で示す不揮発性半導体記憶装置の製
造方法の第１工程を示す平面図である。
【図５】 図４中のＶ−Ｖ線に沿った断面図である。
【図６】 図４中のＶＩ−ＶＩ線に沿った断面図であ
る。
【図７】 図１〜３で示す不揮発性半導体記憶装置の製
造方法の第２工程を示す平面図である。
【図８】 図７中のＶＩＩＩ−ＶＩＩＩ線に沿った断面
図である。
【図９】 図７中のＩＸ−ＩＸ線に沿った断面図であ
る。
【図１０】 図１〜３で示す不揮発性半導体記憶装置の
製造方法の第３工程を示す平面図である。
【図１１】 図１０中のＸＩ−ＸＩ線に沿った断面図で
ある。
【図１２】 図１０中のＸＩＩ−ＸＩＩ線に沿った断面
図である。
【図１３】 図１〜３で示す不揮発性半導体記憶装置の
製造方法の第４工程を示す平面図である。
【図１４】 図１３中のＸＩＶ−ＸＩＶ線に沿った断面
図である。
【図１５】 図１３中のＸＶ−ＸＶ線に沿った断面図で
ある。
【図１６】 図１〜３で示す不揮発性半導体記憶装置の
製造方法の第５工程を示す断面図であって、図２に示す
断面に対応する図である。
【図１７】 図１〜３で示す不揮発性半導体記憶装置の
製造方法の第５工程を示す断面図であって、図３で示す
断面に対応する図である。
【図１８】 図１〜３で示す不揮発性半導体記憶装置の
製造方法の第６工程を示す平面図である。
【図１９】 図１８中のＸＩＸ−ＸＩＸ線に沿った断面
図である。
【図２０】 図１８中のＸＸ−ＸＸ線に沿った断面図で
ある。
【図２１】 図１〜３で示す不揮発性半導体記憶装置の
製造方法の第７工程を示す平面図である。
【図２２】 図２１中のＸＸＩＩ−ＸＸＩＩ線に沿った
断面図である。
【図２３】 図２１中のＸＸＩＩＩ−ＸＸＩＩＩ線に沿
った断面図である。
【図２４】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の断面図である。
【図２５】 図２４で示す不揮発性半導体記憶装置の製
造方法を示す断面図である。
【図２６】 この発明の実施の形態３に従った不揮発性
半導体記憶装置の断面図である。
【図２７】 図２６で示す不揮発性半導体記憶装置の製
造方法を示す断面図である。
【図２８】 従来の不揮発性半導体記憶装置の平面図で
ある。
【図２９】 図２８中のＸＸＩＸ−ＸＸＩＸ線に沿った
断面図である。
【図３０】 図２８中のＸＸＸ−ＸＸＸ線に沿った断面
図である。
【図３１】 図２８中のＸＸＸＩ−ＸＸＸＩ線に沿った
断面図である。
【図３２】 図２８〜３１で示す不揮発性半導体記憶装
置の製造方法の第１工程を示す断面図である。
【図３３】 図２８〜３１で示す不揮発性半導体記憶装
置の製造方法の第２工程を示す断面図である。
【符号の説明】
１ シリコン基板、５，４２ 層間絶縁膜、５ｆ，７ｆ
頂面、７ 下部導電層、８ 上部導電層、９ フロー
ティングゲート電極、１２ 誘電体膜、１３コントロー
ルゲート電極、１３ｓ 側壁、１６ 側壁絶縁層、３６
側壁導電層。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板の上にゲート絶縁膜を介在させて形成さ
    れたフローティングゲート電極とを備え、 前記フローティングゲート電極は、前記ゲート絶縁膜上
    に形成されてチャネル幅方向に第１の幅を有する下部導
    電層と、前記下部導電層上に形成されてチャネル幅方向
    に第１の幅よりも大きい第２の幅を有する上部導電層と
    を含む、不揮発性半導体記憶装置。
  2. 【請求項２】 前記フローティングゲート電極の上に誘
    電体膜を介在させて形成されたコントロールゲート電極
    をさらに備えた、請求項１に記載の不揮発性半導体記憶
    装置。
  3. 【請求項３】 前記コントロールゲート電極は、前記第
    ２の幅よりも小さい第３の幅を有する、請求項２に記載
    の不揮発性半導体記憶装置。
  4. 【請求項４】 前記コントロールゲート電極の側壁に接
    触するように前記誘電体膜の上に形成された側壁絶縁層
    をさらに備え、前記側壁絶縁層の幅は、前記誘電体膜か
    ら遠ざかるにつれて小さくなる、請求項２または３に記
    載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記コントロールゲート電極の側壁に接
    触するように前記誘電体膜の上に形成された側壁導電層
    をさらに備え、前記側壁導電層の幅は、前記誘電体膜か
    ら遠ざかるにつれて小さくなる、請求項２または３に記
    載の不揮発性半導体記憶装置。
  6. 【請求項６】 前記半導体基板の上に形成された第１の
    絶縁膜をさらに備え、前記第１の絶縁膜の頂面と前記下
    部導電層の頂面とはほぼ同一平面である、請求項１から
    ５のいずれか１項に記載の不揮発性半導体記憶装置。
  7. 【請求項７】 前記上部導電層と前記下部導電層とは同
    一の材料で構成される、請求項１から６のいずれか１項
    に記載の不揮発性半導体記憶装置。
  8. 【請求項８】 半導体基板の上にゲート絶縁膜を介在さ
    せて、チャネル幅方向に第１の幅を有する、フローティ
    ングゲート電極の下部導電層を形成する工程と、 前記半導体基板を覆い前記下部導電層の頂面を露出させ
    る第１の絶縁膜を形成する工程と、 前記下部導電層の頂面と前記第１の絶縁膜との上に、チ
    ャネル幅方向に前記第１の幅よりも大きい第２の幅を有
    する、前記フローティングゲート電極の上部導電層を形
    成する工程とを備えた、不揮発性半導体記憶装置の製造
    方法。
  9. 【請求項９】 前記下部導電層を形成する前に前記半導
    体基板の上に前記ゲート絶縁膜を介在させて所定の方向
    に延在する帯状導電層を形成する工程と、前記帯状導電
    層をマスクとして前記半導体基板に不純物を注入するこ
    とにより、前記帯状導電層の両側にソース・ドレイン領
    域を形成する工程とをさらに備え、 前記下部導電層を形成する工程は、前記帯状導電層をパ
    ターニングすることにより前記下部導電層を形成する工
    程を含む、請求項８に記載の不揮発性半導体記憶装置の
    製造方法。
  10. 【請求項１０】 前記フローティングゲート電極の上に
    誘電体膜を介在させてコントロールゲート電極を形成す
    る工程をさらに備えた、請求項８または９に記載の不揮
    発性半導体記憶装置の製造方法。
  11. 【請求項１１】 前記コントロールゲート電極を覆う第
    ２の絶縁膜を形成する工程をさらに備えた、請求項１０
    に記載の不揮発性半導体記憶装置の製造方法。
  12. 【請求項１２】 前記コントロールゲート電極を形成す
    る工程は、前記第２の幅よりも小さい第３の幅を有する
    前記コントロールゲート電極を形成する工程を含む、請
    求項１０または１１に記載の不揮発性半導体記憶装置の
    製造方法。
  13. 【請求項１３】 前記コントロールゲート電極の側壁に
    接触するように前記誘電体膜の上に側壁絶縁層を形成す
    る工程をさらに備え、前記側壁絶縁層の幅は、前記誘電
    体膜から遠ざかるにつれて小さくなる、請求項１０から
    １２のいずれか１項に記載の不揮発性半導体記憶装置の
    製造方法。
  14. 【請求項１４】 前記コントロールゲート電極の側壁に
    接触するように前記誘電体膜の上に側壁導電層を形成す
    る工程をさらに備え、前記側壁導電層の幅は、前記誘電
    体膜から遠ざかるにつれて小さくなる、請求項１０から
    １２のいずれか１項に記載の不揮発性半導体記憶装置の
    製造方法。
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